KR100481175B1 - 시프트 리던던시 회로들을 가지는 반도체 메모리 장치 - Google Patents

시프트 리던던시 회로들을 가지는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 결함 메모리 로우를 스패어 메모리 로우로 교체하는 데 사용된 시프트 리던던시 회로들을 가지는 반도체 메모리 장치에 관한 것으로서, 2 개의 버퍼체인을 가지는 시프트 리던던시 회로와 시프트 리던던시 회로에 연결된 2 개의 퓨즈 및 2 개의 퓨즈절단 검출회로를 복수 개 구비하고 2 개의 스패어 메모리 로우를 각각 제어하기 위한 2 개의 스패어 셀 제어회로를 구비함으로써, 상하 양방향으로 메모리 로우의 시프트가 가능하고 하나의 메모리 셀 어레이 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능한 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치에 의하면 한 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능하다. 또한, 본 발명에 따른 반도체 메모리 장치에 의하면 퓨즈 저항에 의한 누설전류가 감소하고 반도체 메모리 장치의 오동작을 방지할 수 있다.

Description

시프트 리던던시 회로들을 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH SHIFT REDUNDANCY CIRCUITS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 결함 메모리 로우를 스패어 메모리 로우로 교체하는 데 사용되는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치에서는 시프트 리던던시 회로들이 한 방향으로만 시프트가 가능했기 때문에, 2 개의 스패어 메모리 로우를 가진 메모리 셀 어레이에서 하나의 메모리 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우 이들을 치유하는 것이 불가능하였다.
도 1은 메모리 로우를 교체하기 위한 시프트 리던던시 회로들을 가지는 종래의 반도체 메모리 장치를 나타내는 도면으로서, 로우 디코더(10), 퓨즈회로부(20), 시프트 리던던시 회로부(30), 퓨즈 절단 검출회로부(40), 및 메모리 셀 어레이(50)로 구성되어 있다.
도 1에는 n 개의 퓨즈(f1 내지 fn)가 직렬로 연결되어 있으며, 스패어 메모리 로우가 한 개인 반도체 장치가 도시되어 있다. 각 비트 셀에 연결되어 있는 워드라인(R1 내지 Rn)은 전달 게이트(T1a 내지 Tna, T1b 내지 Tnb)를 통하여 시프트하도록 되어 있으며, NMOS 트랜지스터들(Q1, Q2a 내지 Qna, Q2b 내지 Qnb)은 결함 메모리 셀이 발생하였을 경우 워드라인(R1 내지 Rn)을 디스에이블 하기 위해서 사용된다. 로우 디코더(10)의 출력은 해당 어드레스의 셀과 아래 방향으로 인접한 셀의 입력으로 사용된다. 직렬 연결된 퓨즈들(f1 내지 fn)의 한 쪽 끝은 전원전압(Vcc)에 연결되어 있고 다른 한 쪽 끝은 접지(Vss)에 연결되어 있다. 결함 메모리 셀(defective memory cell)이 없을 때에는, 퓨즈는 연결되어 있으며, 시프트 리던던시 회로부(30)에는 전원전압(Vcc)이 공급된다. 따라서, 전달 게이트(Tia)는 온 되고 전달 게이트(Tib)는 오프 되어 메모리 장치는 시프트를 하지 않는다. 또한, 전달 게이트(Tnb)는 오프 되고 NMOS 트랜지스터(Qn+1)는 온 되어 스패어 워드라인(Rn+1)은 디스에이블 된다. 이와 반대로, 결함 메모리 셀이 없을 때에는, 퓨즈는 끊어지게 되며, 시프트 리던던시 회로부(30)는 퓨즈에 의해 전원전압(Vcc)이 공급되는 블록과 접지(Vss) 전압이 공급되는 블록으로 나누어진다. 전자의 경우는 시프트를 하지 않는 정상적인 메모리로 동작하고, 후자의 경우는 퓨즈가 접지(Vss)에 연결되어 있으므로 전달 게이트(Tia)는 오프 되고 전달 게이트(Tib)는 온 되어 메모리 장치는 시프트를 하게 된다. 즉, 결함이 발생한 로우(row)는 전달 게이트가 오프 되고, NMOS 트랜지스터들(Qia, Qib)에 의해 워드라인이 디스에이블 되며, 워드라인은 아래 방향으로 한 로우씩 시프트하게 되어, 결국 메모리 셀 어레이(50)의 가장 아래에 위치한 스패어 메모리 로우를 사용하게 된다.
그런데, 도 1에 도시된 바와 같은 반도체 메모리 장치는 스패어 메모리 로우가 2 개 이상일 때, 치유 효율(repairing efficiency)이 낮다는 단점이 있다. 즉, 한 쪽 방향으로만 시프트가 일어나므로, 스패어 메모리 로우가 2 개 있다 하더라도 한 개의 결함 메모리 로우는 치유할 수 있지만, 각 블록에서 2 개의 결함 메모리 로우가 동시에 발생하게 되면 치유가 불가능하게 된다. 또한, 도 2에 도시된 바와 같은 직렬 연결된 퓨즈를 사용하는 반도체 장치는 퓨즈의 저항에 의한 누설전류가 존재하며, 퓨즈 시리즈가 길고 퓨즈 저항이 클 경우 퓨즈에 의한 전압강하에 의해 반도체 메모리 장치가 오동작할 수 있다.
본 발명의 목적은 한 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 스패어 메모리 로우가 여러개 존재하는 경우, 스패어 메모리 로우의 배치방법을 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치는 2 개의 버퍼체인을 가지는 시프트 리던던시 회로들, 상기 시프트 리던던시 회로 각각에 연결된 2 개의 퓨즈, 퓨즈의 절단상태를 검출하기 위해 상기 시프트 리던던시 회로 각각에 연결된 2 개의 퓨즈절단 검출회로, 및 2 개의 스패어 메모리 로우를 제어하기 위한 2 개의 스패어 셀 제어회로를 구비하고, 상하 양방향으로 메모리 로우의 시프트가 가능하고 하나의 메모리 셀 어레이 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능한 것을 특징으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 메모리 장치는 복수의 워드라인 제어신호를 발생시키는 로우 디코더; 상기 워드라인 제어신호들 중 3 개의 워드라인 제어신호를 수신하고, 수신된 상기 3 개의 제어신호들 중 하나를 통과시키는 복수의 시프트 리던던시 회로들; 전원전압과 상기 시프트 리던던시 회로들 각각에 연결된 복수의 상부 및 하부 퓨즈들; 리셋신호에 의해 리셋 되고 상기 상부 및 하부 퓨즈들 중 어느 하나의 출력신호를 수신하여 해당 시프트 리던던시 회로의 출력라인을 활성화 또는 비활성화시키는 복수의 상부 및 하부 퓨즈절단 검출회로; 제 1 워드라인 제어신호와 제 1 시프트 리던던시 회로의 제 3 출력신호를 수신하고 제 1 스패어 셀 제어신호를 발생시키는 제 1 스패어 셀 제어회로; 제 n 워드라인 제어신호와 제 n 시프트 리던던시 회로의 제 2 출력신호를 수신하고 제 2 스패어 셀 제어신호를 발생시키는 제 2 스패어 셀 제어회로; 및 상기 복수의 시프트 리던던시 회로 각각의 출력단자와 상기 제 1 및 제 2 스패어 셀 제어회로의 출력단자 각각에 연결되어 이들 출력단자의 전압 레벨을 반전시켜 최종 워드라인 제어신호들을 발생시키는 복수의 인버터들을 구비하는 것을 특징으로 한다.
상기 복수의 시프트 리던던시 회로 중 제 n-1 시프트 리던던시 회로는 제 n 시프트 리던던시 회로의 제 3 출력신호의 제어하에 제 n 워드라인 제어신호를 수신하여 제 1 노드에 전달하는 제 1 전달 스위치; 제 n-2 시프트 리던던시 회로의 제 2 출력신호의 제어하에 제 n-2 워드라인 제어신호를 수신하여 상기 제 1 노드에 전달하는 제 3 전달 스위치; 상기 제 n 시프트 리던던시 회로의 상기 제 3 출력신호와 상기 상부 퓨즈의 출력신호를 수신하고 논리곱을 행하여 상기 제 n-1 시프트 리던던시 회로의 제 3 출력신호를 발생시키는 하방 버퍼체인; 상기 제 n-2 시프트 리던던시 회로의 제 2 출력신호와 상기 하부 퓨즈의 출력신호를 수신하고 논리곱을 행하여 상기 제 n-1 시프트 리던던시 회로의 제 2 출력신호를 발생시키는 상방 버퍼체인; 상기 제 n-1 시프트 리던던시 회로의 상기 제 3 출력신호와 상기 제 n-1 시프트 리던던시 회로의 상기 제 2 출력신호를 수신하고 비논리곱을 행하여 그 결과를 상기 제 2 전달 스위치의 제어노드에 출력하는 제 1 NAND 회로; 및 상기 제 1 NAND 회로의 출력신호의 제어하에 제 n-1 워드라인 제어신호를 수신하여 상기 제 1 노드에 전달하는 제 2 전달 스위치를 구비하는 것을 특징으로 한다. 상기 하방 버퍼체인과 상방 버퍼체인은 서로 직렬로 연결된 제 2 NAND 게이트와 인버터로 구성되고 논리곱을 수행하는 것을 특징으로 한다.
상기 복수의 상부 퓨즈절단 검출회로 중 제 n-1 상부 퓨즈절단 검출회로는 제 n-1 상부 퓨즈의 출력신호가 인가되는 게이트 단자와 전원전압이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호를 발생시키는 제 8 PMOS 트랜지스터; 상기 제 8 PMOS 트랜지스터의 게이트 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지고 리셋 신호의 제어하에 스위칭 동작을 하는 제 6 NMOS 트랜지스터; 및 상기 제 8 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있고 상기 n-1 상부 퓨즈의 출력신호가 "로우" 레벨일 때 상기 제 8 PMOS 트랜지스터의 게이트 단자의 전압을 "로우" 레벨로 유지시키는 래치회로를 구비하는 것을 특징으로 한다.
상기 복수의 하부 퓨즈절단 검출회로 중 제 n-1 하부 퓨즈절단 검출회로는 제 n-1 하부 퓨즈의 출력신호가 인가되는 게이트 단자와 전원전압이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호를 발생시키는 제 9 PMOS 트랜지스터; 상기 제 9 PMOS 트랜지스터의 게이트 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지고 리셋 신호의 제어하에 스위칭 동작을 하는 제 8 NMOS 트랜지스터; 및 상기 제 9 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있고 상기 n-1 상부 퓨즈의 출력신호가 "로우" 레벨일 때 상기 제 9 PMOS 트랜지스터의 게이트 단자의 전압을 "로우" 레벨로 유지시키는 래치회로를 구비하는 것을 특징으로 한다.
상기 제 1 스패어 셀 제어회로는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터로 구성되고 상기 제 1 PMOS 트랜지스터의 게이트 단자에 인가되는 상기 제 1 시프트 리던던시 회로의 상기 제 3 출력신호의 제어하에 상기 제 1 워드라인 제어신호를 수신하여 상기 제 1 스패어 셀 제어회로의 출력노드로 전달하는 제 1 전달 게이트; 상기 제 1 PMOS 트랜지스터의 게이트 단자의 전압 레벨을 반전시켜 상기 제 1 NMOS 트랜지스터의 게이트 단자에 인가하는 제 1 인버터; 및 상기 제 1 스패어 셀 제어회로의 상기 출력노드와 전원전압 사이에 연결되어 있고 상기 제 1 NMOS 트랜지스터의 게이트 단자에 연결된 게이트 단자를 가지는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제 2 스패어 셀 제어회로는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터로 구성되고 상기 제 2 PMOS 트랜지스터의 게이트 단자에 인가되는 상기 제 n 시프트 리던던시 회로의 상기 제 2 출력신호의 제어하에 상기 제 n 워드라인 제어신호를 수신하여 상기 제 2 스패어 셀 제어회로의 출력노드로 전달하는 제 2 전달 게이트; 상기 제 2 PMOS 트랜지스터의 게이트 단자의 전압 레벨을 반전시켜 상기 제 2 NMOS 트랜지스터의 게이트 단자에 인가하는 제 2 인버터; 및 상기 제 2 스패어 셀 제어회로의 상기 출력노드와 전원전압 사이에 연결되어 있고 상기 제 2 NMOS 트랜지스터의 게이트 단자에 연결된 게이트 단자를 가지는 제 4 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명의 제 2 실시형태에 따른 반도체 메모리 장치는 스패어 메모리 로우가 2 개인 반도체 메모리 장치에 있어서, 결함 셀이 한 개의 로우인 경우, 제 1 스패어 메모리 로우는 메모리 셀 어레이의 맨 아래 부분에 위치시키고 제 2 스패어 메모리 로우는 메모리 셀 어레이의 맨 위 부분에 위치시키고 상부 퓨즈 또는 하부 퓨즈를 절단하여 위 방향 또는 아래 방향으로 메모리 로우의 시프트를 행하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 결함 메모리 로우가 2 개의 로우인 경우에는 상기 2 개의 결함 메모리 로우 중 아래 부분에 위치한 제 1 결함 메모리 로우에 대응하는 퓨즈들 중 상기 상부 퓨즈를 절단하여 제 1 결함 메모리 로우를 상기 제 1 스패어 메모리 로우로 대체하고, 상기 2 개의 결함 메모리 로우 중 위 부분에 위치한 제 2 결함 메모리 로우에 대응하는 퓨즈들 중 상기 하부 퓨즈를 절단하여 제 2 결함 메모리 로우를 상기 제 2 스패어 메모리 로우로 대체하는 것을 특징으로 한다.
본 발명의 제 3 실시형태에 따른 반도체 메모리 장치는 복수의 스패어 메모리 로우를 가지는 반도체 메모리 장치에 있어서, 스패어 메모리 로우가 2 개인 경우에는 한 개는 메모리 셀 어레이의 맨 아래 부분에 위치시키고 다른 한 개는 상기 메모리 셀 어레이의 맨 위 부분에 위치시키며, 스패어 메모리 로우가 3 개인 경우에는 한 개는 상기 메모리 셀 어레이의 맨 아래 부분에 위치시키고 다른 한 개는 상기 메모리 셀 어레이의 맨 위 부분에 위치시키고 또 다른 한 개는 상기 메모리 셀 어레이의 한 가운데 위치시키며, 스패어 메모리 로우가 4 개인 경우에는 한 개는 상기 메모리 셀 어레이의 맨 아래 부분에 위치시키고 다른 한 개는 상기 메모리 셀 어레이의 맨 위 부분에 위치시키고 다른 2 개의 스패어 메모리 로우는 상기 메모리 셀 어레이의 한 가운데 인접하여 위치시키는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치에 대해 설명한다.
도 2는 메모리 로우를 교체하기 위한 시프트 리던던시 회로들을 가지는 본 발명에 따른 반도체 메모리 장치를 나타내는 도면으로서, 로우 디코더(10), 상부 퓨즈들(FAU1 내지 FAU(n)), 하부 퓨즈들(FAD1 내지 FAD(n)), 시프트 리던던시 회로들(SF1 내지 SF(n)), 상부 퓨즈절단 검출회로들(FCU1 내지 FCU(n)), 하부 퓨즈절단 검출회로들(FCD1 내지 FCD(n)), 스패어 셀 제어회로들(SPC1, SPC2), 및 인버터들(INV3 내지 INV8)을 포함한다.
퓨즈들(FAU1 내지 FAU(n), FAD1 내지 FAD(n))은 각각 그 일측단이 전원전압(VCC)에 연결되어 있고, 타측단은 해당하는 시프트 리던던시 회로와 해당하는 퓨즈절단 검출회로에 연결된다.
시프트 리던던시 회로(SF(n-1))는 제 n-2 워드라인 제어신호(WA(n-2)), 제 n-1 워드라인 제어신호(WA(n-1)), 제 n 워드라인 제어신호(WA(n)), 상부 퓨즈( FAU(n-1))의 출력신호(FSU(n-1)), 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1)), 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n)), 및 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))를 수신하고, 시프트 리던던시 회로(SF(n-1))의 제 1 출력신호(WB(n-1)), 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1)), 및 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))를 출력한다.
상부 퓨즈절단 검출회로(FCU(n-1))는 상부 퓨즈( FAU(n-1))의 출력신호(FSU(n-1))와 리셋신호(RESET)를 수신하고 그 출력신호(DSU(n-1))를 노드(N(n-1))에 출력한다.
하부 퓨즈절단 검출회로(FCD(n-1))는 하부 퓨즈( FAD(n-1))의 출력신호(FSD(n-1))와 리셋신호(RESET)를 수신하고 그 출력신호(DSD(n-1))를 노드(N(n-1))에 출력한다.
노드(N(n-1))의 전압 레벨은 인버터(INV5)에 의해 반전되어 제 n-1 최종 워드라인 제어신호(WC(n-1))가 된다.
제 1 스패어 셀 제어회로(SPC1)는 제 1 워드라인 제어신호(WA1)와 제 1 시프트 리던던시 회로(SF1)의 제 3 출력신호(DSO1)를 수신하고 출력신호(WSB1)를 발생시킨다. 제 1 스패어 셀 제어회로(SPC1)의 출력신호(WSB1)는 인버터(INV8)에 의해 반전되어 제 1 스패어 셀 제어신호(WSC1)가 된다. 제 1 스패어 셀 제어회로(SPC1)는 제 1 PMOS 트랜지스터(PM1)와 제 1 NMOS 트랜지스터(NM1)로 구성되고 제 1 PMOS 트랜지스터(PM1)의 게이트 단자에 인가되는 제 1 시프트 리던던시 회로(SF1)의 상기 제 3 출력신호(DSO1)의 제어하에 제 1 워드라인 제어신호(WA1)를 수신하여 제 1 스패어 셀 제어회로(SPC1)의 출력노드로 전달하는 제 1 전달 게이트, 제 1 PMOS 트랜지스터(PM1)의 게이트 단자의 전압 레벨을 반전시켜 상기 제 1 NMOS 트랜지스터(NM1)의 게이트 단자에 인가하는 제 1 인버터(INV1), 및 제 1 스패어 셀 제어회로(SPC1)의 출력노드와 전원전압 사이에 연결되어 있고 제 1 NMOS 트랜지스터(NM1)의 게이트 단자에 연결된 게이트 단자를 가지는 제 3 PMOS 트랜지스터(PM3)를 구비한다.
제 2 스패어 셀 제어회로(SPC2)는 제 n 워드라인 제어신호(WA(n))와 제 n 시프트 리던던시 회로(SF(n))의 제 2 출력신호(USO(n))를 수신하고 출력신호(WSB2)를 발생시킨다. 제 2 스패어 셀 제어회로(SPC2)의 출력신호(WSB2)는 인버터(INV3)에 의해 반전되어 제 2 스패어 셀 제어신호(WSC2)가 된다. 제 2 스패어 셀 제어회로(SPC2)는 제 2 PMOS 트랜지스터(PM2)와 제 2 NMOS 트랜지스터(NM2)로 구성되고 제 2 PMOS 트랜지스터(PM2)의 게이트 단자에 인가되는 제 n 시프트 리던던시 회로(SF(n))의 상기 제 2 출력신호(USO(n))의 제어하에 제 n 워드라인 제어신호(WA(n))를 수신하여 제 2 스패어 셀 제어회로(SPC2)의 출력노드로 전달하는 제 2 전달 게이트, 제 2 PMOS 트랜지스터(PM2)의 게이트 단자의 전압 레벨을 반전시켜 상기 제 2 NMOS 트랜지스터(NM2)의 게이트 단자에 인가하는 제 2 인버터(INV2), 및 제 2 스패어 셀 제어회로(SPC2)의 출력노드와 전원전압 사이에 연결되어 있고 제 2 NMOS 트랜지스터(NM2)의 게이트 단자에 연결된 게이트 단자를 가지는 제 4 PMOS 트랜지스터(PM4)를 구비한다.
제 1 스패어 셀 제어회로(SPC1)와 제 2 스패어 셀 제어회로(SPC2)에 인접한 시프트 리던던시 회로(SF1 및 SF(n))의 경우, 다른 시프트 리던던시에서와는 달리 전원전압(Vcc)과 접지전압(Vss)이 입력으로 사용된다.
도 3은 도 2에 있는 시프트 리던던시 회로를 구체적으로 나타낸 도면으로서, 여기서는 제 n-1 시프트 리던던시 회로(SF(n-1))에 대해 도시되어 있다.
도 3의 시프트 리던던시 회로는 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))의 제어하에 제 n 워드라인 제어신호(WA(n))를 수신하여 노드(N(n-1))에 전달하는 제 1 전달 스위치(T1), 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))의 제어하에 제 n-2 워드라인 제어신호(WA(n-2))를 수신하여 노드(N(n-1))에 전달하는 제 3 전달 스위치(T3), 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))와 상부 퓨즈( FAU(n-1))의 출력신호(FSU(n-1))를 수신하고 논리곱을 행하여 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))를 발생시키는 하방 버퍼체인(downward buffer chain)(DBC), 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))와 하부 퓨즈( FAD(n-1))의 출력신호(FSD(n-1))를 수신하고 논리곱을 행하여 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1))를 발생시키는 상방 버퍼체인(upward buffer chain)(UBC), 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))와 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1))를 수신하여 비논리곱을 행하여 그 결과를 노드(NN2)에 출력하는 NAND 회로(NAND3), 및 NAND 회로(NAND3)의 출력신호의 제어하에 제 n-1 워드라인 제어신호(WA(n-1))를 수신하여 노드(N(n-1))에 전달하는 제 2 전달 스위치(T2)를 구비한다.
제 1 전달 스위치(T1)는 PMOS 트랜지스터(PM5)와 NMOS 트랜지스터(NM3)로 구성된 전달 게이트(TG3), 및 PMOS 트랜지스터(PM5)의 게이트 단자와 NMOS 트랜지스터(NM3)의 게이트 단자 사이에 연결되어 있고 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))를 수신하여 반전시키고 이 반전된 신호를 NMOS 트랜지스터(NM3)의 게이트 단자에 전달하는 인버터(INV9)로 구성되어 있다. 제 2 전달 스위치(T2)와 제 3 전달 스위치(T3)도 제 1 전달 스위치(T1)와 동일한 구성을 가진다.
하방 버퍼체인(DBC)은 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))와 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))를 수신하여 논리곱을 행하는 NAND 회로(NAND1)와 NAND 회로(NAND1)의 출력을 수신하여 반전시키는 인버터(INV12)로 구성되어 있다.
상방 버퍼체인(UBC)은 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))와 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))를 수신하여 논리곱을 행하는 NAND 회로(NAND2)와 NAND 회로(NAND2)의 출력을 수신하여 반전시키는 인버터(INV13)로 구성되어 있다.
도 4(a)와 도 4(b)는 도 2에 있는 상부 퓨즈절단 검출회로(FCU(n-1))와 하부 퓨즈절단 검출회로(FCD(n-1))를 구체적으로 나타낸 도면이다. 상부 퓨즈절단 검출회로(FCU(n-1))는 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))가 인가되는 게이트 단자와 전원전압(Vcc)이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호(DSU(n-1))를 발생시키는 PMOS 트랜지스터(PM8), PMOS 트랜지스터(PM8)의 게이트 단자에 연결된 드레인 단자와 접지전압(Vss)이 인가되는 소스 단자와 리셋 신호(RESET)가 인가되는 게이트 단자를 갖는 NMOS 트랜지스터(NM6), 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))를 수신하여 반전된 신호를 출력하는 인버터(INV14), 및 PMOS 트랜지스터(PM8)의 게이트 단자에 연결된 드레인 단자와 접지전압(Vss)이 인가되는 소스 단자와 인버터(INV14)의 출력 신호가 인가되는 게이트 단자를 갖는 NMOS 트랜지스터(NM7)를 구비한다. NMOS 트랜지스터(NM7)와 인버터(INV14)는 래치(LATCH)를 구성한다.
하부 퓨즈절단 검출회로(FCD(n-1))는 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))가 인가되는 게이트 단자와 전원전압(Vcc)이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호(DSD(n-1))를 발생시키는 PMOS 트랜지스터(PM9), PMOS 트랜지스터(PM9)의 게이트 단자에 연결된 드레인 단자와 접지전압(Vss)이 인가되는 소스 단자와 리셋 신호(RESET)가 인가되는 게이트 단자를 갖는 NMOS 트랜지스터(NM8), 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))를 수신하여 반전된 신호를 출력하는 인버터(INV15), 및 PMOS 트랜지스터(PM9)의 게이트 단자에 연결된 드레인 단자와 접지전압(Vss)이 인가되는 소스 단자와 인버터(INV15)의 출력 신호가 인가되는 게이트 단자를 갖는 NMOS 트랜지스터(NM9)를 구비한다. NMOS 트랜지스터(NM9)와 인버터(INV15)는 래치(LATCH)를 구성한다.
이하, 도 2 내지 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 설명한다. 설명의 편의를 위해 제 n-1 워드라인 제어신호(WA(n-1))가 입력되는 제 n-1 시프트 리던던시 회로(SF(n-1))를 기준으로 설명한다.
로우 디코더(10)는 n 비트의 로우 어드레스를 디코딩하여 n 개의 워드라인 제어신호(WA1 내지 WA(n))를 출력한다. n 개의 최종 워드라인 제어신호(WC1 내지 WC(n))와 2 개의 스패어 셀 제어신호(WSC1 및 WSC2)는 각각 메모리 셀 어레이(미도시)의 8 개의 로우를 제어한다. 리셋신호(RESET)는 반도체 메모리 장치가 동작하기 전에 상부 및 하부 퓨즈절단 검출회로들(FCU1 내지 FCU(n), FCD1 내지 FCD(n))을 통해 n 개의 최종 워드라인 제어신호(WC1 내지 WC(n))를 리셋시킨다.
n 개의 최종 워드라인 제어신호(WC1 내지 WC(n))가 제어하는 메모리 셀 어레이에 결함이 하나도 없어서 메모리 셀을 치유할 필요가 없는 경우에는 상부 퓨즈(FAU(n-1))와 하부 퓨즈(FAD(n-1))는 모두 연결되어 있으며 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))와 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))는 모두 "하이" 상태가 되므로 제 2 전달 스위치(T2)는 온 되고 제 1 전달 스위치(T1)와 제 3 전달 스위치는 오프 상태가 된다. 이 때는 일반적인 메모리(normal memory)로서 동작하게 되는 것이다. 즉, 워드라인 제어신호(WA1 내지 WA(n))는 최종 워드라인 제어신호(WC1 내지 WC(n))가 되는 것이다.
제 n-1 워드라인 제어신호(WA(n-1))가 제어하는 메모리 셀 어레이에만 결함이 있다고 가정하자. 이 경우, 상부 퓨즈(FAU(n-1))나 하부 퓨즈(FAD(n-1)) 어느 것을 절단하더라도 결함 메모리 셀의 치유가 가능하다.
먼저, 상부 퓨즈(FAU(n-1))만을 절단한 경우를 고려한다. 제 n-1 상부 퓨즈(FAU(n-1))만 절단하였으므로, 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2)), 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n)), 및 제 n-1 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))는 모두 "하이" 상태이다. 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))가 "로우" 상태가 되므로 하방 버퍼체인(DBC)의 출력인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))는 "로우" 상태로 된다. 따라서, NAND 회로(NAND3)의 출력은 "하이" 상태가 되고 제 2 전달 스위치(T2)는 오프 상태가 된다. 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))와 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))가 모두 "하이" 상태이므로 제 1 전달 스위치(T1)와 제 3 전달 스위치(T3)는 모두 오프 상태가 된다. 이 때, 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))가 "로우" 상태이므로, 도 4(a)에서 알 수 있듯이 PMOS 트랜지스터(PM8)가 온 되어 상부 퓨즈절단 검출회로(FCU(n-1))의 출력신호(DSU(n-1))는 "하이" 상태가 된다. 이 신호가 노드(N(n-1))의 상태를 "하이"로 만들며 인버터(INV5)의 출력인 제 n-1 최종 워드라인 제어신호(WC(n-1))는 "로우" 상태가 되어 제 n-1 워드라인은 디스에이블 된다. 제 n-1 상부 퓨즈(FAU(n-1))만 절단한 경우, 제 n-1 시프트 리던던시 회로(SF(n-1))부터 제 1 시프트 리던던시 회로(SF1)까지는 그 내부에 있는 하방 버퍼체인(DBC)의 출력은 모두 "로우" 상태가 되고, 제 n 시프트 리던던시 회로(SF(n))의 내부에 있는 하방 버퍼체인(DBC)의 출력은 "하이" 상태가 된다. 그리고, 모든 시프트 리던던시 회로(SF1 내지 SF(n))에 대해, 상방 버퍼체인(UBC)의 출력은 "하이" 상태가 된다.
한편, 제 n-1 상부 퓨즈(FAU(n-1))만을 절단한 경우, 제 n-2 시프트 리던던시 회로(SF(n-2))(미도시)의 동작은 다음과 같다. "로우" 상태인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))가 제 n-2 시프트 리던던시 회로(SF(n-2))의 하방 버퍼체인(DBC)에 인가되므로, 제 n-1 시프트 리던던시 회로(SF(n-1))의 경우에서처럼 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 전달 스위치(T2)와 제 3 전달 스위치(T3)는 오프 된다. 그런데, 제 n-1 시프트 리던던시 회로(SF(n-1))의 경우와는 달리 "로우" 상태인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 3 출력신호(DSO(n-1))가 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 1 전달 스위치(T1)에도 인가되므로 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 1 전달 스위치(T1)는 온 되어 제 n-1 워드라인 제어신호(WA(n-1))가 제 n-2 시프트 리던던시 회로(SF(n-2))의 출력노드(N(n-2))(미도시)에 전달된다. 이 때, 제 n-2 상부 퓨즈(FAU(n-2))(미도시)와 제 n-2 하부 퓨즈(FAD(n-2))(미도시)는 모두 연결되어 있으므로, 상부 퓨즈절단 검출회로(FCU(n-2))와 하부 퓨즈절단 검출회로(FCD(n-2))의 PMOS 트랜지스터들(제 n-1 상부 및 하부 퓨즈절단 검출회로의 PM8 및 PM9에 대응)은 모두 오프 된다. 따라서, 제 n-1 워드라인 제어신호(WA(n-1))가 결국 제 n-2 최종 워드라인 제어신호(WC(n-2))로 되는 것이다.
이런 식으로, 제 n-1 최종 워드라인 제어신호(WC(n-1))는 비활성화(disable)되고, 제 n-2 최종 워드라인 제어신호(WC(n-2))부터 제 1 최종 워드라인 제어신호(WC1)까지는 각각 제 n-1 워드라인 제어신호(WA(n-1))부터 제 2 워드라인 제어신호(WA2)에 의해 활성화(enable)된다. 제 1 스패어 셀 제어회로(SPC1)는 "로우"인 제 1 시프트 리던던시 회로(SF1)의 제 3 출력(DSO1)에 의해 전달 스위치(TG1)가 온 되고, 제 1 워드라인 제어신호(WA1)는 결국 제 1 스패어 셀 제어신호(WSC1)가 되어 제 1 스패어 셀 제어신호(WSC1)에 연결된 메모리 셀 어레이(미도시)를 사용할 수 있게 된다.
다음으로, 제 n-1 하부 퓨즈(FAD(n-1))만을 절단한 경우를 고려한다. 제 n-1 하부 퓨즈(FAD(n-1))만 절단하였으므로, 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2)), 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n)), 및 제 n-1 상부 퓨즈(FAU(n-1))의 출력신호(FSU(n-1))는 모두 "하이" 상태이다. 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))가 "로우" 상태가 되므로 상방 버퍼체인(UBC)의 출력인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1))는 "로우" 상태로 된다. 따라서, NAND 회로(NAND3)의 출력은 "로우" 상태가 되고 제 2 전달 스위치(T2)는 오프 상태가 된다. 제 n-2 시프트 리던던시 회로(SF(n-2))의 제 2 출력신호(USO(n-2))와 제 n 시프트 리던던시 회로(SF(n))의 제 3 출력신호(DSO(n))가 모두 "하이" 상태이므로 제 1 전달 스위치(T1)와 제 3 전달 스위치(T3)는 모두 오프 상태가 된다. 이 때, 하부 퓨즈(FAD(n-1))의 출력신호(FSD(n-1))가 "로우" 상태이므로, 도 4(b)에서 알 수 있듯이 PMOS 트랜지스터(PM9)가 온 되어 하부 퓨즈절단 검출회로(FCD(n-1))의 출력신호(DSD(n-1))는 "하이" 상태가 된다. 이 신호가 노드(N(n-1))의 상태를 "하이"로 만들며 인버터(INV5)의 출력인 제 n-1 최종 워드라인 제어신호(WC(n-1))는 "로우" 상태가 되어 제 n-1 워드라인은 디스에이블 된다. 제 n-1 하부 퓨즈(FAD(n-1))만 절단한 경우, 제 n-1 시프트 리던던시 회로(SF(n-1))와 제 n 시프트 리던던시 회로(SF(n))의 내부에 있는 상방 버퍼체인(UBC)의 출력은 모두 "로우" 상태가 되고, 제 n-2 시프트 리던던시 회로(SF(n-2))부터 제 1 시프트 리던던시 회로(SF1)의 내부에 있는 상방 버퍼체인(UBC)의 출력은 모두 "하이" 상태가 된다. 그리고, 모든 시프트 리던던시 회로(SF1 내지 SF(n))에 대해, 하방 버퍼체인(DBC)의 출력은 "하이" 상태가 된다.
한편, 제 n-1 상부 퓨즈(FAU(n-1))만을 절단한 경우, 제 n 시프트 리던던시 회로(SF(n))의 동작은 다음과 같다. "로우" 상태인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1))가 제 n 시프트 리던던시 회로(SF(n))의 상방 버퍼체인(UBC)에 인가되므로, 제 n-1 시프트 리던던시 회로(SF(n-1))의 경우에서처럼 제 n 시프트 리던던시 회로(SF(n))의 제 2 전달 스위치(T2)와 제 1 전달 스위치(T1)는 오프 된다. 그런데, 제 n 시프트 리던던시 회로(SF(n))의 동작은 제 n-1 시프트 리던던시 회로(SF(n-1))의 경우와는 다음의 점에서 다르다. "로우" 상태인 제 n-1 시프트 리던던시 회로(SF(n-1))의 제 2 출력신호(USO(n-1))가 제 n 시프트 리던던시 회로(SF(n))의 제 3 전달 스위치(T3)에도 인가되므로 제 n 시프트 리던던시 회로(SF(n))의 제 3 전달 스위치(T3)는 온 되어 제 n-1 워드라인 제어신호(WA(n-1))가 제 n 시프트 리던던시 회로(SF(n))의 출력노드(N(n))에 전달된다. 이 때, 제 n 상부 퓨즈(FAU(n))와 제 n 하부 퓨즈(FAD(n))는 모두 연결되어 있으므로, 상부 퓨즈절단 검출회로(FCU(n))와 하부 퓨즈절단 검출회로(FCD(n))의 PMOS 트랜지스터들(제 n-1 상부 및 하부 퓨즈절단 검출회로의 PM8 및 PM9에 대응)은 모두 오프 된다. 따라서, 제 n-1 워드라인 제어신호(WA(n-1))가 결국 제 n 최종 워드라인 제어신호(WC(n))로 되는 것이다.
이런 식으로, 제 n-1 최종 워드라인 제어신호(WC(n-1))는 비활성화(disable)되고, 제 n-1 워드라인 제어신호(WA(n-1))가 제 n 최종 워드라인 제어신호(WC(n))로 된다. 제 n-2 워드라인 제어신호(WA(n-2))부터 제 1 워드라인 제어신호(WA1)는 각각 그대로 제 n-2 최종 워드라인 제어신호(WC(n-2))부터 제 1 최종 워드라인 제어신호(WC1)로 된다. 제 2 스패어 셀 제어회로(SPC2)는 "로우"인 제 n 시프트 리던던시 회로(SF(n))의 제 2 출력(USO(n))에 의해 전달 스위치(TG2)가 온 되고, 제 n 워드라인 제어신호(WA(n))는 결국 제 2 스패어 셀 제어신호(WSC2)가 되어 제 2 스패어 셀 제어신호(WSC2)에 연결된 메모리 셀 어레이(미도시)를 사용할 수 있게 된다.
제 n-1 상부 및 하부 퓨즈(FAU(n-1) 및 FAD(n-1)를 모두 절단하면, 하방 버퍼체인에 의해서는 아래 방향으로 시프트가 가능하고, 상방 버퍼체인에 의해서는 위 방향으로 시프트가 가능하기 때문에, 본 발명에 따른 반도체 메모리 장치에 의해 하나의 메모리 셀 어레이 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스페어 메모리 로우로 교체가 가능하다.
도 5(a) 내지 도 5(c)는 스패어 메모리 로우(spare row)가 2개인 본 발명에 따른 반도체 메모리 장치에 있어서, 결함 셀이 발생하였을 때 이를 치유하는 방법을 설명하는 도면이다.
도 5(a)는 결함 셀이 하나의 로우인 경우로서, 이 때는 위 방향으로 또는 아래 방향으로 메모리 로우의 시프트를 행할 수 있으며, 상부 퓨즈 또는 하부 퓨즈를 절단한다.
도 5(b)는 결함 셀이 2 개의 로우이며 서로 이격되어 있는 경우로서 이 때는 메모리 셀 어레이는 3 개의 블록으로 나누어진다. 메모리 셀 어레이 블록(MC3)은 아래 방향으로 시프트를 행하며 결함 메모리 로우(DMC2)에 대응하는 퓨즈들 중 상부 퓨즈를 절단하고, 메모리 셀 어레이 블록(MC4)은 정상 동작(normal operation)을 하며 메모리 로우의 시프트는 행해지지 않는다. 메모리 셀 어레이 블록(MC5)은 위 방향으로 시프트를 행하며 결함 메모리 로우(DMC3)에 대응하는 퓨즈들 중 하부 퓨즈를 절단한다.
도 5(c)는 결함 메모리 로우가 2 개의 로우이며 서로 인접해 있는 경우로서 이 때는 메모리 셀 어레이는 2 개의 블록으로 나누어진다. 메모리 셀 어레이 블록(MC6)은 아래 방향으로 시프트를 행하며 결함 메모리 로우(DMC4)에 해당하는 퓨즈들 중 상부 퓨즈를 절단하고, 메모리 셀 어레이 블록(MC7)은 위 방향으로 시프트를 행하며 결함 메모리 로우(DMC5)에 해당하는 퓨즈들 중 하부 퓨즈를 절단한다.
따라서, 메모리 셀 어레이의 어느 부분에서 결함이 발생하더라도 결함의 치유가 가능하다.
도 6(a) 내지 도 6(c)은 본 발명에 따른 반도체 메모리 장치에 있어서, 스패어 메모리 로우의 수에 따른 스패어 메모리 로우의 배치방법을 설명하는 도면이다.
도 6(a)은 스패어 메모리 로우가 2 개인 경우로서, 스패어 메모리 로우들(SPR7, SPR8)을 메모리 셀 어레이의 맨 위와 맨 아래 부분에 위치시킨다. 이 때는 위 방향으로 또는 아래 방향으로 메모리 로우의 시프트를 행하여 2 개 이하의 결함 메모리 로우를 치유할 수 있다.
도 6(b)은 스패어 메모리 로우가 3 개인 경우로서, 스패어 메모리 로우들(SPR9, SPR10, SPR11)을 메모리 셀 어레이의 맨 위, 맨 아래, 및 가운데 부분에 위치시킨다. 한 개의 메모리 셀 어레이 블록 내에서 3 개 이상의 결함이 발생하면 치유가 불가능하지만, 한 개의 메모리 셀 어레이 블록 내에서 2 개 이하의 결함 로우가 발생하고 전체 메모리 셀 어레이에서 3 개 이하의 결함 로우가 발생하는 경우에는 결함 로우의 치유가 가능하다. 예를 들어, 메모리 셀 어레이 블록(MC9)에서 2 개의 결함 로우가 발생하고 메모리 셀 어레이 블록(MC10)에서 1 개의 결함 로우가 발생하였다면, 메모리 셀 어레이 블록(MC9)에서 발생한 결함 로우들 중 하나는 위로 시프트 하고 다른 하나는 아래로 시프트하여 각각 스패어 메모리 로우(SPR9)와 스패어 메모리 로우(SPR10)로 대체되고, 메모리 셀 어레이 블록(MC10)에서 발생한 결함 로우는 위 방향으로 시프트하여 스패어 메모리 로우(SPR11)로 대체된다.
도 6(c)는 스패어 메모리 로우가 4 개인 경우로서, 스패어 메모리 로우들(SPR12, SPR13, SPR14, SPR15)을 메모리 셀 어레이의 맨 위 부분에 한 개 , 맨 아래 부분에 한 개, 및 가운데 부분에 2 개를 인접하여 위치시킨다. 이 구조에서는, 한 개의 메모리 셀 어레이 블록 내에서 3 개 이상의 결함이 발생하면 치유가 불가능하지만, 한 개의 메모리 셀 어레이 블록 내에서 2 개 이하의 결함 로우가 발생하고 전체 메모리 셀 어레이에서 4 개 이하의 결함 로우가 발생하는 경우에는 결함 로우의 치유가 가능하다. 예를 들어, 메모리 셀 어레이 블록(MC11)에서 2 개의 결함 로우가 발생하고 메모리 셀 어레이 블록(MC12)에서 2 개의 결함 로우가 발생하였다면, 메모리 셀 어레이 블록(MC11)에서 발생한 결함 로우들 중 하나는 위로 시프트 하고 다른 하나는 아래로 시프트하여 각각 스패어 메모리 로우(SPR12)와 스패어 메모리 로우(SPR13)로 대체되고, 메모리 셀 어레이 블록(MC12)에서 발생한 결함 로우들 중 하나는 위로 시프트 하고 다른 하나는 아래로 시프트하여 각각 스패어 메모리 로우(SPR14)와 스패어 메모리 로우(SPR15)로 대체된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에 의하면 한 블록 내에 2 개의 결함 메모리 로우가 존재하는 경우에도 결함 메모리 로우를 스패어 메모리 로우로 교체가 가능하다. 또한, 본 발명에 따른 반도체 메모리 장치에 의하면 퓨즈 저항에 의한 누설전류가 감소하고 반도체 메모리 장치의 오동작을 방지할 수 있다.
도 1은 메모리 로우를 교체하기 위한 시프트 리던던시 회로들을 가지는 종래의 반도체 메모리 장치를 나타내는 도면이다.
도 2는 메모리 로우를 교체하기 위한 시프트 리던던시 회로들을 가지는 본 발명에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2에 있는 시프트 리던던시 회로를 구체적으로 나타낸 도면이다.
도 4(a) 및 도 4(b)는 도 2에 있는 퓨즈절단 검출회로를 구체적으로 나타낸 도면이다.
도 5(a) 내지 도 5(c)는 스패어 메모리 로우(spare row)가 2개인 본 발명에 따른 반도체 메모리 장치에 있어서, 결함 메모리 로우가 발생하였을 때 이를 치유하는 방법을 설명하는 도면이다.
도 6(a) 내지 도 6(c)은 본 발명에 따른 반도체 메모리 장치에 있어서, 스패어 메모리 로우의 수에 따른 스패어 메모리 로우의 배치방법을 설명하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
SF1 ~ SF(n) : 시프트 리던던시 회로
FCU1 ~ FCU(n) : 상부 퓨즈절단 검출회로
FCD1 ~ FCD(n) : 하부 퓨즈절단 검출회로
FAU1 ~ FAU(n) : 상부 퓨즈 FAD1 ~ FAD(n) : 하부 퓨즈
SPC1 : 제 1 스패어 셀 제어회로
SPC2 : 제 2 스패어 셀 제어회로
TG1 ~ TG5 : 전달 게이트 T1 ~ T3 : 전달 스위치
DBC : 하방 버퍼체인 UBC : 상방 버퍼체인
LATCH : 래치회로

Claims (15)

  1. 삭제
  2. 시프트 리던던시 회로들을 가지는 반도체 메모리 장치에 있어서,
    메모리 로우들을 선택하기 위한 워드라인 제어 신호들을 발생하는 로우 디코더;
    하부 및 상부 버퍼 체인을 구비하고, 상기 하부 버퍼 체인을 통해 상기 메모리 로우를 아래 방향으로 시프트하고, 상기 상부 버퍼 체인을 통해 상기 메모리 로우를 윗 방향으로 시프트하는 복수개의 시프트 리던던시 회로들;
    상기 시프트 리던던시 회로들 각각에 두개씩 연결되어, 상기 하부 및 상부 버퍼 체인을 제어하여 상기 메모리 로우의 시프트 방향을 결정하는 복수개의 상부 및 하부 퓨즈들;
    상기 시프트 리던던시 회로들의 최상측와 최하측에 각각 배치되어, 인접배치된 상기 시프트 리던던시 회로의 출력 신호에 따라 두개의 스패어 메모리 로우를 각각 제어하는 두개의 스패어 셀 제어회로들;
    상기 상부 및 하부 퓨즈들 각각에 연결되어, 상기 상부 및 하부 퓨즈의 절단 상태에 따라 상기 상부 및 하부 퓨즈와 연결된 시프트 리던던시 회로의 출력을 활성화 또는 비활성화하는 복수개의 상부 및 하부 퓨즈 절단 검출회로들; 및
    상기 시프트 리던던시 회로들 및 스패어 셀 제어회로들 각각에 연결되어, 상기 시프트 리던던시 회로들 및 스패어 셀 제어회로들의 출력 신호에 응답하여 시프트된 메모리 로우들을 선택하기 위한 워드라인 제어 신호들을 발생하는 복수개의 인버터들을 구비하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 시프트 리던던시 회로는
    상기 상부 퓨즈가 절단되면, 상기 시프트 리던던시 회로를 비활성화시키는 제 1 출력 신호를 발생하고, 상기 시프트 리던던시 회로의 상측에 인접배치된 시프트 리던던시 회로부터 비활성화되었음을 알려주는 제 1 출력 신호를 수신하면, 상기 메모리 로우를 아래 방향으로 시프트하기 위한 제 1 출력 신호를 발생하는 하방 버퍼체인;
    상기 하부 퓨즈가 절단되면, 상기 시프트 리던던시 회로를 비활성화시키는 제 2 출력 신호를 발생하고, 상기 시프트 리던던시 회로의 하측에 인접배치된 시프트 리던던시 회로부터 비활성화되었음을 알려주는 제 2 출력 신호를 수신하면, 상기 메모리 로우를 윗 방향으로 시프트하기 위한 제 2 출력 신호를 발생하는 상방 버퍼체인;
    상기 하방 버퍼체인의 제 1 출력신호와 상기 상방 버퍼체인의 제 2 출력 신호를 비논리곱하여 출력하는 논리 게이트;
    상기 시프트 리던던시 회로의 상측에 인접배치된 시프트 리던던시 회로가 비활성화되었음을 알려주는 제 1 출력 신호를 수신하면, 상기 시프트 리던던시 회로의 상측에 인접배치된 시프트 리던던시 회로에 대응되는 메모리 로우를 출력 노드로 전달하는 제 1 스위치;
    상기 시프트 리던던시 회로의 하측에 인접배치된 시프트 리던던시 회로가 비활성화되었음을 알려주는 제 2 출력 신호를 수신하면, 상기 시프트 리던던시 회로의 하측에 인접배치된 시프트 리던던시 회로에 대응되는 메모리 로우를 상기 출력 노드로 전달하는 제 2 스위치; 및
    상기 논리 게이트의 출력 신호로부터 상기 시프트 리던던시 회로가 비활성화되었음을 확인하면, 출력 신호를 발생하지 않고, 상기 시프트 리던던시 회로가 활성화되었음을 확인하면 상기 시프트 리던던시 회로에 대응되는 메모리 로우를 상기 출력 노드로 전달하는 제 3 스위치를 구비하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 내지 제 3 스위치는
    PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 전달 게이트와 상기 전달 게이트에 병렬 연결되어 상기 PMOS 트랜지스터의 입력 신호를 반전하여 상기 NMOS 트랜지스터에 인가하는 인버터로 각각 구성되는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 하방 버퍼체인과 상방 버퍼체인은
    낸드 게이트와 상기 낸드 게이트의 출력 신호를 반전하는 인버터로 구성되어 논리곱을 수행하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  6. 제 2 항에 있어서, 상기 상부 퓨즈절단 검출회로는
    상기 상부 퓨즈의 출력신호가 인가되는 게이트 단자와 전원전압이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호를 발생시키는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 게이트 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지고 리셋 신호의 제어하에 스위칭 동작을 하는 제 1 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있고 상기 상부 퓨즈의 출력신호가 "로우" 레벨일 때 상기 PMOS 트랜지스터의 게이트 단자의 전압을 "로우" 레벨로 유지시키는 래치회로를 구비하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 래치회로는
    상기 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있는 제 2 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 게이트 단자의 전압 레벨을 반전시켜 상기 제 2 트랜지스터의 게이트 단자에 출력하는 인버터로 구성된 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  8. 제 2 항에 있어서, 상기 하부 퓨즈절단 검출회로는
    상기 하부 퓨즈의 출력신호가 인가되는 게이트 단자와 전원전압이 인가되는 소스 단자를 가지고 드레인 단자에서 출력신호를 발생시키는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 게이트 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지고 리셋 신호의 제어하에 스위칭 동작을 하는 제 1 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있고 상기 상부 퓨즈의 출력신호가 "로우" 레벨일 때 상기 PMOS 트랜지스터의 게이트 단자의 전압을 "로우" 레벨로 유지시키는 래치회로를 구비하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 래치회로는
    상기 PMOS 트랜지스터의 게이트 단자와 접지 사이에 연결되어 있는 제 2 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 게이트 단자의 전압 레벨을 반전시켜 상기 제 1 NMOS 트랜지스터의 게이트 단자에 출력하는 인버터로 구성된 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  10. 제 2 항에 있어서, 상기 제 1 스패어 셀 제어회로는
    상기 제 1 스패어 셀 제어회로와 인접배치된 시프트 리던던시 회로의 제 2 출력 신호를 수신하여 반전하는 인버터;
    제 1 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고 상기 제 1 PMOS 트랜지스터에 인가되는 상기 인버터의 출력 신호의 제어하에 상기 제 1 스패어 셀 제어회로와 인접배치된 시프트 리던던시 회로에 대응되는 메모리 로우를 수신하여 출력 노드로 전달하는 전달 게이트; 및
    상기 출력노드와 전원전압 사이에 연결되어 있고 상기 NMOS 트랜지스터의 게이트 단자에 연결된 게이트 단자를 가지는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  11. 제 2 항에 있어서, 상기 제 2 스패어 셀 제어회로는
    상기 제 2 스패어 셀 제어회로와 인접배치된 시프트 리던던시 회로의 제 1 출력 신호를 반전하는 인버터;
    제 1 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되고 상기 제 1 PMOS 트랜지스터에 인가되는 상기 인버터의 출력 신호의 제어하에 상기 제 2 스패어 셀 제어회로와 인접배치된 시프트 리던던시 회로에 대응되는 메모리 로우를 수신하여 출력 노드로 전달하는 전달 게이트; 및
    상기 출력노드와 전원전압 사이에 연결되어 있고 상기 NMOS 트랜지스터의 게이트 단자에 연결된 게이트 단자를 가지는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  12. 하부 및 상부 버퍼 체인을 구비하고, 상기 하부 버퍼 체인을 통해 상기 메모리 로우를 아래 방향으로 시프트하고, 상기 상부 버퍼 체인을 통해 상기 메모리 로우를 윗 방향으로 시프트하는 복수개의 시프트 리던던시 회로들;
    상기 시프트 리던던시 회로들 각각에 두개씩 연결되어, 상기 하부 및 상부 버퍼 체인을 제어하여 상기 메모리 로우의 시프트 방향을 결정하는 복수개의 상부 및 하부 퓨즈들;
    상기 인접배치된 상기 시프트 리던던시 회로의 출력 신호에 따라 스패어 메모리 로우들을 제어하는 두개의 스패어 셀 제어회로; 및
    상기 상부 및 하부 퓨즈들 각각에 연결되어, 상기 상부 및 하부 퓨즈의 절단 상태에 따라 상기 상부 및 하부 퓨즈와 연결된 시프트 리던던시 회로의 출력을 활성화 또는 비활성화하는 복수개의 상부 및 하부 퓨즈 절단 검출회로를 구비하고,
    상기 제 1 스패어 셀 제어회로는 상기 시프트 리던던시 회로들의 맨 아래 부분에 위치시키고, 상기 제 2 스패어 셀 제어회로는 상기 시프트 리던던시 회로들의 맨 위 부분에 위치시키며, 하나의 결함 메모리 로우가 존재하는 경우, 상기 결함 메모리 로우에 대응되는 상부 퓨즈 또는 하부 퓨즈를 절단하여 아랫방향 또는 위방향으로 메모리 로우의 시프트를 행하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 반도체 메모리 장치는
    두개의 결함 메모리 로우가 존재하는 경우, 상기 제 1 결함 메모리 로우에 대응되는 퓨즈들중 상부 퓨즈를 절단하여 상기 제 1 결함 메모리 로우를 상기 제 1 스페어 메모리 로우로 대체하고, 상기 제 2 결함 메모리 로우에 대응되는 퓨즈들중 하부 퓨즈를 절단하여 상기 제 2 결함 메모리 로우를 상기 제 2 스페어 메모리 로우로 대체하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  14. 하부 및 상부 버퍼 체인을 구비하고, 상기 하부 버퍼 체인을 통해 상기 메모리 로우를 아래 방향으로 시프트하고, 상기 상부 버퍼 체인을 통해 상기 메모리 로우를 윗 방향으로 시프트하는 복수개의 시프트 리던던시 회로들;
    상기 시프트 리던던시 회로들 각각에 두개씩 연결되어, 상기 하부 및 상부 버퍼 체인을 제어하여 상기 메모리 로우의 시프트 방향을 결정하는 복수개의 상부 및 하부 퓨즈들;
    상기 인접배치된 상기 시프트 리던던시 회로의 출력 신호에 따라 스패어 메모리 로우들을 제어하는 적어도 두개 이상의 스패어 셀 제어회로; 및
    상기 상부 및 하부 퓨즈들 각각에 연결되어, 상기 상부 및 하부 퓨즈의 절단 상태에 따라 상기 상부 및 하부 퓨즈와 연결된 시프트 리던던시 회로의 출력을 활성화 또는 비활성화하는 복수개의 상부 및 하부 퓨즈 절단 검출회로를 구비하고,
    상기 스패어 메모리 로우가 2 개인 경우에는 한 개는 상기 시프트 리던던시 회로들의 맨 아래 부분에 위치시키고 다른 한 개는 상기 시프트 리던던시 회로들의 맨 위 부분에 위치시키며, 상기 스패어 메모리 로우가 3 개인 경우에는 한 개는 상기 시프트 리던던시 회로들의 맨 아래 부분에 위치시키고 다른 한 개는 상기 시프트 리던던시 회로들의 맨 위 부분에 위치시키고 또 다른 한 개는 상기 시프트 리던던시 회로들의 한 가운데 위치시키며, 상기 스패어 메모리 로우가 4 개인 경우에는 한 개는 상기 시프트 리던던시 회로들의 맨 아래 부분에 위치시키고 다른 한 개는 상기 시프트 리던던시 회로들의 맨 위 부분에 위치시키고 다른 2 개의 스패어 메모리 로우는 상기 시프트 리던던시 회로들의 한 가운데 인접하여 위치시키는 것을 특징으로 하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
  15. 하부 및 상부 버퍼 체인을 구비하고, 상기 하부 버퍼 체인을 통해 상기 메모리 로우를 아래 방향으로 시프트하고, 상기 상부 버퍼 체인을 통해 상기 메모리 로우를 윗 방향으로 시프트하는 복수개의 시프트 리던던시 회로들;
    상기 시프트 리던던시 회로들 각각에 두개씩 연결되어, 상기 하부 및 상부 버퍼 체인을 제어하여 상기 메모리 로우의 시프트 방향을 결정하는 복수개의 상부 및 하부 퓨즈들;
    상기 인접배치된 상기 시프트 리던던시 회로의 출력 신호에 따라 N개의 스패어 메모리 로우들을 제어하는 N개의 스패어 셀 제어회로; 및
    상기 상부 및 하부 퓨즈들 각각에 연결되어, 상기 상부 및 하부 퓨즈의 절단 상태에 따라 상기 상부 및 하부 퓨즈와 연결된 시프트 리던던시 회로의 출력을 활성화 또는 비활성화하는 복수개의 상부 및 하부 퓨즈 절단 검출회로를 구비하고,
    상기 N개의 스패어 메모리 로우들 중 제 1 스패어 메모리 로우는 상기 시프트 리던던시 회로의 맨 아래 부분에 위치시키고, 제 2 스패어 메모리 로우는 상기 시프트 리던던시 회로의 맨 위 부분에 위치시키고, 나머지 스패어 메모리 로우는 상기 시프트 리던던시 회로의 가운데 부분에 위치시키고, 상기 두개의 스패어 메모리 로우 사이에 하나의 결함 메모리 로우가 존재하면 상기 결함 메모리 로우에 대응되는 상부 퓨즈 또는 하부 퓨즈를 절단하여 아랫방향 또는 위방향으로 메모리 로우의 시프트하고, 두개의 결함 메모리 로우가 존재하면 상기 제 1 스페어 메모리 로우에 가까운 상기 결함 메모리 로우는 상기 결함 메모리 로우에 대응되는 퓨즈들중 상부 퓨즈를 절단하여 메모리 로우를 시프트하고, 상기 제 2 스페어 메모리 로우에 인접한 상기 결함 메모리 로우는 상기 결함 메모리 로우에 대응되는 퓨즈들중 하부 퓨즈를 절단하여 메모리 로우를 시프트하는 시프트 리던던시 회로들을 가지는 반도체 메모리 장치.
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