TWI224795B - Semiconductor memory device with shift redundancy circuits - Google Patents

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TWI224795B
TWI224795B TW092121602A TW92121602A TWI224795B TW I224795 B TWI224795 B TW I224795B TW 092121602 A TW092121602 A TW 092121602A TW 92121602 A TW92121602 A TW 92121602A TW I224795 B TWI224795 B TW I224795B
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Eun-Kyoung Lim
Jeung-Joo Lim
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此案ί Ϊ :韓專利申請案號2〇。2-4691 9之優先權， 容在此一併做為參考。 丁门㈡此案内 發明所屬之技術領域 且特別是有關 電路之半導體 本發明是有關於一種半導體記憶元件 於一種具有轉移（shi f t)備用（redundancy) 記憶元件。 先前技術 半導體圮憶TL件可能會具有會阻礙記憶元件操 陷記憶晶胞（cel 1 )列，故而缺陷記憶晶胞列是不想要、 在圮憶晶胞陣列具有一缺陷記憶晶胞列之情況下，字元 控制信號向上或向下依序轉移而控制下一字元線，柝 制相關字元線。在傳統半導體記憶元件中，字元線選: :轉移：-個方向，向上或向下。因A，在半導體記憶； 件之圮憶晶胞陣列具有2個以上缺陷記憶晶胞列之例中， 此種半導體記憶元件是無法修復的。亦即，傳統半導體記 憶疋件設計成只能修復一個缺陷記憶晶胞列。 第1圖顯示傳統半導體記憶元件之方塊圖。參考第1 圖’傳統半導體記憶元件包括一列解碼器丨〇，一保險絲 (fuse)電路方塊2〇，一轉移備用電路方塊3〇，一保險絲斷 路偵測電路方塊4 〇與一記憶晶胞陣列5 〇。 、，该保險絲電路方塊20包括串聯之保險絲fl〜f η。第1圖 f半導體記憶元件具有一個備用記憶晶胞列。連接至記憶 晶胞之字元線R1〜Rn係透過相關傳輸閘Tla〜Tna，Tlb〜Tnb
1224795 五、發明說明（2) 而轉移。連接至字元線R卜Rn之NMOS電晶體Ql，Qh~gna， Q2b〜Qnb係用以失能包括至少一缺陷記憶晶胞之相關字元 線R1〜Rn。該列解碼器1 〇之輸出係當成靠近該相關記憶晶 胞列下方之下一記憶晶胞列之輸入，以及當成該相關~記0憶 晶胞列之輸入。
各保險絲f 1〜fn之一端連接至電源電壓VCC 連接至接地電壓Vss。因為保險絲fi〜fn係連接於電 Vcc與接地電壓Vss之"該記憶晶胞陣列5。未二2 憶晶胞列之情況下，電源電壓可供電至該 =門，’傳娜a(1是整數)係導通，而 係關閉，使得字元線R1〜Rn連接至該記憶晶胞陣列5〇之相 關記憶晶胞列。亦即，未轉移字元線^〜Rn。甚至， 個傳輸閘Tnb係關閉，而連接至一備用字元線+ NMOS電j體QnH係導通，以失能備用字元線“Η。 之情ί ΐ方：關ί 1記憶晶胞陣列5°具有缺陷記憶晶胞列 兮轉移：用：It 記憶晶胞列之保險絲係被斷路，而 内之轉移備用電路係分成兩組，- 接地電壓vss。 備用電路，使得字元ΛΛ 電路係正常的轉移 mvci +外吏線被未轉移。然而，對於接收接地雷 記憶晶胞列之相關傳輪、h 5己憶晶胞列，該缺陷 關傳輸閉係被麵S電晶體Qia_ib失能， 1224795 五、發明說明（3) ==線：下轉移一列。因此，要使用到位於該記憶 曰曰胞陣列50之最底部之一備用記憶晶胞列。 塞髀然：：上述之傳統半導體記憶元件之缺點在於，當半 -^憶π件具2個以上的備用記憶晶胞列時很 統半導體記憶元件之字元線只能向上或 :::二半導體記憶元件具2個備用記憶晶胞列， :::二:胞陣列方塊内出現兩個缺陷列時，無法修復 件之=二 胞列。甚至’第1圖之傳統半導體記憶元 件之缺^在於，保險絲電阻值會造成漏電流，甚至如果串 聯了很長的保險絲且各保險絲之電阻值很高時，半導體記 憶凡件會因為電壓降而造成誤動作。 發明内容 本發明 憶晶胞陣列 實施例提供 定 些備 向於一種半 具至少兩緩 路；至少兩 以^貞測該些 電路，控制 記憶晶胞陣 说係向上或 取代至少兩 實施例提供一種半導體記憶元件，能修復一 f ι 方塊内之2個以上的缺陷記憶晶胞列。本發明 一種當存在有1個以上的備用記憶晶胞列時之 用記憶晶胞列之方法。本發明之一實施例係才丨 導體記憶元件，包括··至少兩轉移備用電路： 衝鏈；至少兩保險絲，連接至各轉移備用電 保險絲斷路偵測電路，連接至各轉移備用電足 保險絲之斷路狀態；以及至少兩備用晶胞控, 至少兩備用記憶晶胞列；其中，控制連接至一 列内之記憶晶胞之相關字元線之字元線控制4 向下轉移，以利用該至少兩備用記憶晶胞列j 缺陷記憶晶胞列。
山 4795 五、發明說明（4) 本發明之另-實施例提供一種具第一〜第n轉移備用電 綠2半ί體記憶元件’包括：一列解碼器，產生複數字元 ，工制信& ;複數轉移備用電路’才妾收該些字元線控制信 至少三字兀線控制信號，並傳輸所接收之三 =號中之至少一字元線控制信,虎；複數上方保險綠2 路=保險絲’各連接於-電源電壓與一相關轉移備用電 複數上方與下方保險絲斷路債 4唬重設，各接收一相關上方保 田重。又 之—輸出，並致能或失能一相關:s m下方保險絲 第—備用晶胞控制電路，接收—備用電路之輪出；一 $ -轉移備用電路之一第三輸出二；字：J，制信號與該 曰_曰胞控制信號；-第二備用晶胞；^並產生一第-備用 =控制信號與該第η轉移備用電控制電一路’接收一釉字 接$生—第二備用晶胞控制信號.、之第一輸出“號， 接至—相關轉移備用電路之一 i从及複數反相器，各連 一備用晶胞控制電路之—二出端並連接至該第一與第 位並二出相關最終字元線‘制二以反相該些輸出端之電 電路之=5施例中，該半導體‘ Ϊ^ 第η〜1轉移備 ％、兀件中之該些轉移備用 :=該轉移備用 g :—第一傳輸開關，回 控制信號並傳輸 接收一鈾轉 傳輸所接Γ:號控制時，接收ιΊί備用電路之 —予兀線控制信號至該第一節點；一
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向下緩衝鏈，接收該第n轉移備用電路之一 及該上方保險絲之一輸出信號，對所二二:出二號 法，以及輸出該邏輯乘法結果為該第卜丨轉^進仃邏輯乘 -第三輸出信e ; -向上緩衝鏈，接收該第心】：之 電路之一第二輸出信號及該下方保險絲之—用 所接收信號進行邏輯乘法，以及輸出該邏輯乘法么對 第n-l轉移備用電路之一第二輸出信號 」厂果為该 路，接收該第n-i轉移備用電路之該第三輸出信 n-Ι轉移備用電路之該第二輸出信號，對所 ^於 邏輯NAND，以及輸出該邏輯^仙結果至— 彳。就進仃 控制即』，以及泫第一傳輸開關，被該Nand電路 出控制時’接收In-!字元線控制信號並傳輸所接收之輸 該第η -1字元線控制信號至該第一節點。 在-實施例中，該半導體記憶元件中之該些保險 路偵測電路之一第η-1上方保險絲斷路偵测電路包括·’'一 第八PMOS電晶體，具有接收一第η]上方保險絲之一輸出 信號之一閘極，接收一電源電壓之一源極，以及產生該 測電路之一輸出信號之一汲極；一第六㈣⑽電晶體，=有 連接至該第八PMOS電晶體之一閘極之一汲極，以及連接至 一接地電壓之一源極，其中該第六NM〇s電晶體回應於一重 没化號而進行開關操作；以及一栓鎖電路，連接於該第八 PMOS電晶體之該閘極與該接地電壓之間，冬嗲第上方 保險絲之該輸出信號具邏輯，，低”電位時，該第八pM〇s 電晶體之該閘極之電位於邏輯，，低”電位。 1224795
在一實施例中，該半導 斷路偵測電路之一第n —][下： 一第九PMOS電晶體，具有接 出信號之一閘極，接收一電 偵測電路之一輸出信號之一 有連接至該第九PMOS電晶體 至一接地電麼之一源極，其 重設信號而進行開關操作； 九PMOS電晶體之該閘極與該 方保險絲之該輸出信號具邏 PMOS電晶體之該閘極之電位 在一實施例中，該半導 胞控制電路包括：一第一傳 與一第一NM0S電晶體，當被 輸出信號控制時，接收該第 出信號係輸入至該第一PMOS 字元線控制信號傳輸至該第 節點；一第一反相器，反相 一電位，並將反相後電位輸 極；以及一第三PMOS電晶體 電路之該輸出節點與一電源 一NM0S電晶體之該閘極之一 在一實施例中，該半導 胞控制電路包括：一第二傳 ，體記憶元件中之該下方保險絲 t保險絲斷路偵測電路包括： 收一第n-1下方保險絲之一輸 源電壓之一源極，以及產生該 汲極；一第八NM〇s電晶體，具 之一閘極之一汲極，以及連接 中该第八NM0S電晶體回應於一 以及一栓鎖電路，連接於該第 接地電壓之間，當該第η —丨下 輯π低”電位時，保持該第九 於邏輯π低”電位。 體記憶元件中之該第一備用晶 輸閘，包括一第一PMOS電晶體 該第一轉移備用電路之該第三 一字元線控制信號，該第三輪 電晶體之一閘極，並將該第一 一備用晶胞控制電路之一輸出 該第一PMOS電晶體之該閘極之 入至該第一NM0S電晶體之一閘 ’連接於該第一備用晶胞控制 電壓之間，並具有連接至該第 閘極。 體記憶元件中之該第二備用晶 閘，包括一第二PMOS電晶體
I S ί 1 S m 1224795
五、發明說明（7) 與一第二NMOS電晶體，當被該第η轉移備.用電路之該第二 輸出信號控制時，接收該第η字元線控制信號，其中該第 二輸出信號係輸入至該第二PMOS電晶體之一閘極，並將所 接收之該第η字元線控制信號傳輸至該第二備用晶胞控制 電路之一輸出節點；一第二反相器，反相該第二PM〇s雷曰 體之該閘極之一電位，並將反相後電位輸入至該第二NM〇s 電晶體之一閘極；以及一第四PMOS電晶體，連接於該第二 備用晶胞控制電路之該輸出節點與一電源電壓之間，並具 有連接至該第二NM0S電晶體之該閘極之一閘極。 本發明之另一實施例提供一種具有兩備用記憶晶胞列 與至少一缺陷記憶晶胞列之半導體記憶元件，其中當該半 導體記憶元件具有一缺陷記憶晶胞列時，該兩備用記憶晶 胞列之一第一備用記憶晶胞列係位於一記憶晶胞陣列之最 底部’而一第二備用記憶晶胞列係位於該記憶晶胞陣列之 最頂端’以及其中藉由切斷相關於該缺陷記憶晶胞列之一 上方保險絲或一下方保險絲，字元線控制信號係向上或向 下轉移以控制相關先前或後續字元線。 在一實施例中，當該半導體記憶元件具有包括一第一 缺陷記憶晶胞列與一第二缺陷記憶晶胞列之兩缺陷記憶晶 胞列時，藉由切斷相關於該第一缺陷記憶晶胞列之該上方 保險絲，位於該記憶晶胞陣列之較低階部份之該第一缺陷 記憶晶胞列係被該第一備用記憶晶胞列取代，藉由切斷相 關於該第二缺陷記憶晶胞列之該下方保險絲，位於該記憶 晶胞陣列之較高階部份之該第二缺陷記憶晶胞列係被該第
第13頁 1224795 五、發明說明（8) 二備用記憶晶胞列取代。 本發明之另一實施例提供一種半導體記憶元件，包 括：一記憶晶胞陣列，具至少兩備用記憶晶胞列；其中當 該半導體記憶元件具有兩備用記憶晶胞列時，該兩備用記 憶晶胞列之一備用記憶晶胞列係位於該記憶晶胞陣列之最 底部，而該兩備用記憶晶胞列之另一備用記憶晶胞列係位 於該記憶晶胞陣列之最頂端；當該半導體記憶元件具有三 備用記憶晶胞列時，該三備用記憶晶胞列之一備用記憶晶 胞列係位於該記憶晶胞陣列之最底部，該三備用記憶晶胞 列之另一備用記憶晶胞列係位於該記憶晶胞陣列之最頂 端，而該三備用記憶晶胞列之一第三備用記憶晶胞列係位 於該記憶晶胞陣列之中間部份；以及當該半導體記憶元件 具有四備用記憶晶胞列時，該四備用記憶晶胞列之一備用 記憶晶胞列係位於該記憶晶胞陣列之最底部，該四備用記 憶晶胞列之另一備用記憶晶胞列係位於該記憶晶胞陣列之 最頂端，而該四備用記憶晶胞列之另兩備用記憶晶胞列係 彼此相鄰且位於該記憶晶胞陣列之中間部份。 本發明之另一實施例提供一種半導體記憶元件，包 括：一記憶晶胞陣列，具n(n是大於1的整數）備用記憶晶 胞列；其中該N備用記憶晶胞列之一第一備用記憶晶胞列 係位於該半導體記憶元件之該記憶晶胞陣列之最底部，該 N備用記憶晶胞列之一第二備用記憶晶胞列係位於該記憶 晶胞陣列之最頂端，以及該N備用記憶晶胞列之任意其他 備用記憶晶胞列係位於該記憶晶胞陣列之中間部份；其中
第14頁 1224795 五、發明說明（9) 如果該記憶晶胞陣列中之N缺陷記憶晶胞列將該記憶晶胞 陣列分成N + 1記憶晶胞陣列方塊’只要在同一記憶晶胞陣 列方塊内不存在多於N_ 1缺陷記憶晶胞列，則可修復所有N 缺陷記憶晶胞列。 本發明之另一實施例提供一種修復一記憶晶胞陣列内 之記憶晶胞列之方法，包括：提供N備用記憶晶胞列於該 記憶晶胞陣列内，排列成該N備用記憶晶胞列之一第一備 用記憶晶胞列係位於該半導體記憶元件内之該記憶晶胞陣 列之最底部，該N備用記憶晶胞列之一第二備用記憶晶胞 列係位於該記憶晶胞陣列之最頂端，以及該N備用記憶晶 胞列之任意其他備用記憶晶胞列係位於該記憶晶胞陣列之 中間部份；其中該記憶晶胞陣列中之該N缺陷記憶晶胞列 將該記憶晶胞陣列分成NH記憶晶胞陣列方塊；以及只要 在同一記憶晶胞陣列方塊内不存在多於N -1缺陷記憶晶胞 列’修復所有N缺陷記憶晶胞列。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 實施方式： 第2圖顯示根據本發明實施例之半導體記憶元件之方 塊圖°參考第2圖’根據本發明實施例之半導體記憶元件 ^括：一列解碼器1〇，上方保險絲FAU1〜FAUn，下方保險 絲FAD1〜FADn ’轉移備用電路sn〜SFn，上方保險絲斷路偵 測電路FCU1〜FCUn ’下方保險絲斷路偵測電，
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備用日日胞控制電路SPC1，SPC2，以及反相器INV3〜INV8。 各保險絲FAIH〜FAUn，FAIH〜FADn之一端連接至電源電 α ’而另一端連接至相關轉移備用電路sn〜SFn以及連 接至f目關保險絲斷路偵測電路FCIU〜FCUn。 第11 /轉移備用電路SFn-Ι接收第n-2字元線控制信號 々第η 1子元線控制信號WAn-1，第η字元線控制信號 η ’第η-1上方保險絲之輸出信號，第n-i ^方保^險^絲FADn-1之輸出信號FSDn —丨，第n轉移備用電路 之第二三輸出信號DSOn，第n-2轉移備用電路SFn —2之第 ==出k ^USOn-2。甚至，第卜丨轉移備用電路SFn —丨輸出 、一輸出信號WBn-l，第二輸出信號us〇n—J與第三輸出 化號 DSOn -1 〇 上方保險絲斷路偵測電路FCh — i接收該上方保險絲 二/之輸出信號FSUn-Ι與一重設信號RESET，輸出一輸 #號1^1111—1並將該輸出信號DSUn-l傳輸至一節點Nn-i。 1方保險絲斷路偵測電路代“—丨接收該下方保險絲 ^。之輸出信號FSDn-1與一重設信號RESET，輸出一輸 。號DjDn-1並將該輸出信號⑽^ —丨傳輸至該節點Μ」。 j即點Nn-1之電位係被該反相器INV5反相，且反相後 ’、立:成第n-l最終字元線控制信號界^一工。 ㈣^第^備用晶胞控制電路SPCU妾收第—字元線控制信 ^ 第一轉移備用電路SF1之一第三輸出信號DS01， 出續SB1之電位係被該反相器INV8反相，且反相後電
第16頁 1224795 五、發明說明（π) 位當成第一備用晶胞控制信號界3(：1。該第一備 電路SPC1包括一第一傳輸閘，該第一傳輸閉包括一 ^，制 PMOS電晶體PM1與一第一NMOS電晶體NM1。當被該第一 備用電路SF1之該第三輸出信號DS〇i控制時，該第一 ^多 閘接收一第一字元線控制信號WA1，該第三輸出信號D f 係輸入至該第一PMOS電晶體PM1之一閘極，該第一字一 控制信號WA1被傳輸至該第一備用晶胞控制電路spn =， 輸出節點。該第一備用晶胞控制電路spci更包括一第— 相器INV1，將該第一pm〇s電晶體PM1之閘極輸入信號反反 相，並將反相後電位輸入至該第一NM〇s電晶體NM1之閘 極。該第一備用晶胞控制電路SPC1更包括一第三 體PM3，連接於該第一備用晶胞控制電路spci之該輸出^曰曰 點與一電源電壓線之間。該第三PM〇s電晶體PM3之閘極^ 接至該第一NM0S電晶體NM1之閘極。 該第二備用晶胞控制電路spC2接收第η字元線控制俨 號WAn與該第η轉移備用電路SFn之一第二輸出信號us〇n 並產生一輸出信號WSB2。該第二備用晶胞控制信號spci之 輸出信號WSB2係被該反相器iNV3反相，且該第二備用晶胞 ^制信號SPC1之反相後輸出信號當成一第二備用晶胞控^ k號WSC2。該第二備用晶胞控制電路spc2包括一第二傳輪 閘其包括一第一 PM0S電晶體PM2與一第二NM0S電晶體 ，2。泫第二傳輸閘回應於該第n轉移備用電路之該第 一輸出信號USOn而接收該第n字元線控制信號WAn，該第二 輸出信號USOn輸入至該第二PM0S電晶體PM2之閘極，該第
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胞= =2n控制信號WAn傳輸至該第二備用晶 胞控j=SPC2之一輸出節點。該第二備用晶胞控制電路 極;入/Λ相画2 ’反相該第二隱電晶體 曰體NM; i pL ° 5虎並將反相後電位輸入至該第二NM0S電 日日體NM2之閘極。該第二備用晶胞控制電路spf2 - ~ 二
Hi 12 Ϊ第一與第二備用晶胞控制電路SPC1，SPC2間之 〜SFn分別接收—電源電壓veG與—接地 第3圖顯示第2圖中之轉移備用電路之電路圖， 示出第n-1轉移備用電路SFn —1之詳細電路。 、I、、貝 參考第3圖，該第n-i轉移備用電路SFn—j包括：_ 一傳輸開關τι，被該第n轉移備用電路SFn之該第三輪 號DSOn控制時，接收該第n字元線控制信號WAn並將之二 至該節點Nn-1 ; —第三傳輸開關以，被該第卜2轉移備輪 電路SFn之一第二輸出信號us〇n-2控制時，接收該第n〜2〜 元線控制#號W An - 2並將之傳輸至該節點nn — 1 ;以及一予 下缓衝鏈DBC，接收該第n轉移備用電路SFn之該第三輪^ 信號DSOn以及該上方保險絲以“-丨之該輸出信號FSUn^， 對接收信號進行邏輯乘法並將乘法結果當成該第η —丨轉’ 備用電路SFn-1之一第三輸出信號DS〇n —丨。該第^一丨轉移 用電路SFn-Ι更包括一向上緩衝鏈UBC，接收該第^2轉移
第18頁 1224795 五、發明說明（13) -- 備用電路SFn之該第二輸出信號us〇n_2以及該下方保險絲 FADn-1之該輸出信號FSDn〜l，對接收信號進行邏輯乘法並 將乘法結果當成該第n-l轉移備用電路之一第二輸出 信號USOn-Ι。該第n-1轉移備用電路SFn_i更包括_NAND電 路NAND3，接收該第n-l轉移備用電路之該第三輸出 信號DSOn-l與該第n-1轉移備用電路SFn一 1之該第二輸出信 號USOn-1，對輸入信號進rNand運算，產生“仙運算結果 為一輸出信號並將該輸出信號傳輸至一節點NN2。該第n-1 轉移備用電路SFn-1更包括一第二傳輸開關T2，回應於該 N A N D電路N A N D 3之該輸出信號而接收該第n — 1字元線控制信 號WAn-Ι，並將所接收之該第n—!字元線控制信號WAn —1傳 輸至該節點Ν η -1。 第一傳輸開關Τ1包括：一傳輸閘TG3，包括一PM0S電 晶體ΡΜ5與一NM0S電晶體ΝΜ3 ;以及一反相器INV9，連接於 該PM0S電晶體ΡΜ5之閘極與該NM0S電晶體ΝΜ4之閘極間，反 相該第η轉移備用電路SFn之該第三輸出信號DSOn，以及將 反相後第三輸出信號傳輸至該NM0S電晶體NM3之閘極。該 第二與第三傳輸開關T2，T3之架構相同於該第一傳輸開關 T1。 該向下緩衝鏈DBC包括··一 NAND電路NAND1，接收該第 η轉移備用電路SFn之該第三輸出信號DSOn與該第η-1上方 保險絲FAUn-1之該輸出信號FSUn-1並對所接收信號進行 NAND運算；以及一反相器INV12，將該NAND電路NAND1之輸 出反相。
第19頁 1224795 五、發明說明（14) 該向上緩衝鏈UBC包括··一NAND電路NAND2，接收該第 η-2轉移備用電路SFn之該第二輸出信號us〇n-2與該第n-l 下方保險絲FADn-1之該輸出信號FSDn-1並對所接收信號進 行NAND運算；以及一反相器INV13，將該NAND電路NAND2之 輸出反相。 第4 A與4 B圖分別顯示一上方保險絲斷路偵測電路 FCUn-1與一下方保險絲斷路偵測電路代如―丨之電路圖。該 上方保險絲斷路偵測電路FCUn-1包括一PMOS電晶體PM8， 一NMOS電晶體NM6，一反相器INV14與一NMOS電晶體NM7。 该PMOS電晶體PM8具有：一閘極，接收該上方保險絲 F A U η - 1之该輸出^號f S U η -1 ; —源極，接收一電源電壓 Vcc ;以及一汲極，產生一輸出信號Dsun — j。該NM〇s電晶 體NM6具有：一汲極，連接至該pm〇s電晶體PM8之閘極；一 源極，接收一接地電壓V s s ;以及一閘極，接收一重設信 號RESET。該反相器INV14將該上方保險絲FAUn-1之該輸出 信號FSUn-1反相，並輸出該上方保險絲FAUn — i之該輸出信 號FSUn-1之反相後信號。該NMOS電晶體NM7具有··一汲 極’連接至該PM0S電晶體PM8之閘極；一源極，接收一接 地電壓Vss ;以及一閘極，接收該反相器INV14之該輸出。 該NMOS電晶體NM7與該反相器INV14形成一栓鎖電路 LATCH 。 該下方保險絲斷路偵測電路FCDn-Ι包括一PM0S電晶體 PM9，一NMOS電晶體NM8，一反相器INV1 5與一NMOS電晶體 NM9。該PM0S電晶體PM9具有：一閘極，接收一下方保險絲
第20頁 1224795 五、發明說明（15)
FADn-1之一輸出信號FSDn-1 ; 一源極，接收一電源電壓 Vcc ;以及一汲極，產生一輪出信號。該NM〇s電晶 體NM8具有··一汲極，連接至該pM〇s電晶體pM9之閘極；〆 源極’接收一接地電壓Vss ;以及一閘極，接收一重設信 號RESET。該反相器INV15將該下方保險絲FADn —丨之該輸出 信號FSDn-1反相，並輸出該下方保險絲之該輸出信 號FSDn-Ι之反相後信號。該NM〇s電晶體關9具有：一汲 極’連接至該PMOS電晶體PM8之閘極；一源極，接收一接 地電壓Vss ;以及一閘極，接收該反相器INV15之該輸出。 該NMOS電晶體NM9與該反相器INV15形成一栓鎖電路 LATCH 。 將參考第2〜4圖來描述本發明之半導體記憶元件之操 作。為方便解釋’將描述接收一第n -1字元線控制信號 WAn-1之一第n-1轉移備用電路SFn-l。
一列解碼器1 0解碼η位元的列位址，並輸出字元線控 制信號WA卜WAn。最終字元線控制信號wn〜WCn以及兩備用 晶胞控制#號W C S1，W C S 2控制了一記憶晶胞陣列（未示出） 中之8個5己憶晶胞。在該半導體記憶元件開始操作前，一 重設信號RESET透過上方與下方保險絲斷路偵測電路 F C U1〜F C U η ’ F C D1〜F C D η而重設最終字元線控制信號 〜WCn。 … 如果最終字元線控制信號WC卜WCn所控制之該記憶晶 胞陣列内沒有任何缺陷記憶晶胞故而不需要記憶晶胞修復 工作’則不切斷上方保險絲FAUn-Ι與下方保險絲FADn-1，
第21頁 1224795 五、發明說明（16) - 使得其輸出信號FSUn-l與FSDn-1具邏輯".高”電位。因此， 第二傳輸開關T2導通，而第一與第三傳輸開關T1 ，T3關 閉。在此狀態下’該半導體記憶元件之操作相同於不具備 轉移備用電路之正常半導體記憶元件。亦即，字元線&制 信號WA卜Wan分別變成最終字元線控制信號耽卜^〇。 然而，如果最終字元線控制信號WC卜WCn所控制之該 記憶晶胞陣列内有一缺陷記憶晶胞，藉由切斷上方保險絲 F A U η - 1或下方保險絲F a D η -1來修復該缺陷記憶晶胞。 ,、 假設只切斷上方保險絲F A U η -1 ;第η - 2轉移備用電路 SFn-2之一第二輸出信號us〇n-2，第η轉移備用電路sFn之 一第三輸出信號DSOn與一第n-l下方保險絲— i之一輸 出信號FSDn-Ι具邏輯”高，，電位。因為一第η—ι上方保險絲 FAUn-Ι之一輸出信號psUn-l具邏輯π低"電位；第n —丨轉移 備用電路SFn-1之該第三輸出信號…(^一丨，第11一1轉移備用 電路SFn-1之該第三輸出信號Ds〇n-1與一向下緩衝鏈之 士輸出變成邏輯’’低’’電位。因此，NAND電路NAND3之輸出 變成邏輯"高”電位，而第二傳輸開關T2關閉。因為該第 η-2轉移備用電路SFn —2之該第二輸出信號us〇n — 2與該第^ 轉移備用電路SFn之該第三輸出信號DS〇n具邏輯”高，，電 位’第一與第三傳輸開關τ〗，T3關閉。因為該第n_l上方 保險絲FAUn —1之該輸出信號FSUn〜l具邏輯"低”電位，參考 =4A圖可知該pM〇s電晶體pM8導通，而一上方保險絲斷路 貞=電路FCUn —1之一輸出信號DSUn-i變成邏輯"高"電位。 此七虓使侍一節點Nn—丨之邏輯態為高，使得該反相器inv5
第22頁 1224795 五、發明說明（17) ^ =出之f第n—1最終字元線控制信號WCn-Ι變成邏輯"低" 絲T? a η而第η— 1字兀線被失能。當只切斷該第n — 1上方保險 :11 1日守，该轉移備用電路SFn-1〜SF1之向下緩衝鏈DBC $有輸出具有邏輯”低”電位，而只有該第η轉移備用電 路SFn之向下緩衝鏈DBC之輸出具有邏輯，，高，，電位。甚至， =轉移備用電路SH〜SFn之向上緩衝鏈之所有輸出具 軏高π電位。 現將描述當只切斷該第η-1上方保險絲FAUn —丨時之該 弟η-2轉移備用電路SFn —2之操作。 因為該第n-l轉移備用電路卯卜丨之該第三輸出信號 > /之邏輯'，低"電位輸入至該第n-2轉移備用電路SFn_2 =该向下緩衝鏈DBC，該第n-2轉移備用電路SFn_2之第二 傳輪開關T2與第三傳輸開關T3關閉。該第n_2 ^Fn-2不同於該第轉移備用電路Μη — 〗在於，:H 轉移備用電路SFn —1之該第三輸出信號DSOn-l之邏輯”低” 第Γ2轉移備用電路SFn_2之該第-傳輸開關 暮、1 ϊ ί 移備用電路SFn-2之該第一傳輸開關T1 而第字元線控制信號WAn-1傳輸至該第n_2轉移 電路SFn_2之一輸出節點Nn_2(未示出）。因為該第卜2上 ，險絲FAUn-2與該第n-2下方保險絲FADn_2未被切斷， =^方保險絲斷路偵測電路FCUn_2與該下方保險絲斷路债 /電路FCDn-2之該PM0S電晶體PM8，PM9係關閉。因此，、 第n-1字元線控制信號ΜηΗ變成該第n_2最 μ 信號WCn-2。 子兀*線控制
第23頁 1224795 五、發明說明（18) 相同於上述方式，該第n—l最終字元線控制信號WCri-1 被失能’而該第n-2最終字元線控制信號WCn —2〜該第一最 終字=線控制信號WC1被該第n-1字元線控制信號WAn—卜該 第子元線控制信號W A1致能。對於該第一備用晶胞控制 ^路SPC1，該傳輸開關TG1被該第一轉移備用電路SF1之該 第二輸出信號DS01之邏輯π低”電位導通，而該第一字元線 控制信號WA1最後當成一第一備用晶胞控制信號wsn，以 使用連接至該第一備用晶胞控制信號wsc丨之記憶晶胞。 假設只切斷第n-i下方保險絲FADn—丨；該第n —2轉移備 用電路SFn-2之該第二輸出信號us〇n —丨，該第n轉移備用電 路SFn之該第三輸出信號DS〇n，與該第n —i下方保險絲 FADn-1之該輸出信號FSDn—丨具邏輯，，高，，電位。因為該第 η-1下方保險絲FADn-1之該輸出信號以如-丨具邏輯”低,，♦電 位；該向上緩衝鏈UBC之一輸出信號，為該第n — i轉移備用 電路SFn 1之一第二輸出信號us〇n_；[，變成邏輯，，低,，電 位。因此，NAND電路NAND3之輸出變成邏輯”低”電位，而 第二傳輸開關T2關閉。因為該第n — 2轉移備用電路㈣一 該第二輸出信號USOn-2與該第n轉移備用電路SFn之該第三 輸出信號DSOn具邏輯”高”雷仿，筮 .成， 一 、科问冤位，第一與第三傳輸開關T1， T3關f才。因為該第n-i下方保險絲之該輸出信號 FSDn-1具邏輯"低”電位，夹者笼闰-r l 簽考第4B圖可知該PM0S電晶體 PM9〃V通，而該下方保險絲斷路偵測電路之一輸 t ^邏輯"高”電位。此信號使得-節點Nn- 1之 砝輯悲為南。因此，該反相器INV5所輸出之該第Η最終
第24頁 IZZ4/V^ 五、發明說明（19) 字元線控制信號WCn-1變成馮M丨丨&丨，； ^ 被失能。當只切斷該第二；：二電…第：1字元線 備用電路SFn-l，SFn之向/泣 絲以如時，該轉移 輯11低"電π % $ Μ # η上緩衝鏈UB(：之所有輸出具有邏 UBcLW 轉移備用電路SFn-2，l之向上緩衝鏈 UBC之輸出具有邏輯”高" 工泼衝繾 用電路SF1〜^ ^ 甚至，對於所有的轉移備 位。 11 "緩衝鏈之所有輸出具有邏輯”高”電 第η轉現務將借描Λ#只切斷該第n_1上方保險絲FAUn]時之該 弟11轉移備用電路SFn之操作。 了 USOn 5為該第n_1轉移備用電路之該第二輸出信號 向上緩低"電位輸入至該第n轉移備用電路㈣之該 ”與門二=移備用電路仏之第二傳輸開關 SFn-Ι之/-輸關如同該第n_1轉移備用電路 轉蒋供田命—傳輸開關丁2與第一傳輸開關T1。然巾，該第η 於，命笛路SFn不同於該第n-1轉移備用電路sFn-l在 之邏i" :" 1 電轉位移於備用電路jFn_1之該第二輪出信號USOn_1 用itJ 輸入至該第三傳輸開關T3，該第n轉移備 號WAn-l 3亥第Γ*傳輸開MT3導通且第n-1字元線控制信 gj Λ _ ^ =至该第11轉移備用電路SFri之該輸出節點Νη。 為二匕上方保險絲，與該第η下方保險絲_ 偵例Γ糸斷路偵測電路FCUn與該"方保險絲斷‘ '電路FCDn之該剛s電晶體pM8，pM9係關閉。因此，^ 於^ 線控制信號^11—1變成該第n最終字元線控制Γ 第25頁 1224795 五、發明說明（20) 相同於上述方式，該第n — i最終字元線控制信號 被失能’而該第n-1字元線控制信號WAn—1變成該第^最終 字疋線控制信號WCn。甚至，該第η-2字元線控制信號 WAn-2〜该第一字凡線控制信號WA1分別變成該第η-2最終字 元線控制化號WCn-2〜該第一最終字元線控制信號WC1。對 於该第二備用晶胞控制電路spC2，其傳輸開關TG2被該第η ，移備用電路SFn之該第二輸出信號us〇n之邏輯„低„電位 V 而该第n字元線控制信號WAn當成該第二備用晶胞控 制k唬1302 ’以使用連接至該備用晶胞控制信號WSC2之該 備用記憶晶胞列。 虽第11 — 1上方與下方FAUn-1，FADn-l皆被切斷時，因 ，邊字=線控制信號之向下轉移操作可由該向下緩衝鏈執 行=該字元線控制信號之向上轉移操作可由該向上緩衝鏈 執行，即使當該半導體記憶元件在同一記憶晶胞陣列方塊 中具有2個缺陷記憶晶胞列，仍可修復該半導體記憶元 件。 第5A〜5C圖顯示根據本發明實施例之半導體記憶元件 之佈局圖，其中該半導體記憶元件具兩個備用記憶晶胞 參考第5 A圖，一記憶晶胞陣列具有一缺陷記憶晶胞 列。此時]如上述般，藉由切斷該上方保險絲或該下方保 險、、糸’子元線控制信號轉移於向上或向下。 々a參考第5B圖，一記憶晶胞陣列具有2個彼此分開的缺 陷記憶晶胞列。如所示般，該記憶晶胞陣列分成三個記憶
第26頁 1224795 五、發明說明（21) 晶胞陣列方塊MC3，MC4，MC5。 在一記憶晶胞陣列方塊MC3中，字元線控制信號被向 下轉移，而該缺陷記憶晶胞列D M C 2之相關上方保險絲則被 切斷。另一方面，一記憶晶胞陣列方塊MC4執行正常操、 作，而在一記憶晶胞陣列方塊MC4内之字元線控制彳古蒙未 被轉移。在一記憶晶胞陣列方塊M C 5中’予元線护^制彳古號 被向上轉移，而該缺陷記憶晶胞列DMC3之相關下方保H 則被切斷。 參考第5C圖’ 一記憶晶胞陣列具有2個彼此相鄰的缺 陷記憶晶胞列。此時，該記憶晶胞陣列分成兩個記憶晶胞 陣列方塊MC6，MC7。該記憶晶胞陣列方塊MC6執行向下轉 移操作，而該缺陷記憶晶胞列DMC4之相關上方保險絲則被 切斷。該記憶晶胞陣列方塊MC7執行向上轉移操作，'而、該 缺陷記憶晶胞列DMC5之相關下方保險絲則被切斷。 因此’即使缺陷記憶晶胞列位於記憶晶胞陣列之任何 位置’仍可修復該缺陷記憶晶胞列。 第6 Α〜6C圖顯示根據本發明實施例之半導體記憶元件 =局圖其中忒半導體記憶元件具不同數量的備用記憶 晶胞列。 且兩：：第6A圖’在半導體記憶元件之一記憶晶胞陣列中 制記憶晶胞列SPR7 ’謂；且分別位於-記憶控 nc與最頂端…例中，字元線控制信號向 :轉移，使得至少可修復兩個缺陷記憶晶胞列。 4第6 B圖’半導體s己憶元件具三個備用記憶晶胞列
第27頁 1224795 五、發明說明（22)
SPR9 ’SPR10 ’SPR11 ;分別位於一記憶控制陣列之最底 部，中間與最頂端。如果具有三個備用記憶晶胞列之半導 體S己憶το件在記憶晶胞陣列之任意位置總具有三個缺陷記 憶晶胞列，而該記憶晶胞陣列内之各記憶晶胞陣列方塊具 有2個或更少的缺陷列’可修復該半導體記憶元件。比 如’如果記憶晶胞陣列方塊MC9具有2個缺陷記憶晶胞列而 =憶晶胞陣列方塊MC10具有！個缺陷記憶晶胞列；藉由該 子兀線控制信號之向下轉移操作，利用該備用記憶晶胞列 SPR9可修復方塊MC9之某一缺陷記憶晶胞列；藉由該字元 線控制信號之向上轉移操作，利用該備用記憶晶胞列 SPR1 0可修復方塊MC9之另一缺陷記憶晶胞列；甚至，該記 憶晶，，列方塊MCI 0内之該缺陷記憶晶胞列可利用字元線 控制彳§旒之向上轉移操作而由該備用記憶晶胞列SpR丨i取 代0 參考第6C圖，半導體記憶元件具四個備用記憶晶胞列 SPR12，SPR13，SPR14，SPR15。兩個備用列SPR12，SPR15
位於5亥δ己憶控制陣列之最底部與最頂端；而另兩個備用列 SPR1 3 ’ SPR1 4位於該記憶控制陣列之中間位置且彼此相 鄰。如果該半導體記憶元件在該記憶晶胞陣列之任意位置 總^具有四個缺陷記憶晶胞列，且該記憶晶胞陣列内之各 記憶晶胞陣列方塊具有2個或更少的缺陷列，可修復該半 導體冗憶元件。比如，如果該記憶晶胞陣列方塊MC丨j， Μ1 2分別具有2個缺陷記憶晶胞列；藉由該字元線控制信號 之向下轉移操作，該記憶晶胞陣列方塊MC1 1内之某一缺陷
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五、發明說明（23) 記憶晶胞列可由該備用記憶晶胞列spR12取代；藉由該字 元線控制信號之向上轉移操作，該方塊MCI 1内之另一缺陷 記憶晶胞列可由該備用記憶晶胞列spR13取代；甚至，藉 由該字元線控制信號之向下轉移操作，該記憶晶胞陣列方 塊MC1 2内之某一缺陷s己憶晶胞列可由該備用記憶晶胞列 SPR1 4取代；藉由該字元線控制信號之向上轉移操作該 二„2内之另一缺陷記憶晶胞列可由該備用記憶晶胞列 S P R1 5取代。 如上述，本發明實施例 用備用晶胞記憶列可修復同 以上缺陷記憶晶胞列。甚至 70件之優點在於，可降低保 半導體記憶元件之誤動作。 提供一種半導體記憶元件，利 一記憶晶胞陣列方塊内之2個 ’本發明實施例之半導體記憶 險絲電阻值所產生之漏電流與 、雖然本發明已以數個較佳實施例揭露如上，然其並非 二=限定本發明，任何熟習此技藝者，在不脫離本發明之 ::Π:範圍内，當可作些許之更動與潤倚，因此本發明之 ” 4範圍當視後附之申請專利範圍所界定者為準。
1224795 圖式簡單說明 圖式簡單說明 第1圖顯示傳統半導體記憶元件之方塊圖； 第2圖顯示根據本發明實施例之半導體記憶元件之方 塊圖； 第3圖顯示第2圖中之轉移備用電路之電路圖； 第4A與4B圖顯示第2圖中之保險絲斷路偵測電路之電 路圖； 第5A〜5C圖顯示根據本發明實施例之半導體記憶元件 之佈局圖，其中該半導體記憶元件具兩個備用記憶晶胞 列；以及 第6 A〜6C圖顯示根據本發明實施例之半導體記憶元件 之佈局圖，其中該半導體記憶元件具不同數量的備用記憶 晶胞列。 圖式標示說明： 10 :列解碼器 2 0 :保險絲電路方塊 3 0 :轉移備用電路方塊 4 0 :保險絲斷路偵測電路方塊 5 0 :記憶晶胞陣列 f 1〜fn :保險絲 R1〜R η :字元線
Tla〜Tna，Tlb〜Tnb，TG1 〜TG5 :傳輸閘 NM卜NM9 ，Q1 ，Q2a〜Qna ，Q2b〜Qnb ，Qn+l :NMOS電晶體
Vcc :電源電壓
第30頁 1224795 圖式簡單說明
Vss :接地電壓
Rn + Ι :備用字元線 FAU1〜FAUn :上方保險絲 FAD1〜FADn :下方保險絲 SF卜SFn :轉移備用電路 FCU1〜FCUn :上方保險絲斷路偵測電路 FCD1〜FCDn ··下方保險絲斷路偵測電路 SPC1，SPC2 :備用晶胞控制電路 INV1〜INV15 :反相器 WA卜WAn :字元線控制信號 〜WCn :最終字元線控制信號 FSU1〜FSUn :上方保險絲之輸出信號 FSD1〜FSDn :下方保險絲之輸出信號 DSO卜DSOn ··轉移備用電路之第三輸出信號 US(H〜USOn :轉移備用電路之第二輸出信號 WB卜WBn :轉移備用電路之第一輸出信號 RESET :重設信號 DSU1〜DSUn :上方保險絲斷路偵測電路之輸出信號 DSD1〜DSDn :下方保險絲斷路偵測電路之輸出信號 N1〜Nn ， NN1〜NN3 :節點 WSB1，WSB2 :備用晶胞控制電路之輸出信號 WSC1，WSC1 :備用晶胞控制信號 PM1〜PM9 : PM0S電晶體 T1〜T5 ··傳輸開關
第31頁 1224795 圖式簡單說明 UBC :向上緩衝鏈 DBC :向下緩衝鏈 NAND；l 〜NAND3 : NAND 電路 LTACH :栓鎖電路 MC1〜MC1 2 :記憶晶胞陣列方塊 DMH〜DMC5 :缺陷記憶晶胞列 SPR1〜SPR15 :備用記憶晶胞列
第32頁

Claims (1)

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一種半導體記憶元件，包括··
主少兩轉移備用電路，具至少兩緩 至少兩保險絲，連接至各轉移備用電路.， 以偵 列； 至少兩保險絲斷路偵測電路，連接至， 測該些保險絲之斷路狀態；以及 轉移備用電肖 至少兩備用晶胞控制電路，控制至少 侑用記憶晶胎
關字Ϊ1，控制連接至一記憶晶胞陣列内之記憶晶胞之和 至小兩i之子兀線控制信號係向上或向下轉移，以利用絮 夕兩備用記憶晶胞列來取代至少兩缺陷記憶晶胞列。 包括2·· 一種具第一〜第n轉移備用電路之半導體記憶元件， :列解碼器，產生複數字元線控制信號； 一—複數轉移備用電路，接收該些字元線控制信號之至少 一字疋線控制信號，並傳輸所接收之三字元線控制信號中 之至少一字元線控制信號； ”複數上方保險絲與複數下方保險絲，各連接於一電源 電壓與一相關轉移備用電路之間； 複數上方與下方保險絲斷路偵測電路，由一重設信號 重設’各接收一相關上方保險絲或一相關下方保險絲之一 輸出’並致能或失能一相關轉移備用電路之輸出； 一第一備用晶胞控制電路，接收一第一字元線控制信 號與该第一轉移備用電路之一第三輸出信號，並產生一第 一備用晶胞控制信號；
第33頁 1224795 六、申請專利範圍 一第二備用晶胞控制電路，接收一 —— 號盥該楚η Μ狡你m兩 弟n子凡線控制信 现/、4第η轉移備用電路之一第二輪出 *立丄你 二備用晶胞控制信號；以及 ΰ & 、’生一第 複數反相器，各連接至一相關轉 端並遠接$兮筮 扣❽ 移備用電路之一輸出 而1連接至δ玄第一與苐二備用晶胞控制電路之 以反相該些輸出端之電位並輸出相關 刖 號。 儿铷Ώ關最終字元線控制信 3 ·如申請專利範圍第2項所述之半導 — 中該些，移備用電路之一第η — !轉移備用電路，” 一第一傳輸開關，回應於該第n轉移備用電路之嗜第 :輸^而接㈠η轉移字元線控制信號並傳輸該第η 轉移子兀線控制信號至一第一節點； 一第三傳輸開關，被該第η-2轉移備用電路之玆第二 輸出信號控制時，接收一第η_2字元線控制信號並；輸所 接收之該第η-2字元線控制信號至該第一節點· 一向下缓衝鏈，接收該第η轉移備用電路之— 輸 出信號及該上方保險絲之一輸出信號’對所接收ρ 一進行 邏輯乘法，以及輸出該邏輯乘法結果為該第° 〜 電路之一第三輸出信號； 一向上缓衝鏈’接收該第η-2轉移備用電路 輸出信號及該下方保險絲之-輸出信號，對 一 一進 行邏輯乘法，以及輸出該邏輯乘法結果為兮结 ％ 第η -1韓移備 用電路之一第二輸出信號； i得秒阴 一第一NAND電路，接收該第η-1轉移備用 秒爾用電路之該第
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—第1 f = k輯NAND，以及輪出該邏輯NAND結果5 第一傳輸開關之—控制節點；以及 第V轉移備用電路之該第二輸出信號， 收一：第二一傳，，被該N A N D電路之一輸出控制時，接 子凡、水控制信號並傳輸所接收之該第η- 1字元線 控制信號至該第一節點。 于疋綠 其
4·如申請專利範圍第3項所述之半導體記憶元件 中各第一至第三傳輸開關包括： 一苐二傳輸閘；以及 一反相器’並聯於該第三傳輸閘。 5 ·如申請專利範圍第3項所述之半導體記憶元件，其 中各向上與向下緩衝鏈包括： 一第二NAND電路；以及 一反相器，串聯於該第二NAND電路， 其中該向上與向下緩衝健執行邏輯乘法運算。 6.如申请專利範圍第2項戶斤述之半導體記憶元件，其 中该些保險絲斷路偵測電路之一第η -1上方保險絲斷路偵 測電路包括： ' 一第八PMOS電晶體，具有：一閘極，接收一第n —i上 方保險絲之一輸出信號；一源極，接收一電源電壓；以及 一汲極，產生該偵測電路之〆輸出信號； 一第六NMOS電晶體，具有：一汲極，連接至該第八 PMOS電日日體之一閘極；以及〆源極’連接至—接地電壓； 其中該第六NMOS電晶體回應於一重設信號而進行開關操
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一检鎖電路’連接於該第八PMOS電晶體之該閘極與該 接地，壓之間，當該第η-1上方保險絲之該輸出信號具邏^ 輯”低’’電位時，保持該第八PM0S電晶體之該閘極之電位於 邏輯”低”電位。 7·如申請專利範圍第6項所述之半導體記憶元件，其 中該栓鎖電路包括： 〃 一第七NM0S電晶體，連接於該第八pM0S電晶體之該閑 極與該接地電壓之間；以及 一反相器，反相輸入至該第八PM0S電晶體之該閘極之 一電位並將該第八PM0S電晶體之該閘極之該反相後電位傳 輸至該第七NM0S電晶體之該閘極。 8 ·如申請專利範圍第2項所述之半導體記憶元件，其 中該下方保險絲斷路偵測電路之一第η- 1下方保險絲斷路 偵測電路包括： 一第九PM0S電晶體，具有：一閘極，接收一第η —1下 方保險絲之一輸出信號；一源極，接收一電源電壓；以及 一汲極，產生該偵測電路之一輸出信號； 一第八NM0S電晶體，具有··一汲極，連接至該第九 PM0S電晶體之一閘極；以及一源極，連接至一接地電壓； 其中該第八NM0S電晶體回應於一重設信號而進行開關操 作；以及 一栓鎖電路，連接於該第九PM0S電晶體之該閘極與該 接地電壓之間’當该第η -1下方保險絲之該輸出信號具邏
第36頁 1224795 六、 申請專利範圍 輯”低"電位時，保持該第九PM〇s電晶體之該閘極之電位於 邏輯"低”電位。 、 9 ·如申請專利範圍第8項所述之半導體記憶元件，其 中該栓鎖電路包括： 一第九NMOS電晶體，連接於該第九PM〇s電晶體之該閑 極與該接地電壓之間；以及 一反相器，反相該第九PM0S電晶體之該閘極之一輸入 信號之電位並將該反相後電位傳輸至該第九NMOS電晶體之 該閘極。 I 0·如申請專利範圍第2項所述之半導體記憶元件，立 中該第一備用晶胞控制電路包括： 一第一傳輸閘，包括一第一PM〇s電晶體與一第—⑽ 電晶體，當被該第一轉移備用電路之該第三輸出信號控 時，接收該第一字元線控制信號，該第三輸出信號^ ^ 至該第一PMOS電晶體之一閘極，並將該第一字元線控2 ^ 號傳輸至該第一備用晶胞控制電路之一輸出節點、；工1]信 一第一反相器，反相該第一 PM0S電晶體之該閘極 電位，並將反相後電位輸入至該第一NM〇s電晶體—之— 極；以及 —間 一第三PM0S電晶體，連接於該第一備用晶胞押 之該輸出節點與一電源電壓之間，並具有連接至$制電路 NM0S電晶體之該閘極之一閘極。 〜第一 II ·如申請專利範圍第2項所述之半導體記恢元 中該第二備用晶胞控制電路包括： ~疋件’其
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一第二傳輸閘，包括一第二PM〇s電晶體與一 電晶體，當被該第η轉移備用電路之該第二輸出一 時，接收該第η字元線控制信號，㊣中該第二 輸入至該第二PMOS電晶體之一閘極，並將所接收之； =元線控制信號傳輸至該第二備用晶胞控制電路之二輸出 節點； 一弟二反相益，反相該第二PM0S電晶體之該閘極之 電位，並將反相後電位輸入至該第二NM0S電晶體之一 極；以及 f
一第四PMOS電晶體，連接於哕筐一供田曰a λ 丈牧％ ^弟一備用晶胞控制電路 之該輸出節點與一電源電壓之間，並具有連接至該第二 NMOS電晶體之該閘極之一閘極。
1 2 · —種具有兩備用記憶晶胞列與至少一缺陷記憶晶 胞列之半導體記憶元件，其中當該半導體記憶元件具有一 缺陷記憶晶胞列時，該兩備用記憶晶胞列之一第一備用記 憶晶胞列係位於一記憶晶胞陣列之敢底部’而一第二備用 記憶晶胞列係位於該記憶晶胞陣列之最頂端，以及其中藉 由切斷相關於該缺陷記憶晶胞列之一上方保險絲或一下方 保險絲，字元線控制信號係向上或向下轉移以控制相關先 前或後續字元線。 1 3 ·如申請專利範圍第1 2項所述之^半導體記憶元件， 其中當該半導體記憶元件具有包栝第缺卩曰s己憶晶胞列 與一第二缺陷記憶晶胞列之兩缺陷記憶晶胞列時，藉由切 斷相關於該第一缺陷記憶晶胞列之該上方保險絲，位於該
第38頁 1224795 六、申請專利範圍 記憶晶胞陣列之較低階部份之該第一缺陷記憶晶胞列係被 該第一備用記憶晶胞列取代，藉由切斷相關於該第二缺陷 記憶晶胞列之該下方保險絲，位於該犯憶晶胞陣列之較局 階部份之該第二缺陷記憶晶胞列係被該第二備用記憶晶胞 列取代。 14. 一種半導體記憶元件，包括： 一記憶晶胞陣列，具至少兩備用記憶晶胞列；其中 當該半導體記憶元件具有兩備用記憶晶胞列時，該兩 備用記憶晶胞列之一備用記憶晶胞列係位於該記憶晶胞陣 列之最底部，而該兩備用記憶晶胞列之另一備用記憶晶胞 列係位於該記憶晶胞陣列之最頂端； 當該半導體記憶元件具有三備用記憶晶胞列時，該三 備用記憶晶胞列之一備用記憶晶胞列係位於該記憶晶胞陣 列之最底部，該三備用記憶晶胞列之另一備用記憶晶胞列 係位於該記憶晶胞陣列之最頂端，而該三備用記憶晶胞列 之一第三備用記憶晶胞列係位於該記憶晶胞陣列之中間部 份；以及 當該半導體記憶元件具有四備用記憶晶胞列時，該四 備用記憶晶胞列之一備用記憶晶胞列係位於該記憶晶胞陣 列之最底部，該四備用記憶晶胞列之另一備用記憶晶胞列 係位於該記憶晶胞陣列之最頂端，而該四備用記憶晶胞列 之另兩備用記憶晶胞列係彼此相鄰且位於該記憶晶胞陣列 之中間部份。 1 5 · —種半導體記憶元件，包括：
第39頁 1224795 六、申請專利範圍 一記憶晶胞陣列’具N (N是大於1的整數）備用記憶晶 胞列； 其中該N備用記憶晶胞列之一第一備用記憶晶胞列係 位於該半導體記憶元件之該記憶晶胞陣列之最底部，該N 備用記憶晶胞列之一第二備用記憶晶胞列係位於該記憶晶 胞陣列之最頂端，以及該N備用記憶晶胞列之任意其他備 用記憶晶胞列係位於該記憶晶胞陣列之中間部份； 其中如果該記憶晶胞陣列中之N缺陷記憶晶胞列將該 記憶晶胞陣列分成N +1記憶晶胞陣列方塊，只要在同一記 憶晶胞陣列方塊内不存在多於N -1缺陷記憶晶胞列，則可 修復所有N缺陷記憶晶胞列。 1 6. —種修復一記憶晶胞陣列内之記憶晶胞列之方 法，包括： 提供N備用記憶晶胞列於該記憶晶胞陣列内，排列成 該N備用記憶晶胞列之一第一備用記憶晶胞列係位於該半 導體記憶元件内之該記憶晶胞陣列之最底部，該N備用記 憶晶胞列之一第二備用記憶晶胞列係位於該記憶晶胞陣列 之最頂端，以及該N備用記憶晶胞列之任意其他備用記憶 晶胞列係位於該記憶晶胞陣列之中間部份； 其中該記憶晶胞陣列中之該N缺陷記憶晶胞列將該記 憶晶胞陣列分成N +1記憶晶胞陣列方塊；以及 只要在同一記憶晶胞陣列方塊内不存在多於N -1缺陷 記憶晶胞列’修復所有N缺陷記憶晶胞列。
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