KR20010005226A - 로오 리던던시 회로 - Google Patents

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Abstract

본 발명은 리던던트 셀의 효율성을 톺임과 동시에 리페어 가능한 셀의 수도 늘릴 수 있도록 한 로오 리던던시 회로에 관한 것으로, NK리프레쉬 사이클을 갖는 소자에서 일정 레벨로 고정되는 잉여의 로오 어드레스를 이용하여 셀의 스위치 트랜지스터의 게이트레 연결되는 워드라인을 싱글에서 더블 구조로 전환시킴으로써, 이 더블 워드라인을 전체 셀 어레이의 좌우로 배치시키고 잉여의 로오 어드레스로 인에이블 제어할 수 있어 셀의 결함에 의한 리페어시 로어성 결함이 발생하러라도 하나의 로오의 두 개의 워드라인중 하나만을 포기하고 다른 워드라인은 계속 사용할 수 있고 리던던시 워드라인도 마찬가지로 한 로오의 두 리페의 워드라인중 하나만을 이용하여 한 로오 전체의 결함을 리페어하고 다른 하나는 또 다른 로오성 결함에 사용하게 된다.

Description

로오 리던던시 회로{Row redundancy circuit}
본 발명은 로오 리던던시 회로에 관한 것으로, 보다 상세하게는 더블 워드라인 구조를 로오 리던던시 구조에 채용한 로오 리던던시 회로에 관한 것이다.
종래 디램에서는 공정 중 셀에 결함이 발생할 경우를 대비하여 각 셀들에 해당하는 더드레스로 퓨즈들을 프로그래밍해 놓은 후 실제 결함이 발생하게 되면 그 셀의 정보(어드레스)를 푸즈에 브로위(blowing)시킴으로써 리던던트 셀로 대체시키는 방법을 채택하고 있다.
리던던시 셀과 프로그래밍된 퓨즈를 이용하는 종래의 방식에 의한 리페어 알고리즘은 사실 하나의 셀에 대해 하나의 리던던트 tf을 대응시켜 리페어를 수행 할 수가 없다. 만약 이것을 가능하게 하기 위해서는 모든 어드레스(즉, 칼럼 및 로로 어드레스)의 조합이 프로그래밍되어 있는 퓨즈와 모든 셀에 일대일로 대응되는 리던던트 셀이 있어야 하지만, 이것은 면적 측면에서 뿐만 아니라 간단한 회로 구성을 위해서도 소모적인 리던던시 구조가 된다.
그에 따라, 종래의 메모리 소자 대부분은 엄밀히 말하면 리던던시 셀이 아니라 리던던던시 워드라인과 리던던시 칼럼(또는 비트라인)선택을 이용한 로오 또는 칼럼 레벨에서 리페어를 수행하게 된다.
그래서, 하나의 셀 어레이에 로오성 결함이 미리 준비된 리던던시 워드라인 보다 많이 발생하거나 전체 블록에 미리 준비된 퓨즈 박스보다 더 많은 로오성 결함이 발생하게 되면 그 소자는 더 이상 리페어가 불가능하다. 칼럼쪽도 마찬가지로 미리 준비된 리던던시 라인보다 더 많은 칼럼 결함이 발생하면 그 소자도 리페어가 불가능하게 된다. 기것은 제품의 양산단계에서 수율을 늘리는데 한계를 주는 요인이된다.
도 1과 같이 종래의 로로 리던던시 구조는 결함의 스케일에 상관없이 하나의 셀의 결함이든 워드라인에 연결되어 있는 모든 셀의 결함이든 간에 상관없이 하나의 로오성 결함과 하나의 리페어 워드라인(rw1)이 일대일 대응된다.
그리고, 이 리페어 워드라인(rw1)은 셀 블록(24)내의 결함 셀의 어드레스를 기억하는 장치인 퓨즈박스부(18)와, 입력되는 어드레스신호가 정상 셀인지 아니면 결함 셀인지를 판단하는 다수의 디코더로 된 비교부(20) 및, 리던던 어드레스가 입력되는 경우 결함 셀과 연결되어 있는 워드라인 디스에이블시키고 스페어 셀과 연결된 리페어 워드라인(rw1)을 인에이블시키는 치환장치인 블록/리던던시 워드라인 선택부(22)등에 의해 최정적으로 선택된다.
도 1에서, 제 1버퍼(10)는 셀 블록 (24)을 양분하는 어드레스(add_2NK) 및 NK 리프레쉬 모드를 지정하는 로우 액티브인 리프레쉬 모드지정신호(NK-refreshb)를 입력받아 버퍼링하고, 제 2버퍼(12)는 양분된 셀 블록에서 희망하는 블록을 선택하는 블록 선택 어드레스(add_block)를 입력받아 버퍼일하며, 제 3버퍼(14)는 양분된 셀 블록에서 선택된 블록내의 셀 어레이에서 결함이 발생된 셀이 연결된 워드라인을 선택하도록 하는 워드라인 선책 어드레스(add_wordline)를 입력받아 버퍼링한다.
상기 리프레쉬 모드지정신호(NK_refreshb)가 "로우(L)"이면 상기 제 1버퍼(10)의 출력신호(addx_2NK, addxb_2NK)는 모두"하이(H)"로 고정되고, 이고정된 신호는 상기 제 2버퍼(12)의 출력신호와 함께 블록 제어부(16)로 입력된다.
상기 블록 제어부(16)에서는 셀 블록 양분할 어드레스(add_2NK)가 일정 레벨로 고정되었기 때문에 2Nro의 셀 블록중에서 두 개를 선택하도록 블록/리던던시 워드라인 선택부(22)와 퓨즈박스부(18)를 베어한다. 그리고, 상기 제 3버퍼(14)의 출력신호는 퓨즈박스부(18)로 제공되고, 그 퓨즈박스부(18)에서의 퓨즈 절단신호에 따라 비교부(20)의 출력값이 정해진다.
도 2는 도래 2NK 셀 블록중 전체 셀 어레이를 1/2로 구분짓는 어드레스(add_2NK)를 나타낸 도면으로서 종래 2NK 셀블럭은 2개의 1NK 셀 블록으로 구성되고, 각각의 셀 어레이(0~N)는 K개의 워드라인을 구비한다. 그리고 각각의 셀 어레이를 지정하는 어드레스(0···00~11···11)에서 최상위 비트가 바로 2NK 셀 블록중 전체 셀 어레이를 양분하는 어드레스로서, NK 리프레쉬때 하이페벨로 고정되는 어드레스(add_2NK)이다. 한편 상기 최상위 비트를 제외한 나머지 어드레스가 블록 선택 어드레스(add_block; 즉, 셀 어레이 선택 어드레스)로 된다. 그에 따라, NK 리프레쉬를 행하는 경우 하이레벨로 고정되는 어드레스(add_2NK)로 인해 위쪽 NK 셀 블록과 아래쪽 NK 셀 블록으로 양분된 셀 블록에서 동일한 블록 선택 어드레스(add_block)에 의해 위쪽의 어느 한 셀 어레이와 그에 상응하는 아랫쪽의 셀 어레이가 동시에 선택된다.
이와 같은 종래의 리던던시 알고리즘은 하나의 로오성 결함과 하나의 리페어 워드라인(rw1(이 일대일 대응하기 때문에 도 3 및 도 4에 예시된 바와 같이 아주 열악한 한계를 가지게 된다.
즉, 도 3에서와 같이 동일한 블록 어드레스를 갖는 셀 어레이에 존재하는 리페어 워드라인(rw1)의 개수보다 많은 로오성 결함이 발생하는 경우 더 이상의 피페어가 블가능하게 된다.
또한, 도 4에서와 같이 전체 셀 블럭에 존재하는 어드레스 기억장치인 퓨즈박스부(10)내의 퓨즈박스(퓨즈박스0~퓨즈박스7)의 개수보다 더 많은 로오성 결함이 발생하는 경우에도 역시 리에어는 불가능하다. 다시 말해서, 퓨즈박스 0~퓨즈박스7이 하나의 단위로 묶이는 로오 리페어 유니트 블록에서 퓨즈의 개수보다 많은 로오성 결함이 발생하는 경우에는 리페어가 불가능하다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이우어진 것으로, 리던던트셀의 효율성을 높임과 동시에 리페어 가능한 셀의 수도 늘릴 수 있도록 한 로오 리던던시 회로를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 로오 리던던시 회로는, 복수의 셀 어레이를 갖춘 셀 블록을 구비하고, 상기 각각의 셀 어레이에는 복수의 리페어 워드라인이 갖추어져서, 결함 셀이 발생된 워드라인에 대한 리페어동작이 가능한 반도체 메모리 소자에 있어서,
상기 셀 어레이내의 각 리페어 워드라인을 좌우 대칭되는 더블 리페어 워드라인 형태로 분할하고,
상기 결함 셀이 속하는 셀 어레이를 결정하는 결정 수단과,
상기 결함 셀에 대한 리페어 워드라인을 선택하는 선택수단,
분할된 상기 리페어 워드라인에서 어느 한쪽 라인을 설정하는 설정 수단 및,
상기 좌우 대칭의 더블 리페어 워드라인으로 분할된 각각의 각각의 리페어 워드라인에 접속된 구동 수단을 구비하며,
상기 결함 셀이 발생됨에 따라 해당하는 셀 어레이내에서 분할되어 있는 해당 리페어 워드라인의 한쪽 라인을 인에이블시키는 것을 특징으로 한다.
도 1은 종래의 로오 리던던시 구조의 일예,
도 2는 종래 2NK 셀 블록중 전체 셀 어레이를 1/2로 구분짓는 어드레스를 나타낸 도면,
도 3은 종래의 일실시예에 따른 로오 리던던시 구저의 한계를 설명하는 블럭도,
도 4는 종래의 다른 실시예에 따른 로오 리던던시 구조의 한계를 설명하는 블럭도,
도 5는 본 발명의 실시예에 따른 로오 리던던시 회로의 블럭도,
도 6은 도 5에 도시된 제 1버퍼의 내부회로도,
도 7은 본 발명의 실시예에 따른 리페어율의 향상을 설명하는 일예의 구성도,
도 8은 본 발명의 실시예에 따른 리페어율의 향상을 설명하는 다른 예의 구성도이다
〈 도면의 주요부분에 대한 부호의 설명 〉
10, 34 : 제 1버퍼 12, 36 : 제 2버퍼
14, 38 : 제 3버퍼 16, 40 : 블록 제어부
18, 42 : 퓨즈박스부 20, 44 : 비교부
22, 32 : 블록/리던던시 워드라인 선택부
24, 30 : 셀 블럭
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 로오 리던던시 회로으 블록도로서, 본 발명의 실시예가 적용되는 소자는 2NK 리프레쉬 모드와 1NK 리프레쉬 모드가 구현되어 어느 한 리프레쉬 모드가 택일되는 소자이고, 본 발며의 실시예는 2NK 리프레쉬까지 지원되는 소자가 NK 리프레쉬 사이클로 선택된 경우에 적용된다.
참조부호 30은 다수의 셀 어레이가 갖추어진 셀 블록이고, 이 셀 블록(30)내의 각 셀 어레이에 존재하는 각각의 리페어 워드라인은 양분되어서 더블 워드라인 구저를 취한다. 즉, 하나의 로오(row)에 왼쪽과 오른쪽의 두 개의 리페어 워드라인(rw1i,_1, rw1i_r)이 존재한다. 본 발명의 실시예에서는 왼쪽과 오른쪽의 두 개의 리페어 워드라인(rw1i,_1, rw1i_r)을 통칭하여 하나의 로오 리페어 워드라인(row repair word line)이라 한다.
상기 셀 블록(30)내의 각 로오 리페어 워드라인에는 구동소자(brs0~brs15)가 일대일로 연결되고, 그 각각의 구동소자(brs0~brs15)는 외부로부터 입력되는 제어신호에 의해 구동되어 해당하는 셀 어레이내의 결함 셀에 대하여 왼쪽과 오른쪽의 두 개의 리페어 워드라인(rw1i,_1, rw1i_r)중 어느 한쪽을 인에이블시킨다.
상기 구동소자(brs0~brs15)를 통칭하여 블록/리던던시 워드라인 선택부(32)라 하고, 도 1에서와 같이 4개의 구동소자가 하나의 디코더와 공통으로 연결되엇 해당 디코더로 부터으 제어신호에 의해 택일적으로 동작한다.
그리고, 참조부호 34는 2NK의 셀 블록을 2개의 NK 셀 블록으로 양분할하게 하는 어드레스(add_2NK)와 소자의 리프레쉬 사이클을 2NK로 할 것인가 아니면 NK로 할 것인가를 결정하여 NK 리프레쉬시 상기 어드레스(add_2NK)를 일정 레벨(예컨대, 하이레벨)의 값으로 고정시키는 신호인 리프레쉬 모드지정신호(NK-refreshb) 및, Nk 리프레쉬 사이클 소자에서 노멀 액서스때에는 더블 워드라인을 사용하게 하고 리프레쉬때에는 단일 워드라인을 사용하게 제어해 주는 신호인 리프레쉬 요구신호(Refresh_requestb)를 입력받아 버퍼링하는 제 1버퍼이다.
참조부호 36은 리프레쉬 사이클??과 무관한 블록 선택 어드레스(add_block)를 입력받아 버퍼링하여 블록 제어부(40)로 제공하는 제 2버퍼이고, 38은 워드라인 선택 어드레스(add_wordline)를 입력받아 버퍼링하여 퓨즈박스부(42)로 제공하는 제 3버퍼이다.
본 발명의 실시예가 적용되는 반도체 메모리 소자가 2NK 대신 1NK 리프레쉬 사이클을 갖게 될 경우 상기 제 1버퍼(34)의 출력신호(addx_2NK, addxb_2NK, addx_NK, addxb_NK)중에서 뮤??-2NK, addxb_2NK는 하이레벨의 값으로 고정되어 상기 블록 제어부(40)로 보내지고, 더블 워드라인 구조를 이용한 로오 리페어를 위한 어드레스(addx_NK〈 addxb_NK)가 내부적으로 새롭게 생성되어 상기 블록/리던던시 워드라인 선택부(32)로 보내진다. 상기 더드레스(addx_NK, addxb_NK)의 값에 의해 더블 구조인 로오 리페어 워드라인 중 하나의 워드라인만이 선택된다.
상기 블록 제어부(40)는 상기 제 2버퍼(36)에서 버퍼링된 블록 선택 어드레스(add_block)에 따라 셀 블록(30)내의 해당하는 셀 어레이를 결정한다.
상기 퓨즈박스부(42)는 결함 셀의 어드레스를 기억하고, 다수의 퓨즈박스(fb0~fb7)로 구성된다. 상기 퓨즈박스(fb0, fb1)는 비교부(44)의 디코더0에 접속되고, 퓨즈박스(fb2, fb3)는 디코더1에 접속되고, 퓨즈박스(fb4, fb5)는 디코더2에 접속되며,퓨즈박스(fb6, fb7)는 디코더3에 접속된다. 따라서, 예를 들어 디코더0의 경우 상기 퓨즈박스(fb0, fb1)내의 퓨즈절단여부에 따른 신호를 해독하여 블록/리던던시 워드라인 선택부(32)내의 구동소자(brs0, brs4, brs8, brs12)중 어느 하나을 구동시킨다. 다른 디코더의 경우도 상기와 같은 동작을 수행한다.
도 6은 도5에 도시된 제 1버퍼934)의 내부회로의 일예로서, 상기 제 1버퍼(34)는 셀 블록 양분할 어드레스(add_2NK) 신호와 기준전압(reference voltage)을 상호 비교하는 차등 증폭기(60)와, 상기 차동 증폭기(60)의 출력단(N1) 신호 및 리프레쉬 모드지정신호(NK-refershb)를 입력받아 낸드처리하여 일정레벨의 값으로 고정될 신호(add_2NK)를 출력하는 낸드게이트(ND1)와, 상기 차등 증폭기(60)의 다른 출력단(N2) 신호 및 리프레쉬 모드지정신호(NK_refreshb)를 입력받아 낸드처리하여 상기 신호(add_2NK)와 동일 레벨의 값으로 고정될 다른 신호(addxb_2NK)를 출력하는 낸드게이트(NK2)와, 상기 차동 증폭기(60)의 출력단(N1) 신호와 상기 리프레쉬 모드지정신호(NK_refreshb) 및 리프레쉬 요구신호(Refrsh_requestb)를 입력받아 논리조합하여 본 발명에서 추구하는 더블 워드러인 구조조에서의 로오 리페어를 위한 신호(addx_2NK)를 출력하는 논리부회로부(62) 및, 상기 차동 증폭기(60)의 출력단(N2) 산호와 상기 리프레쉬 모드지정신호(NK_refreshb) 및 리프레쉬 요구신호(Refresh_requestb)를 입력받아 논리조합하여 본 발명에서 추구하는 더블 워드라인 구조에서의 로오 리페어를 위한 신호(addxb_2NK)를 출력하는 논리회로부(64)로 구성된다.
상기 차동 증폭기(60)는 상호 크로스 컬플된 PMOS 트랜지스터(P2, P3)와 NMOS 트랜지스터(N2, )와, 상기 PMOS 트랜지스터(P2)에 병렬로 접속되고 버퍼링시작신호(buffering-startb)에 의해 온/오프되는 PMOS 트랜지스터(P1)와, 상기 PMOS 트랜지스터(P3)에 병렬로 접속되고 버퍼링 시작신호(buffering-startb)에 의해 온/오프되는 PMOS 트랜지스터(P4)와 자신의 게이트 상기 NMOS 트랜지스터(N2)의 게이트에 접속되고 드레인이 출력단(N1)에 접속된 NMOS 트랜지스터(N1)와, 자신의 게이트가 상기 NMOS 트랜지스터(N3)의 게이트에 접속되고 드레인이 출력단(N2)에 접속된 NMOS트랜지스터(N4)와, 자신의 드레인이 상기 NMOS트랜지스터(N2, N3)의 소오스에 공통으로 접속되고 소오스는 접지되며 게이트로는 다수의 인버터에 의해 지연된 버퍼링 시작신호(buffering-startb)를 입력받는 nmos 트랜지스터(N5)와, 상기 NMOS 트랜지스터(N1)의 소오스에 드레인이 접속되고 상기 버퍼링 시작신호(buffering_startb)에 온/오프동작하는 NMOS트랜지스터(N8)와, 상기 NMOS트랜지스터(N4)의 소오스에 드레인이 접속되고 상기 버퍼링 시작신호(buffering_startb)에 온/오프동작하는 NMOS 트랜지스터(N18)와, 드레인이 상기 NMOS 트랜지스터 (N8)의 소오스에 접속되고 카스신호(cas)에 의해 동작제어되는 NMOS 트랜지스터(N9)와, 상기 NMOS 트랜지스터(N9)의 소오스와 접지(Vssi) 사이에 접속되고 상기 셀 블록 양분할 어드레스(add_2NK) 신호에 의해 동작제어되는 NMOS 트랸지스터(N10)와, 상기 NMOS 트랜지스터(N18)의 소오스에 상호 병렬로 접속되고 소정 레벨의 카스신호(cas)에 대하여 상호 반대되게 동작하는 NMOS트랜지스터(N12, N14)와, 상기 NMOS트랜지스터(N12)와 접지(Vssi) 사이에 접속되고 기존전압(reference_voltage; Vinti/2)을 게이트로 입력받는 NMOS트랜지스터(N13) 및, 상기 NMOS트래지스터(N14)와 접지(Vssi) 사이에 접속되고 기준전압(reference_voltage; Vinti/2)을 게이트로 입력받는 NMOS트랜지스터(N15)를 구비한다.
상기 논리회로부(62, 64)는 각각 상기 리프레쉬 모드지정신호(NK_refreshb)를 반전시키는 인버터(I1; I2)와 이 인버터(I1; I2)의 출력신호와 상기 차동 증폭기(60)의 출력단(N1; N2) 신호 및 리프레쉬 요구신호(Refresh_requestb)를 입력받아 낸드처리하는 3입력 내드게이트(ND3; ND4)를 구비한다.
상기와 같이 구성된 제 1버퍼(34)의 동작을 설명하면, 리프레쉬 모드지정신호(NK_refreshb)가 "로우"이고 리프레쉬 요구신호(refersh_requestb)가 "하이"인 상태(즉 NK리프레쉬 모드에서 더블 워드라인 구조의 액세스 동작이 행해지도록 하는 생태)에서 셀 블록 양분할 어드레스(add_2NK)의 산호가 기준전압(reference_voltag)보다 클경우에는 차동 증폭기(60)의 출력단(N1)은 로우레벨이고 다른 출력단(N1)은 하이레벨로 되어, 논리회로부(62)에서는 하이레벨의 신호(add_2NK)를 출력하고 놀리회로부(64)에서는 로우레벨의 신호(addxb_2NK)를 출력하게 된다.
한푠, 리프레쉬 모드지정신호(??_refreshb)가 "로우"이고 리프레쉬 요구신호(refersh_requestb)가 "하이"인 상태(즉 NK 리프레쉬 모드에서 더블 워드라인 구조의 액세스동작이 행해지도록 하는 상태)에서 셀 블록 양분할 어드레스(add_2NK)의 신호가 기준전압(reference_voltage)보다 작을 경우에는 차동 증촉기(60)의 출력단(N1)은 하이레벨이고 다늘 출력단(N1)은 로우레벨로 되어, 논리회로부(62)에서는 로우레벨의 신호(add_2NK)를 출력하고 논리회로부(64)에서는 하이레벨의 신호(addxb_2NK)를 출력하게 된다.
이와같이 NK 리프레쉬 모드하에서 상기 제 1버퍼(34)의 출력신호(addx_2NK)가 "하이" 레벨일 경우에는 하나의 로오(row)에 대해 더블 리페어 워드라인(rw1i_1, rw1i_r)으로 된 구조에서 좌측의 례어 워드라인 (rw1i_1)이 선택되고, NK리프레쉬모드하에서 상기 제 1버퍼(34)의 출력신호(addxb_2NK)가 "하이"레벨일 경우에는 바대로 우측의 리페어 워드라인(rw1i_r)이 선택된다.
상기와 같이 구성된 본 발명의 실시예에 따른 로오 리던던시 회로의 동작에 대해 설명하면 다음과 같다.
NK 리프레쉬 사이클을 갖는 소자의 경우 제 1버퍼(34)에서 만들어진 어드레스((addx_2NK, addxb_2NK)가 디코딩되어 블록/리던던시 워드라인 선택부(32)를 구성하는 구동소자(brs0~brs15)에 인가되고, 블록 제어부(40)에서는 상기 제 1버퍼(34)에서 하이레벨의 값으로 고정된 어드레스((addx_2NK, addxb_2NK) 및 제 2 버퍼(36)를 거친 블록 선택 어드레스(add_block)에 의해 한번의 액세스에 두 개의 셀 어레이를 동시에 선택하는 신호를 상기 구동소자(brs0~brs15) 및 퓨즈박스부(42)에 인가한다.
그리고, 제31??퍼(38)에서는 입력되는 워드라인 선택신호(add_wordline)를 버퍼링하여 상기 퓨즈박스부(42)로 제공하게 되는데, 이퓨즈박스부(42)에서는 입력된 워드라인 선택신로(add_wordline)에 해당하는 워드라인에 결함 셀이 있는지를 판정하여 그 결과를 비교부(44)로 전달한다.
그에 따라, 그 비교부(44)에서는 상기 퓨즈박스부(42)로부터의 신호를 해석하여 리던던시 어드레스가 입력된 경우에는 결함셀과 연결되어 있는 워드라인을 디스에이블시키고 스페어 셀과 연렬된 리페어 워드라인을 인에이블시키도록 하는 신호를 상기 구동소자(brs0~brs15)로 보낸다.
예를 들어 퓨즈박스(fb0)의 퓨즈가 절단된 경우라고 가정하였을 경두, 디코더0는 상기 구동소자 brs0, brs4, brs8, brs12)중 구동소자 (brs0)를 구송시킨다.
그래서, 상기 구동소자(brs0)는 NK리프레쉬 모드하에서 상기 제 1버퍼(34)의 출력신호(addx_NK)가 "하이" 레벨일 경우에는 좌특의 리페어 워드라인(rw10_1)을 인에이블시키는 반면에, 상기 제 1버퍼(34)의 출력신호가 (addxb_NK)가 "하이"레벨일 경우에는 반대로 우측의 리페어 워드라인(rw10_r)을 인에이블시킨다.
다시말해서, NK 리프레쉬 모드하에서 "addx_NK"가 하이일 때 좌측 리페어 워드라인(rw1i_1)을 선택하도록 회로를 구성하였다면, 하이레벨의 "addx_NK"에 의해 좌측 리페어 워드라인(rw1_1)이 한 셀 블록에서 NK 리프레쉬 사이클에 맞춰 인에이블되어 비로소 NK개의 워드라인마다 하나씩의 워드라인을 인에이블시키게 된다.
이와 같이 본 발명의 실시예에서는 NK 리프레쉬 모드하에서 상기 제 1버퍼(34)로 입력되는 리프레쉬 요구신호(Refresh_requestb)가 "하이"이면 더블 워드라인 구조의 액세스동작을 수행하게 되고, 상기 리플쉬 요구신호(Refresh_requestb)가 "로우"이면 노멀한 NK 리프레쉬 동작을 수행하게 된다. 다시 말해서 리프레쉬 시작을 알리는 리프레쉬 요구신호(refresh_requestb)가 "로우"로 인에이블되면 제 1버퍼(34)내의 낸드게이트(ND3, ND4)의 출력인 "addx_NK, addxb_NK"는 모두"하이"로 되어 셀 어레이의 리페어 워드라인을 좌측, 우측 구분하지 않고 동시에 인에이블시키게 된다.
도 7은 본 발명의 실시예에 따른 리페어율의 향상을 설명하는 이례의 구성도이고, 도 8은 본 발명의 실시예에 따른 리페어율의 향상을 설명하는 다른 예의 구성도로서, 본 발명의 실시예의 경우 종래와는 달리 리페어 워드라인의 수가 2배로 되기 때문에 종래 도면 도 3 및 도 4와 비교하여 볼 때 리페어 성공률을 2배 정도로 상승함을 알 수 있다.
이상 설명한 바와 같은 본 발명에 의하면, NK리프레쉬 사이클을 갖는 소자에서 일정 레벨로 고정되는 잉여의 로오 어드레스를 이용하여 셀의 스위치 트랜지스터의 게이트에 연결되는 워드라인을 싱글에서 더블 구조로 전환시킴으로써, 이 더블 워드라인을 전체 셀 어레이의 좌우로 배치??고 잉여의 로오 어드레스로 인에이블 제어할 수 있어 셀의 결함에 의한 리페어로 로오성 결함이 발생하더라도 하나의 로오의 두 개의 워드라인중 하나만 포기하고 다른 워드라인은 계속 사용할 수 있고 리던던시 워드라인도 마찬가지로 한 로오의 두 리페어 워드라인중 하나만을 이용하여 한 로오 전체의 결함을 리페어하고 다른 하나는 또 다른 로오성 결함에 사용할 수 있다.
즉, 리던던시 구조에 더블 워드라인 구조를 채용함으로서 리페어율을 향상시키게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (8)

  1. 복수의 셀 어레이를 갖춘 셀 블록을 구비하고, 상기 각각의 셀 어레이에는 복수의 리페어 워드라인이 갖추어져서, 결함 셀이 발생된 워드라인에 대한 리페어동작이 가능한 반도체 메모리 소자에 있어서,
    상기 셀 어레이내의 각 리페어 워드라인을 좌우 대칭되는 더블 리페어 워드라인 형태로 분할하고,
    상기 결함 셀이 속하는 셀 어레이를 결정하는 결정 수단과,
    상기 결함 셀에 대한 리페어 워드라인을 선택하는 선택수단,
    분할된 상기 리페어 워드라인에서 어느 한쪽 라인을 설정하는 설정 수단 및,
    상기 좌우 대칭의 더블 리페어 워드라인으로 분할된 각각의 각각의 리페어 워드라인에 접속된 구동 수단을 구비하며,
    상기 결함 셀이 발생됨에 따라 해당하는 셀 어레이내에서 분할되어 있는 해당 리페어 워드라인의 한쪽 라인을 인에이블시키는 것을 특징으로 하는 로오 리던던시 회로.
  2. 제 1항에 있어서,
    상기 설정수단은 블록 세트 양분할 어드레스 신호와 기준 전압을 상호 비교하는 차동 증폭기와, 상기 차동 증폭기의 제 1출력단 신호 및 리프레쉬 모드지정신호를 입력받아 조합하여 일정레벨로 고정될 신호를 출력하는 제 1조합회로와, 상기 차동 증폭기의 제 2출력단 신호 및 리프레쉬 모드지정신호를 입력 받아 조합하여 상기 일정레벨로 고정될 신호와 함께 일정 레벨로 고정될 다른 신호를 출력하는 제 2조합회로와, 상기 차동 증폭기의 제 1출력단 신호와 상기 리프레쉬 모드지정신호 및 리프레쉬 요구신호를 입력받아 논리조합하는 제 1논리회로부 및, 상기 차동 증폭기의 제 2출력단 신호와 상기 리프레쉬 모드지정신호 및 리프레쉬 요구신호를 입력받아 논리조합하는 제 2논리회로부를 구비하는 것을 특징으로 하는 로오 리던던시 회로.
  3. 제 2항에 있어서,
    상기 제 1조합회로는 낸드게이트인 것을 특징으로 하는 로오 리던던시 회로,
  4. 제 2항에 있어서,
    상기 제 2 조합회로는 낸드게인트인 것을 특징으로 하는 로오 리던던시 회로.
  5. 제 2항에 있어서,
    상기 제 1논리회로부는 상기 리프레쉬 모드지정신호를 반전시키는 인버터와, 상기 인버터의 출력신호와 상기 차동 증폭기의 제 1출력단 신호 및 리프레쉬 요구신호를 입력받아 논리처리하는 논리회로를 구비하는 것을 특징으로 하는 로오 리던던시 회로.
  6. 제 5항에 있어서,
    상기 논리회로는 낸드게이트인 것을 특징으로 하는 로오 리던던시 회로.
  7. 제 2항에 있어서,
    상기 제 1논리회로부는 상기 리프레쉬 모드지정신호를 반전시키는 인버터와, 상기 인버터의 출력신호와 상기 차동 증폭기의 제 2출력단 신호 및 리프레쉬 요구신호를 입력받아 논리처리하는 논리회로를 구비사는 것을 특징으로 하는 로오 리던던시 회로
  8. 제 7항에 있어서,
    상기 논리회로는 낸드게이트인 것을 특징으로 하는 로오 리던던시 회로.
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