KR890015269A - 스태틱형 ram - Google Patents

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KR890015269A
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아오이 죠이치
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Abstract

내용 없음

Description

스태틱형 RAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 1실시예에 따른 스태틱형 RAM소자를 나타낸 블럭도. 제 3 도는 제 1 도에 도시된 메모리소자에 설치되어 있는데 이터천이검출기의 구체적인 구성을 나타낸 회로도. 제 4 도는 제 1 도에 도시된 메모리소자에 설치되어 있는 기입모드검출기의 구체적인 구성을 나타낸 회로도. 제 5 도는 제 1 도에 도시된 메모리소자에 설치되어 있는 전원차단타이머의 구체적인 구성을 나타낸 회로도.

Claims (10)

  1. 복수의 스태틱형 메모리셀(MC1∼MCn)을 갖춘 메모리셀어레이와, 이 메모리셀어레이내의 각 메모리셀(MC1∼MCn)과 데이터를 교한하는 1쌍의 비트선(BL1,) 및, 이 비트선쌍(BL1,)에 기입데이터를 공급하는 기입회로(17)를 구비하고 있는 스태틱형 RAM에 있어서, 외부로부터 공급되는 행어드레스신호에 따라 상기 메모리셀(MC1∼MCn)중 하나의 메모리셀을 선택적으로 구동시키기 위한 메모리셀구동수단(13)과; 외부로부터 공급되는 기입이네이블신호()가 능동상태로 천이되는지를 검출하기 위한 기입모드검출수단(31) ; 외부로부터 공급되는 입력데이터(IN)가 상기 기입이네이블신호()의 능동상태기간중에 천이되는지를 검출하는 입력데이터천이검출수단(32) ; 상기 기입모드검출수단(31) 및 입력데이터천이 검출수단(32)으로부터 출력되는 검출신호중 어느 하나의 신호에 응답하여 소정펄스폭의 펄스신호를 발생시키는 펄스신호발생수단(33) ; 이 펄스신호발생수단(33)으로부터 출력되는 펄스신호를 공급받아 그 펄스신호의 발생시간중에는 상기 메모리셀구동수단(13)의 구동동작을 허가하는 반면 상기 펄스신호의 비발생시간중에는 상기 메모리셀구동수단(13)의 구동동작을 금지시키는 구동제어수단(G1) 및 ; 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호가 공급받아 그 펄스신호의 발생시간에는 상기 기입회로(17)에 상기 입력데디터(IN)에 따른 기입데이터를 공급하는 반면 상기 펄스신호의 비발생기간에는 상기 비트선쌍(BL,)을 상호 등전위로 설정하기 위한 초기설정데이터를 상기 기입회로(17)에 공급하는 기입회로제어수단(34, 19)를 구비해서 구성된 것을 특징으로하는 스태틱형 RAN.
  2. 제 1 항에 있어서, 상기 펄스신호발생수단(33)은 제 1 펄스신호와 이 제 1 펄스신호보다 펄스폭이 넓은 제 2 펄스신호를 동시에 발생시키고, 상기 제 1 펄스신호는 상기 구동제어수단(G1)에 공급되고, 상기 제 2 펄스신호는 상기 기입회로제어수단(34,19)에 공급되는 것을 특징으로하는 스태틱형 RAM.
  3. 제 1 항에 있어서, 상기 기입회로(17)는 기입데이터를 상기 비트선쌍(BL,)에 공급하기 위한 기입용버퍼(101,102)와, 이 기입용버퍼(101,102)와 상기 비트선상(BL,)사이에 삽입되어 있는 스위칭회로(Q3,Q4)를 포함하고, 이 스위칭회로(Q3,Q4)는 상기 기입이네이블신호()가 능동상태일지라도 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호의 발생시간에만 도통상태로 제어되는 것을 특징으로하는 스태틱형 RAM.
  4. 제 1 항에 있어서, 상기 메모리셀구동수단(13)이 헹디코더를 포함하고 있는 것을 특징으로하는 스태틱형 RAM.
  5. 제 1 항에 있어서, 상기 구동제어수단(Q1)이 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호에 의해 게이트 제어되는 게이트회로를 포함하고, 이 게이트회로가 상기 행디코더의 출력측에 설치된 것을 특징으로하는 스태틱형 RAM.
  6. 제 1 항에 있어서, 그 일단이 상기 비트선쌍(, BL1)에 접속되면서 다른 일단이 제 1 논리레벨의 전원전위공급단자에 접속되는 부하회로를 더 구비하고, 상기 기입회로제어수단(34,19)은 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호의 발생시간에 상기 비트선쌍(BL1,)중 한쪽비트선의 전위가 제 1 레벨로 다른쪽 비트선의 전위가 제 2 논리레벨로 설정되도록 상기 기입회로(17)에다 상기 입력데이터(IN)에 다른 기입데이터를 공급하는 반면 상기 펄스신호의 비발생시간에는 상기 비트선쌍(BL1,)을 모두 제 1 논리레벨로 설정하기 위한 초기설정데이터를 상기 기입회로(17)에 공급하도록 된 것을 특징으로하는 스태틱형 RAM.
  7. 복수의 스태틱형메모리셀(MC1∼MCn)을 갖춘 메모리셀어레이와, 이 메모리셀어레이내의 각 메모리셀(MC1∼MCn)과 데이타를 교환하는 1쌍의 비트선(BL1,)을 구비하고 있는 스태틱형 RAM에 있어서, 외부로부터 공급되는 행어드레스신호에 따라 상기 메모리셀(MC1∼MCn)중 하나의 메모리셀을 선택적으로 구동시키기 위한 메모리셀구동수단(13)과 ; 외부로부터 공급되는 기입이네이블신호()가 능동상태로 천이하는지를 검출하는 기입모드검출수단(83) ; 외부로부터 공급되는 입력데이터가 상기 기입이네이블신호()의 능동상태에서 천이하는지의 여부를 검출하는 입력데이터천이검출수단(32) ; 상기 기입모드검출수단(31) 및 입력데이터천이검출수단(32)으로부터 출력되는 검출신호중 어느 하나의 신호에 응답하여 제 1 펄스신호와 이 제 1 펄스신호보다 펄스폭이 넓은 제 2 펄스신호를 동시에 출력하는 펄스신호발생수단(33) ; 기입데이터를 상기 비트선쌍(BL1,)에 공급하는 기입용버퍼(101,102)와, 이 기입용버퍼(101,102)와 상기 비트선쌍(BL1,)에 사이에 삽입된 스위칭회로(Q3,Q4)를 포함하면서 이 스위칭회로(Q3,Q4)는 상기 기입이네이블신호()가 능동상태일지라도 상기 펄스신호발생수단(33)로 부터 출력되는 제 1 펄스신호의 발생시간동안에만 도통상태로 제어되는 기입회로(17) ; 상기 펄스신호수단(33)을부터 출력되는 상기 제 1 펄스신호가 공급되고, 그 제 1 펄스신호의 발생시간중에는 상기 메모리셀구동수단(13)의 구동동작을 허가하는 반면 상기 펄스신호의 비발생기간에는 상기 메모리셀구동수단(13)의 구동동작을 금지시키는 구동제어수단(G1) 및 ; 상기 펄스신호발생수단(33)으로부터 출력되는 상기 제 2 펄스신호를 공급받아 그 제 2 펄스신호의 발생시간에는 상기 기입회로(17)에다 상기 입력데이터(IN)에 따른 기입데이터를 공급하는 반면 상기 제 2 펄스신호의 비발생기간에는 상기 비트선쌍(BL1,)을 상호 등전위로 설정하기 위한 초기설정데이터를 상기 기입회로(17)에 공급하는 기입회로제어수단(34,19)을 구비해서 구성된 것을 특징으로하는 스태틱형 RAM.
  8. 제 7 항에 있어서, 상기 메모리셀구동수단(13)이 행디코더를 구비한 것을 특징으로하는 스태틱형 RAN.
  9. 제 7 항에 있어서, 상기 구동제어수단(G1)은 펄스신호발새수단(33)으로부터 출력되는 제 1 펄스신호에 의해 게이트 제어되는 게이트회로를 포함하고, 이 게이트회로는 상기 행 디코더의 출력측에 설치되어 있는 것을 특징으로하는 스태틱형 RAM.
  10. 제 7 항에 있어서, 그 일단이 상기 비트선쌍(BL1,)에 접속되면서 다른 일단이 제 1 논리레벨의 전원전위공급단자에 접속된 부하회로를 더 구비하고, 상기 기입회로제어수단(34,19)이 상기 펄스신호발생수단(33)으로부터 출력되는 펄스신호의 발생시간에는 상기 비트선쌍(BL1,)중에서 한쪽 비트선의 전위는 제 1 논리레벨로, 다른쪽 비트선의 전위는 제 2 논리레벨로 각각 설정되도록 상기 기입회로(17)에다 상기 입력데이터(IN)에 따른 기입데이터를 공급하는 반면, 상기 펄스신호의 발생기간에는 상기 비트선쌍(BL1,)을 모두 제 1 논리레벨로 설정하기 위한 초기설정데이터를 상기 기입회로(1)에 공급하도록 된 것을 특징으로하는 스태틱형 RAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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