TW201933355A - 記憶體裝置 - Google Patents

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Abstract

本發明提供一種新穎的記憶體裝置。包括多個記憶單元的第一單元陣列與包括多個記憶單元的第二單元陣列重疊地設置。第一位元線對的兩個位元線中的一個位元線與第一單元陣列中的A個記憶單元電連接，另一個位元線與第二單元陣列中的D個記憶單元電連接。第二位元線對的兩個位元線中的一個位元線與第一單元陣列中的B個記憶單元及第二單元陣列中的F個記憶單元電連接，另一個位元線與第一單元陣列中的C個記憶單元及第二單元陣列中的E個記憶單元電連接。第一位元線對與第二位元線對交替地設置。

Description

記憶體裝置
本發明的一個實施方式係關於記憶體裝置、半導體裝置或使用上述裝置的電子裝置。
但是，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本說明書等所公開的發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。另外，顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、成像裝置及電子裝置等有時可以說是半導體裝置。
作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。作為氧化物半導體，例如，已知除了如氧化銦、氧化鋅等單元金屬氧化物之外還有多元金屬氧化物。在多元金屬氧化物中，有關In-Ga-Zn氧化物(以下也稱為IGZO)的研究尤為火熱。
藉由對IGZO的研究，在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline：c軸配向結晶)結構及nc(nanocrystalline：奈米晶)結構(參照非專利文獻1至非專利文獻3)。非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。非專利文獻4及非專利文獻5中公開了一種比CAAC結構及nc結構的結晶性更低的氧化物半導體中也具有微小的結晶。
將IGZO用於活性層的電晶體具有極低的關態電流(參照非專利文獻6)，已知有利用了該特性的LSI及顯示器(參照非專利文獻7及非專利文獻8)。
另外，作為記憶體裝置之一已知有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM包括多個記憶單元以矩陣狀設置的單元陣列、多個位元線及多個字線。記憶單元與多個位元線中的任意一個及多個字線中的任意一個電連接。字線被供應用來選擇進行資料的寫入及讀出的記憶單元的選擇信號。向記憶單元寫入資料及從記憶單元讀出資料都藉由位元線進行。
例如，當藉由位元線A向記憶單元X寫入資料時，有時起因於位元線A的電位的雜訊傳導至與位元線A鄰接的位元線B。當發生上述情況時，與位元線B電連接的記憶單元Y的保持資料有時發生非意圖性的改寫。作為抑制該雜 訊的影響的方法之一，已公開有交叉位元線對方式(twisted bit-line method)(參照專利文獻1)。
作為DRAM，有折疊位元線方式(folded bit-line)和開放型位元線方式(open bit-line)這兩個方式。
[專利文獻1]日本專利申請公開第平2-244485號公報
[非專利文獻1]S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186
[非專利文獻2]S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
[非專利文獻3]S. Ito et al., “The Proceedings of AM-FPD’ 13 Digest of Technical Papers”, 2013, p.151-154
[非專利文獻4]S. Yamazaki et al., “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022
[非專利文獻5]S. Yamazaki, “ECS Transactions”,2014, volume 64, issue 10, p.155-164
[非專利文獻6]K. Kato et al., “Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7
[非專利文獻7]S. Matsuda et al., “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217
[非專利文獻8]S. Amano et al., “SID Symposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629
交叉位元線對方式可以用於折疊位元線方式的記憶體裝置，但是不能用於記憶單元積體度高的開放位元線方式的記憶體裝置。因此，難以進行單元陣列的高積體化。
本發明的一個實施方式的目的之一是提供一種積體度高的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種不易受雜訊影響的記憶體裝置。另外，本發明的目的之一是提供一種可靠性高的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗低的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括第一單元陣列、第二單元陣列、第一位元線對及第二位元線對。第一單元陣列與第二單元陣列具有互相重疊的區域。第一單元陣列包括A個(A為1以上的整 數)第一記憶單元、B個(B為1以上的整數)第一記憶單元及C個(C為1以上的整數)第一記憶單元。第二單元陣列包括D個(D為1以上的整數)第二記憶單元、E個(E為1以上的整數)第二記憶單元及F個(F為1以上的整數)第二記憶單元。第一位元線對中的一個位元線與A個第一記憶單元電連接，第一位元線對中的另一個位元線與D個第二記憶單元電連接。第二位元線對中的一個位元線與B個第一記憶單元及F個第二記憶單元電連接，第二位元線對中的另一個位元線與C個第一記憶單元及E個第二記憶單元電連接。
另外，本發明的另一個實施方式是在上述記憶體裝置中還包括多個第一位元線對及多個第二位元線對且第一位元線對與第二位元線對交替設置的記憶體裝置。
較佳的是，至少一個第一記憶單元包括第一電晶體和第一電容元件，並且至少一個第二記憶單元包括第二電晶體和第二電容元件。
第一電晶體及第二電晶體較佳為半導體層中含有氧化物半導體的電晶體。較佳為D為A的0.8倍以上且1.2倍以下。較佳為C與E的總數為B與F的總數的0.8倍以上且1.2倍以下。
根據本發明的一個實施方式可以對開放位元線方式的記憶體裝置應用交叉位元線對方式。
根據本發明的一個實施方式可以提供如下裝置：積體度高的記憶體裝置； 不易受雜訊影響的記憶體裝置；可靠性高的記憶體裝置；低功耗的記憶體裝置；新穎的記憶體裝置；新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。本發明的一個實施方式並不需要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述效果以外的效果。
10‧‧‧記憶單元
10a‧‧‧記憶單元
10b‧‧‧記憶單元
100‧‧‧記憶體裝置
110‧‧‧層
111‧‧‧週邊電路
112‧‧‧控制電路
115‧‧‧週邊電路
120‧‧‧層
121‧‧‧行解碼器
122‧‧‧列解碼器
123‧‧‧行驅動器
124‧‧‧列驅動器
125‧‧‧輸入電路
126‧‧‧輸出電路
127‧‧‧感測放大器
128‧‧‧電壓生成電路
130a‧‧‧單元陣列
130b‧‧‧單元陣列
131‧‧‧交叉部
141‧‧‧PSW
142‧‧‧PSW
在圖式中：圖1A和圖1B是示出半導體裝置的結構例的圖；圖2是說明單元陣列的結構例的圖；圖3A和圖3B是示出位元線對的配置例的圖；圖4A和圖4B是示出位元線對的配置例的圖；圖5是示出與位元線電連接的記憶單元的圖；圖6A至圖6C是示出記憶單元的電路結構例的圖；圖7A和圖7B是示出電晶體的Id-Vg特性、VBias的變化特性的圖；圖8A和圖8B是說明折疊位元線方式的記憶體裝置與開放位元線方式的記憶體裝置的圖；圖9A1、圖9B1、圖9A2和圖9B2是說明位元線與感測放大器的圖以及說明位元線的電位變化的圖；圖10是示出半導體裝置的結構例的圖； 圖11是示出半導體裝置的結構例的圖；圖12A和圖12B是示出電子構件的例子的圖；圖13A至圖13E是示出電子裝置的例子的圖；圖14是示出電子裝置的例子的圖。
參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而有時省略其重複說明。
此外，為了便於對發明的理解，圖式等示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時省略圖示。
另外，尤其在俯視圖(也稱為平面圖)或透視圖等中，為了便於對發明的 理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
本說明書等中的“第一”、“第二”等的序數詞是為了避免組件的混同而使用的，其並不表示製程順序或者層疊順序等的順序或次序。另外，關於本說明書等中不附加序數詞的用詞，為了避免組件的混同在申請專利範圍中有時對該用詞附加序數詞。注意，關於本說明書等中附加序數詞的用詞，在申請專利範圍中有時對該用詞附加其他序數詞。注意，關於本說明書等中附加有序數詞的術語，在申請專利範圍中有時省略其序數詞。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，“上”或“下”不侷限於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，“絕緣層A上的電極B”不需要在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
另外，由於“源極”及“汲極”的功能，例如在採用不同極性的電晶體時或在電路工作中電流的方向變化時等，根據工作條件等而相互調換，因此很難限定哪個是“源極”哪個是“汲極”。因此，在本說明書中，“源極”及“汲極”可以互相調換。
另外，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中還公開了圖式或文中所示的連接關係以外的連接關係。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的物質”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接對象間的電信號的授受，就對其沒有特別的限制。因此，即便記載為“電連接”，在實際電路中有時存在沒有物理連接的部分而只是佈線延伸的情況。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極與 汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體層的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體層的側面的電晶體中，有時形成在半導體層的側面上的通道形成區的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在此情況下，有時難以藉由實測估計有效通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假定半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以正確地估測實效的通道寬度。
於是，在本說明書中，有時將外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在僅記作“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在僅記作“通道寬度”時，有時表示實效的通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、有效通 道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
另外，半導體的“雜質”例如是構成半導體的主要成分之外的物質。例如，濃度小於0.1atomic%的元素可以說是雜質。有時由於包含雜質而半導體的DOS(Density of States：態密度)變高，載子移動率降低或結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。在是氧化物半導體的情況下，有時水也作為雜質起作用。另外，在是氧化物半導體時，有時例如由於雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
另外，在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為-5°以上且5°以下的情況。此外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”或“正交”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為85°以上且95°以下的情況。另外，“大致 垂直”是指兩條直線形成的角度為60°以上且120°以下的情況。
另外，在本說明書等中，除非特別敘述，關於計數值或計量值提到“同一”、“相同”、“相等”或“均勻”(包括它們的同義詞)等的情況下，包括±20%的變動作為誤差。
另外，在本說明書等中，當在利用光微影法形成光阻遮罩之後進行蝕刻製程時，在沒有特別說明的情況下，在蝕刻製程結束之後去除該光阻遮罩。
另外，在本說明書等中，高電源電位VDD(也稱為“VDD”或“H電位”)是指比低電源電位VSS高的電位的電源電位。另外，低電源電位VSS(也稱為“VSS”或“L電位”)是指比高電源電位VDD低的電位的電源電位。此外，也可以將接地電位(也稱為“GND”或“GND電位”)用作VDD或VSS。例如，在VDD是接地電位時，VSS是低於接地電位的電位，在VSS是接地電位時，VDD是高於接地電位的電位。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
另外，除非特別敘述，本說明書等所示的電晶體為增強型(常關閉型)的場效應電晶體。此外，除非特別敘述，本說明書等所示的電晶體為n通道電 晶體。由此，除非特別敘述，其臨界電壓(也稱為“Vth”)大於0V。
實施方式1
參照圖式對本發明的一個實施方式的記憶體裝置進行說明。
首先，說明折疊位元線方式的記憶體裝置及開放位元線方式的記憶體裝置。
圖8A是說明折疊位元線方式的記憶體裝置901的方塊圖。記憶體裝置901包括：包括以矩陣狀配置的記憶單元911的單元陣列921、多個字線、多個位元線及多個感測放大器SA。在記憶體裝置901中，多個位元線以在行方向(或列方向)上延伸的方式設置，多個字線以在列方向(或行方向)上延伸的方式設置。
多個字線各自與多個位元線對交叉。多個位元線包括多個位元線BL和多個位元線BLB。圖8A中示出三根位元線BL(位元線BL1至位元線BL3)和三根位元線BLB(位元線BLB1至位元線BLB3)。
在折疊位元線方式的記憶體裝置901中，位元線BL與位元線BLB交替設置。另外，由一根位元線BL與一根位元線BLB構成一個位元線對。在記憶體裝置901中，示出由位元線BL1與位元線BLB1構成的位元線對、由位元線BL2與位元線BLB2構成的位元線對以及由位元線BL3與位元線BLB3構成的位元 線對。另外，一個感測放大器SA與一個位元線對電連接。
記憶單元911設置在字線與位元線的交點附近。但是，在一個位元線對中，與位元線BL電連接的記憶單元911、與位元線BLB電連接的記憶單元911不能與同一字線電連接。因此，在折疊位元線方式的記憶體裝置中，不能在所有的交點附近設置記憶單元。所以，難以實現單元陣列的高積體化。
圖8B是說明開放位元線方式的記憶體裝置902的方塊圖。在開放位元線方式的記憶體裝置902中，位元線BL設置於單元陣列921a中，位元線BLB設置於單元陣列921b中。另外，單元陣列921a和單元陣列921b各設置有多個字線。
在開放位元線方式的記憶體裝置902中，位元線BL與位元線BLB設置在不同的單元陣列中並且各單元陣列中都設置有字線，所以可以在所有的交點附近設置記憶單元。由此，易於單元陣列的高積體化。
感測放大器SA讀出記憶單元911所保持的資料。當利用字線選擇指定的記憶單元911時，被選擇的記憶單元911的資料被供應至位元線(位元線BL或位元線BLB)，該位元線的電位發生變動。感測放大器SA放大位元線BL與位元線BLB的電位差並將其輸出。
圖9A1示出記憶體裝置901的位元線與感測放大器SA。圖9A2是示出位元線的電位變化的時序圖。
各位元線藉由寄生電容而電容耦合。例如，位元線BLB1與位元線BL2間存在寄生電容Cp。因此，當因資料寫入而使位元線BLB1的電位反相時，與其鄰接的位元線BL2的電位有時也發生變動。
參照圖9A2說明記憶體裝置901的誤動作。在期間T0，使位元線BL1及位元線BLB2為稍低於H電位的電位，並使位元線BLB1及位元線BL2為稍高於L電位的電位。在期間T1，當位元線BLB1被供應H電位時，藉由寄生電容Cp與位元線BLB1電容耦合的位元線BL2的電位也上升有時會變得高於位元線BLB2的電位。感測放大器SA將微弱的電位差放大，而使包括位元線BL2的位元線對讀出錯誤資料。也就是說，位元線BLB1的電位變動以雜訊的方式影響位元線BL2。
藉由使位元線BL2與位元線BLB2交叉可以減輕雜訊的影響。在本說明書等中，將包括位元線BL與位元線BLB的交叉部的位元線對稱作“交叉位元線對”。圖9B1是示出包括交叉位元線對的記憶體裝置901的位元線與感測放大器SA的圖。另外，圖9B2是示出交叉位元線對的電位變化的時序圖。
在圖9B1中，包括位元線BL2與位元線BLB2的位元線對為交叉位元線對。圖9B1所示的交叉位元線對包括三個交叉部931，位元線BL2的一部分、位元線BLB2的一部分與位元線BLB1鄰接。明確地說，位元線BL2的區域D1及區域D2、位元線BLB2的區域DB1及區域DB2與位元線BLB1鄰接。
如上所述，位元線BLB1與位元線BL2間存在寄生電容Cp。同樣地，將位元線BLB1與位元線BLB2間的寄生電容記作寄生電容CpB。寄生電容Cp的電容值與區域D1的長度和區域D2的長度的總和成正比。同樣地，寄生電容CpB的電容值與區域DB1的長度和區域DB2的長度的總和成正比。較佳為寄生電容Cp的電容值與寄生電容CpB的電容值相同。因此，較佳為位元線BL2的與位元線BLB1鄰接的區域的長度和(區域D1和區域D2的長度和)等於位元線BLB2的與位元線BLB1鄰接的區域的長度和(區域DB1和區域DB2的長度和)。
寄生電容Cp的電容值與與區域D1連接的記憶單元的個數及與區域D2連接的記憶單元的個數的總和成正比。同樣地寄生電容CpB的電容值與與區域DB1連接的記憶單元的個數和與區域DB2連接的記憶單元的個數的總和成正比。因此，較佳為與區域D1連接的記憶單元的個數和與區域D2連接的記憶單元的個數的總和等於與區域DB1連接的記憶單元的個數及與區域DB2連接的記憶單元的個數的總和。
參照圖9B2對交叉位元線對的電位變化進行說明。在期間T0，使位元線BL1及位元線BLB2為稍微低於H電位的電位，並使位元線BLB1及位元線BL2為稍微高於L電位的電位。在期間T1，當位元線BLB1被供應H電位時，藉由寄生電容Cp與位元線BLB1電容耦合的位元線BL2的電位上升。另外，藉由寄生電容CpB與位元線BLB1電容耦合的位元線BLB2的電位也上升。因此，交 叉位元線對中位元線BL2及位元線BLB2的電位都上升。因此，兩者的電位差即便受到雜訊的影響也幾乎不發生變化。
在折疊位元線方式的記憶體裝置中，藉由交替地設置交叉位元線對和非交叉位元線對，可以防止因雜訊引起的誤動作，由此可以提高記憶體裝置的可靠性。在開放位元線方式的記憶體裝置中，由於一個位元線對中的位元線BL和位元線BLB分別位於同一平面上的不同單元陣列中，所以無法實現交叉位元線對。
〈〈記憶體裝置100〉〉
圖1A是示出本發明的一個實施方式的記憶體裝置的結構例的方塊圖。圖1A和圖1B所示的記憶體裝置100包括層110和層120。層120包括層120a及層120b。在本發明的一個實施方式的記憶體裝置100中，層120a與層120b重疊地設置。另外，層120也可以與層110重疊地設置(參照圖1B)。
層120a包括單元陣列130a。單元陣列130a包括以矩陣狀配置的多個記憶單元10a。層120b包括單元陣列130b。單元陣列130b包括以矩陣狀配置的多個記憶單元10b。單元陣列130a與單元陣列130b有互相重疊的區域。
〈層110〉
層110包括PSW141(功率開關)、PSW142及週邊電路115。週邊電路115包括週邊電路111、控制電路112及電壓生成電路128。
在記憶體裝置100中，根據需要可以適當地取捨上述各電路、各信號及各電壓。或者，也可以增加其它電路或其它信號。信號BW、CE、GW、CLK、WAKE、ADDR、WDA、PON1、PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
另外，信號BW、CE及信號GW是控制信號。信號CE為晶圓賦能信號，信號GW為全域寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料信號，信號RDA為讀出資料信號。信號PON1、PON2為電源閘控控制用信號。此外，信號PON1、PON2也可以在控制電路112中生成。
控制電路112為具有控制記憶體裝置100的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定記憶體裝置100的工作模式(例如，寫入工作、讀出工作)。或者，控制電路112生成週邊電路111的控制信號，以執行上述工作模式。
電壓生成電路128具有生成負電壓(VBG)的功能。VBG被施加至後述用於記憶單元10的電晶體的背閘極。WAKE具有控制對電壓生成電路128輸入CLK的功能。例如，當WAKE被施加H位準的信號時，信號CLK被輸入到電壓生成電路128，電壓生成電路128生成VBG。
週邊電路111是用來對單元陣列130a及單元陣列130b進行資料的寫入及讀出的電路。週邊電路111包括行解碼器121、列解碼器122、行驅動器123、列驅動器124、輸入電路125、輸出電路126及感測放大器127。
行解碼器121及列解碼器122具有對信號ADDR進行解碼的功能。行解碼器121是用來指定要訪問行的電路，列解碼器122是用來指定要訪問列的電路。行驅動器123具有選擇連接到由行解碼器121指定的行中的記憶單元10的字線的功能。列驅動器124具有如下功能：將資料寫入單元陣列130a及單元陣列130b的功能；從單元陣列130a及單元陣列130b讀出資料的功能；保持所讀出的資料的功能等。
輸入電路125具有保持信號WDA的功能。輸入電路125中保持的資料輸出到列驅動器124。輸入電路125的輸出資料是寫入單元陣列130a及單元陣列130b的資料(Din)。列驅動器124從單元陣列130a及單元陣列130b讀出的資料(Dout)被輸出至輸出電路126。輸出電路126具有保持Dout的功能。另外，輸出電路126具有將Dout輸出到記憶體裝置100的外部的功能。從輸出電路126輸出的資料信號為信號RDA。
PSW141具有控制向週邊電路115供給VDD的功能。PSW142具有控制向行驅動器123供給VHM的功能。在此，記憶體裝置100的高電源電壓為VDD，低電源電壓為GND(地電位)。另外，VHM是用來使字線成為高位準的高電源電壓，其高於VDD。利用信號PON1控制PSW141的開/關，利用信號PON2 控制PSW142的開/關。在圖1A中，週邊電路115中被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
感測放大器127包括多個感測放大器SA(圖1A和圖1B中未示出)。一個感測放大器SA與後述的位元線對中的一個電連接並具有放大位元線對的兩根位元線間的電位差的功能。明確地說，感測放大器SA具有如下功能：將一個位元線的電位作為參考電位，放大該參考電位與另一個位元線的電位之差。
〈層120〉
參照圖2對層120的結構例進行詳細說明。圖2是用來說明層120中的單元陣列130a及單元陣列130b的結構的透視圖。另外，圖2中示出表示X方向、Y方向及Z方向的箭頭。X方向、Y方向及Z方向彼此正交。
層120包括單元陣列130a、單元陣列130b、在Y方向(列方向)上延伸的N根(N為1以上的整數)位元線BL以及在Y方向上延伸的N根位元線BLB。在圖2中，將第i根(i為1以上且N以下的整數)位元線BL記作位元線BL[i]。另外，將第i根的位元線BLB記作位元線BLB[i]。
另外，層120包括在X方向(行方向)上延伸的M根(M為1以上的整數)字線WLa以及在X方向上延伸的M根字線WLb。字線WLa設置於單元陣列130a，字線WLb設置於單元陣列130b。在圖2中，將第j根(j為1以上且M以下的整數)字線WLa記作字線WLa[j]。另外，將第i根的字線WLb記作字線 WLb[j]。
單元陣列130a包括以矩陣狀配置的N×M個記憶單元10a。單元陣列130b包括以矩陣狀配置的N×M個記憶單元10b。記憶單元10a與字線WLa中的任意一個電連接。記憶單元10b與字線WLb中的任意一個電連接。
一個位元線BL與一個位元線BLB構成一個位元線對。例如，位元線BL[i]與位元線BLB[i]構成第i組的位元線對。由此，層120具有N組位元線對。
N組位元線對包括平行位元線對和交叉位元線對。平行位元線對是指單元陣列130a及單元陣列130b中的如下位元線對：其中，位元線BL僅設置於單元陣列130a或單元陣列130b的一方，位元線BLB僅設置於單元陣列130a或單元陣列130b的另一方。因此，在平行位元線對中，位元線BL與記憶單元10a或記憶單元10b的一方電連接，位元線BLB與記憶單元10a或記憶單元10b的另一方電連接。
交叉位元線對是指單元陣列130a及單元陣列130b中的如下位元線對：位元線BL與位元線BLB都具有設置在單元陣列130a中的區域及設置於單元陣列130b中的區域。因此，在交叉位元線對中，位元線BL與位元線BLB都包括與記憶單元10a電連接的區域及與記憶單元10b電連接的區域。
交叉位元線對在從X方向看時在單元陣列130a及單元陣列130b間具有位元線 BL與位元線BLB交叉的區域(交叉部131)。平行位元線對在從X方向看時在單元陣列130a及單元陣列130b間不具有交叉部131。
圖3A是示出位元線對的配置例的透視圖。圖3B是用來輔助對圖3A的理解的平面圖。圖3A及圖3B中示出2組平行位元線對和2組交叉位元線對。較佳為平行位元線對與交叉位元線對交替地設置。藉由交替地設置平行位元線對與交叉位元線對，可以提高雜訊抑制效果。
雖然圖3A及圖3B中示出具有兩個交叉部131的交叉位元線對，但是交叉位元線對中的交叉部131個數為一個以上即可。另外，從X方向看時，所有的交叉位元線對所包括的交叉部131的位置無需都對齊。交叉位元線對可以具有不同數量的交叉部131。
可以由交叉位元線對構成所有的位元線對。圖4A是示出當所有的位元線對都由交叉位元線對構成時的配置例的透視圖。圖4B是用來輔助對圖4A的理解的平面圖。當所有的位元線對都由交叉位元線對構成時，較佳為從X方向看時使鄰接的位元線對的交叉部131彼此互不重疊。
位元線BL的寄生電容及位元線BLB的寄生電容根據電連接到各位元線的記憶單元的數量而變化。圖5是示出與位元線電連接的記憶單元的透視圖。圖5中分別示出位元線BL[i]、位元線BLB[i]、位元線BL[i+1]及位元線BLB[i+1]的一部分。位元線BL[i]與位元線BLB[i]構成一個平行位元線對，位元線 BL[i+1]與位元線BLB[i+1]構成一個交叉位元線對。
在圖5中，單元陣列130a包括：包括A個(A為1以上的整數)記憶單元10a的記憶單元群50A；包括B個(B為1以上的整數)記憶單元10a的記憶單元群50B；包括C個(C為1以上的整數)記憶單元10a的記憶單元群50C。
另外，單元陣列130b包括：包括D個(D為1以上的整數)記憶單元10b的記憶單元群50D；包括E個(E為1以上的整數)記憶單元10b的記憶單元群50E；包括F個(F為1以上的整數)記憶單元10b的記憶單元群50F。
位元線BL[i]與記憶單元群50A中的A個記憶單元10a分別電連接。位元線BLB[i]與記憶單元群50D中的D個記憶單元10b分別電連接。
位元線BL[i+1]與記憶單元群50B中的B個記憶單元10a分別電連接，並與記憶單元群50F中的F個記憶單元10b分別電連接。
位元線BLB[i+1]與記憶單元群50E中的E個記憶單元10b分別電連接，並與記憶單元群50C中的C個記憶單元10a分別電連接。
平行位元線對與交叉位元線對間產生的寄生電容中較佳為單元陣列130a側產生的寄生電容Cpa與單元陣列130b側產生的寄生電容Cpb的電容值相等。明確地說，寄生電容Cpb的電容值較佳為寄生電容Cpa的0.8倍以上且1.2倍以 下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。藉由使寄生電容Cpa與寄生電容Cpb的電容值相等或者接近，可以不易受雜訊的影響。
因此，較佳為記憶單元群50A中的記憶單元10a的個數A與記憶單元群50D中的記憶單元10b的個數D相同。明確地說，D較佳為A的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
另外，記憶單元群50B中的記憶單元10a的個數B及記憶單元群50F中的記憶單元10b的個數F的總數較佳為與記憶單元群50C中的記憶單元10a的個數C及記憶單元群50E中的記憶單元10b的個數E的總數相同。明確地說，C+E較佳為B+F的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
[記憶單元]
圖6A示出能夠用於記憶單元10a及記憶單元10b的電路結構例。記憶單元10a及記憶單元10b包括電晶體M1和電容元件CA。電晶體M1包括前閘極(有時簡稱為閘極)及背閘極。
電晶體M1的源極或汲極與電容元件CA的一個電極電連接，電晶體M1的源極或汲極的另一方與位元線BL或位元線BLB電連接，電晶體M1的閘極與字線WLa或字線WLb電連接，電晶體M1的背閘極與佈線BGL電連接。電容元 件CA的另一個電極與佈線CAL電連接。
佈線CAL是用來對電容元件CA的另一個電極施加規定的電位的佈線。在進行資料的寫入時以及資料的讀出時，較佳為對佈線CAL施加低位準電位(有時也稱作參考電位)。
佈線BGL是用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意的電位，可以增大或減少電晶體M1的臨界電壓。
資料的寫入及讀出藉由如下方法進行：對字線WLa及/或字線WLb供應使電晶體M1變為導通狀態的電位來使電晶體M1變為導通狀態，由此使位元線BL或位元線BLB與電容元件CA的一個電極電連接。
圖6B所示的電路結構例可以用於記憶單元10a及記憶單元10b。在圖6B所示的電路結構例中，電晶體M1的背閘極與字線WLa或字線WLb電連接不與佈線BGL電連接。藉由採用該結構，可以將與電晶體M1的閘極相同的電位施加到電晶體M1的背閘極，由此當電晶體M1為導通狀態時可以增加流過電晶體M1的源極與汲極間的電流(通態電流)。
另外，電晶體M1也可以為單閘極結構的電晶體，也就是說不具有背閘極的電晶體。圖6C示出作為電晶體M1使用單閘極結構的電晶體時的電路結構例。圖6C所示的電晶體M1由於不具有背閘極，由此可以縮短記憶單元的製 程。
另外，作為電晶體M1較佳為使用作為通道將形成於其中的半導體層使用氧化物半導體的電晶體(也稱為“ox電晶體”)。例如，作為通道將形成於其中的半導體層，可以使用含有銦、元素M(元素M為鋁、鎵、釔或錫)和鋅中的任意一個的氧化物半導體。尤其是，作為ox電晶體的半導體層較佳為使用由銦、鎵、鋅構成的氧化物半導體。
使用含有銦、鎵、鋅的氧化物半導體的ox電晶體具有關態電流極小的特性。藉由作為電晶體M1使用ox電晶體，可以使電晶體M1的洩漏電流變得非常低。也就是說，可以利用電晶體M1長時間地保持寫入資料，由此可以減少記憶單元的更新頻率。或者，可以無需進行記憶單元的更新工作。另外，由此洩漏電流非常低，記憶單元可以保持多值資料或類比資料。
在本說明書等中，將使用ox電晶體的DRAM稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：動態氧化物半導體隨機存取記憶體)。藉由作為電晶體M1使用ox電晶體，可以構成DOSRAM。
圖7A示出電晶體電特性之一的Id-Vg特性的一個例子。Id-Vg特性表示相對於閘極電壓(Vg)變化的汲極電流(Id)變化。圖7A的橫軸以線性標度表示Vg。另外，圖7A的縱軸以對數標度表示Id。圖7A示出ox電晶體的Id-Vg特性。 如圖7A所示，ox電晶體即便在高溫下工作，關態電流也不易增加。但是，ox電晶體隨著溫度上升Vth向負方向移動。因此，當作為電晶體M1使用ox電晶體時，較佳為對Vg及/或背閘極電壓(VBG)施加用於進行溫度補正的偏置電壓(VBias)。
圖7B示出相對於溫度變化的VBias的電壓變化的一個例子。圖7B的橫軸以線性標度表示溫度。另外，圖7B的縱軸以線性標度表示VBias。電晶體M1的工作溫度越高，VBias越小。VBias的大小可以相對於溫度變化以線形變化，也可以以非線形變化。另外，雖然圖7B中將溫度為0℃時的VBias標為0V，例如，也可以將溫度為20℃時的VBias標為0V。
本實施方式可以與其他的實施方式等所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，參照圖式對記憶體裝置100及記憶體裝置100A的剖面結構例進行說明。
〈記憶體裝置的結構例〉
圖10示出記憶體裝置100的一部分的剖面。圖10所示的記憶體裝置100在基板231上層疊層110、層120a及層120b。在圖10中，示出作為基板231使用單晶半導體基板(例如，單晶矽基板)的情況。層110中的電晶體的源極、汲極及 通道形成於基板231的一部分中。另外，層120a及層120b包含薄膜電晶體(例如，ox電晶體)。
[層110]
在圖10中，層110在基板231上具有電晶體233a、電晶體233b及電晶體233c。在圖10中，示出電晶體233a、電晶體233b及電晶體233c的通道長度方向的剖面。
電晶體233a、電晶體233b及電晶體233c的通道形成於基板231的一部分中。當積體電路被要求高速工作時，較佳為作為基板231使用單晶半導體基板。
電晶體233a、電晶體233b及電晶體233c由於元件分離層232而彼此電分離。元件分離層的形成可以使用LOCOS(Local Oxidation of Silicon：矽局部氧化)法、STI(Shallow Trench Isolation：淺溝槽隔離)法等。
另外，電晶體233a、電晶體233b及電晶體233c上設置有絕緣層234、絕緣層235、絕緣層237，絕緣層237中埋設有電極238。電極238藉由接觸插頭236與電晶體233a的源極或汲極電連接。
另外，電極238及絕緣層237上設置有絕緣層239、絕緣層240及絕緣層241，絕緣層239、絕緣層240及絕緣層241中埋設有電極242。電極242與電極238電連接。
另外，電極242及絕緣層241上設置有絕緣層243及絕緣層244，絕緣層243及絕緣層244中埋設有電極245。電極245與電極242電連接。
另外，電極245及絕緣層244上設置有絕緣層246及絕緣層247，絕緣層246及絕緣層247中埋設有電極249。電極249與電極245電連接。
另外，電極249及絕緣層247上設置有絕緣層248及絕緣層250，絕緣層248及絕緣層250中埋設有電極251。電極251與電極249電連接。
[層120a]
層120a設置在層110上。在圖10中，層120a包括電晶體368a、電晶體368b、電容元件369a及電容元件369b。圖10示出電晶體368a及電晶體368b的通道長度方向的剖面。電晶體368a及電晶體368b是具有背閘極的電晶體。
電晶體368a及電晶體368b的半導體層較佳為使用為金屬氧化物的一種的氧化物半導體。也就是說，電晶體368a及電晶體368b較佳為使用ox電晶體。
電晶體368a及電晶體368b設置在絕緣層361及絕緣層362上。另外，絕緣層362上設置有絕緣層363及絕緣層364。電晶體368a及電晶體368b的背閘極埋設於絕緣層363及絕緣層364中。絕緣層364上設置有絕緣層365及絕緣層366。另外，電極367埋設於絕緣層361至絕緣層366中。電極367與電極251電連接。
另外，電晶體368a、電晶體368b、電容元件369a及電容元件369b上形成有絕緣層371、絕緣層372及絕緣層373，絕緣層373上形成有電極375。電極375藉由接觸插頭374與電極367電連接。
另外，電極375上設置有絕緣層376、絕緣層377、絕緣層378及絕緣層379。另外，電極380埋設於絕緣層376至絕緣層379中。電極380與電極375電連接。
另外，電極380及絕緣層379上設置有絕緣層381及絕緣層382，絕緣層381及絕緣層382中埋設有電極383。電極383與電極380電連接。
[層120b]
層120b設置於層120a上。在圖10中，層120b包括電晶體538a、電晶體538b、電容元件539a及電容元件539b。圖10示出電晶體538a及電晶體538b的通道長度方向的剖面。電晶體538a及電晶體538b是具有背閘極的電晶體。
電晶體538a及電晶體538b的半導體層較佳為使用為金屬氧化物的一種的氧化物半導體。也就是說，電晶體538a及電晶體538b較佳為使用ox電晶體。
電晶體538a及電晶體538b設置在絕緣層531及絕緣層532上。另外，絕緣層532上設置有絕緣層533及絕緣層534。電晶體538a及電晶體538b的背閘極埋設於絕緣層533及絕緣層534中。絕緣層534上設置有絕緣層535及絕緣層536。另 外，電極537埋設於絕緣層531至絕緣層536中。電極537與電極383電連接。
另外，電晶體538a、電晶體538b、電容元件539a及電容元件539b上形成有絕緣層541、絕緣層542及絕緣層543，絕緣層543上形成有電極545。電極545藉由接觸插頭544與電極537電連接。
另外，電極545上設置有絕緣層546、絕緣層547及絕緣層548。另外，電極549埋設於絕緣層546至絕緣層548中。電極549與電極545電連接。
另外，電極549及絕緣層548上設置有絕緣層550及絕緣層551。絕緣層551上設置有絕緣層553。
〈變形例〉
圖11示出記憶體裝置100A的一部分的剖面。記憶體裝置100A是記憶體裝置100的變形例。記憶體裝置100A包括層110A、層120a及層120b。層110A、層120a及層120b依次層疊在基板231上。記憶體裝置100A中基板231使用絕緣性基板(例如，玻璃基板)。
層110A包括電晶體268a、電晶體268b及電容元件269a。層110A中的電晶體使用薄膜電晶體(例如，ox電晶體)。層120a及層120b與上述同樣地製造。
藉由使層110A中的電晶體都為ox電晶體，可以使層110A成為單極性的積體 電路。藉由使記憶體裝置100A中的電晶體都為ox電晶體，可以使記憶體裝置100A成為單極性的記憶體裝置。
<構成材料>
[基板]
雖然對可用於基板的材料沒有較大的限制，但是基板必需至少具有足夠高的耐熱性來耐受後面進行的熱處理。例如，作為基板，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板等。此外，也可以使用SOI基板或者在半導體基板上設置有應變電晶體或FIN型電晶體等半導體元件的基板等。另外，也可以使用可用於高電子移動率電晶體(HEMT：High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。也就是說，基板不僅是支撐基板，也可以是形成有電晶體等其他元件的基板。
此外，作為基板，可以使用硼矽酸鋇玻璃和硼矽酸鋁玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接製造電晶體和電容元件等，又可以在其他製造基板上製造電晶體和電容元件等，然後將其剝離並轉置到撓性基板上。另外，為了從製造基板剝離電晶體和電容元件等並將其轉置到撓性基板上，較佳為在製造基板與電晶體和電容元件等之間設置剝離層。
作為撓性基板，例如可以使用金屬、合金、樹脂或玻璃，或者它們的纖維等。用作基板的撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。用作基板的撓性基板例如可以使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作為樹脂例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是，芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板。
[絕緣層]
絕緣層採用如下材料的單層或疊層，該材料選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。另外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多種的材料。
在本說明書等中，氮氧化物是指氮含量大於氧含量的化合物。另外，氧氮化物是指氧含量大於氮含量的化合物。另外，例如可以使用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量各元素的含量。
另外，當將為金屬氧化物的一種的氧化物半導體用作半導體層時，為了防止半導體層中的氫濃度增加，較佳為降低絕緣層中的氫濃度。明確而言，絕緣層中的利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。尤其是，較佳為降低與半導體層接觸的絕緣層中的氫濃度。
另外，為了防止半導體層中的氮濃度增加，較佳為降低絕緣層中的氮濃度。明確而言，絕緣層中的利用SIMS測量的氮濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
絕緣層中的至少與半導體層接觸的區域的缺陷較佳為少，典型的是藉由電子自旋共振法(ESR：Electron Spin Resonance)觀察的信號較佳為少。例如，作為上述信號可舉出在g值為2.001時觀察到的E’中心。該E’中心起因於矽的懸空鍵。例如，作為絕緣層使用氧化矽層或氧氮化矽層時，可以使用起因於E’中心的自旋密度為3×1017spins/cm3以下、較佳為5×1016spins/cm3以下的氧化矽層或氧氮化矽層。
有時觀察到除了上述信號以外起因於二氧化氮(NO2)的信號。該信號因N的核自旋而分裂成三個信號，各個g值為2.037以上且2.039以下(第一信號)、g值為2.001以上且2.003以下(第二信號)及g值為1.964以上且1.966以下(第三信號)。
例如，作為絕緣層較佳為使用起因於二氧化氮(NO2)的信號的自旋密度為 1×1017spins/cm3以上且低於1×1018spins/cm3的絕緣層。
二氧化氮(NO2)等氮氧化物(NOx)在絕緣層中形成能階。該能階位於氧化物半導體層的能隙中。由此，當氮氧化物(NOx)擴散到絕緣層與氧化物半導體層的介面時，有時該能階在絕緣層一側俘獲電子。其結果是，被俘獲的電子留在絕緣層與氧化物半導體層的介面附近，由此使電晶體的臨界電壓向正方向漂移。因此，藉由作為絕緣層使用氮氧化物的含量少的膜，可以降低電晶體的臨界電壓的漂移。
作為氮氧化物(NOx)的釋放量少的絕緣層例如可以使用氧氮化矽層。該氧氮化矽層是在熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)中氨釋放量比氮氧化物(NOx)的釋放量多的膜，典型的是氨釋放量為1×1018個/cm3以上且5×1019個/cm3以下。注意，上述氨釋放量為TDS中的加熱處理溫度為50℃以上且650℃以下或50℃以上且550℃以下的範圍內的總量。
由於當進行加熱處理時，氮氧化物(NOx)與氨及氧起反應，所以藉由使用氨釋放量多的絕緣層可以減少氮氧化物(NOx)。
與氧化物半導體層接觸的絕緣層中的至少一個較佳為使用藉由加熱釋放氧的絕緣層形成。具體來說，較佳為使用如下絕緣層：在進行TDS分析(其中進行層表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理)時換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上， 1.0×1019atoms/cm3以上，或者1.0×1020atoms/cm3以上。注意，在本說明書等中也將藉由加熱釋放出的氧稱為“過量氧”。
包含過量氧的絕緣層也可以進行對絕緣層添加氧的處理來形成。作為氧添加處理，可以使用氧化氛圍下的熱處理、電漿處理等進行。或者，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等進行氧添加。作為氧添加處理所使用的氣體，可以舉出16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等的含氧氣體。在本說明書中，也將添加氧的處理稱為“氧摻雜處理”。氧摻雜處理也可以邊對基板進行加熱邊進行。
作為絕緣層，可以使用聚醯亞胺、丙烯酸類樹脂、苯並環丁烯類樹脂、聚醯胺、環氧類樹脂等具有耐熱性的有機材料。除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣層來形成絕緣層。
矽氧烷類樹脂相當於以矽氧烷類材料為起始材料而形成的包含Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
對絕緣層的形成方法沒有特別的限制。注意，有時根據絕緣層所使用的材料需要焙燒製程。在該情況下，藉由將絕緣層的焙燒製程和其他熱處理製 程兼併在一起，可以高效地製造電晶體。
[電極]
作為用來形成電極的導電材料，可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦等中的一種以上的金屬元素的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體、鎳矽化物等矽化物。
另外，也可以使用包含上述金屬元素和氧的導電材料。另外，也可以使用包含上述金屬元素和氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。另外，也可以使用銦錫氧化物(ITO：Indium Tin Oxide)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、銦鎵鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。
另外，也可以將多個由上述材料形成的導電層層疊來使用。例如，可以製成組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料與包含氮的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料、包含氧的導電材料與包含氮的導電材料的疊層結構。另外，也可以採用組合包含氮的導電材料和包含氧的導電材料的疊層結構。
另外，在作為半導體層使用氧化物半導體，並且作為閘極電極使用組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構的情況下，較佳為在半導體層一側設置包含氧的導電材料。藉由在半導體層一側設置包含氧的導電材料，從該導電材料釋放出的氧容易供應給半導體層中。
另外，作為電極，例如可以使用鎢或多晶矽等埋入性高的導電材料。此外，也可以使用埋入性高的導電材料與鈦層、氮化鈦層、氮化鉭層等障壁層(擴散防止層)的組合。有時將電極稱為“接觸插頭”。
尤其是，作為與閘極絕緣層接觸的電極較佳為使用不容易使雜質透過的導電材料。作為不容易使雜質透過的導電材料，例如可以舉出氮化鉭。
藉由作為絕緣層使用不容易使雜質透過的絕緣材料，並且作為與閘極絕緣層接觸的電極使用不容易使雜質透過的導電材料，來可以進一步抑制雜質擴散到電晶體中。由此，可以進一步提高電晶體的可靠性。也就是說，可以進一步提高記憶體裝置的可靠性。
[半導體層]
作為半導體層，可以使用單晶半導體、多晶半導體、微晶半導體、或非晶半導體等中的一個或多個。作為半導體材料，例如可以使用矽或鍺等。另外，也可以使用矽鍺、碳化矽、砷化鎵、氧化物半導體、氮化物半導體等化合物半導體或有機半導體等。
另外，當作為半導體層使用有機半導體時，可以使用具有芳環的低分子有機材料或π電子共軛導電高分子等。例如，可以使用紅螢烯、稠四苯、稠五苯、苝二醯亞胺、四氰基對醌二甲烷、聚噻吩、聚乙炔、聚對伸苯基伸乙烯基等。
半導體層也可以採用疊層結構。當半導體層採用疊層結構時，可以使用具有不同結晶狀態的半導體，也可以使用不同半導體材料。
另外，由於氧化物半導體的能帶間隙為2eV以上，當作為半導體層使用氧化物半導體時，可以實現關態電流極小的電晶體。明確而言，在源極與汲極間的電壓為3.5V且室溫(典型為25℃)下的每1μm通道寬度的關態電流可以為低於1×10-20A，低於1×10-22A，或低於1×10-24A。就是說，導通截止比可以為20位數以上。另外，在作為半導體層使用氧化物半導體的電晶體中，源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。另外，可以提供輸出電壓大且高耐壓的電晶體。另外，可以提供可靠性良好的記憶體裝置等。另外，可以提供輸出電壓大且高耐壓的記憶體裝置等。
此外，在本說明書等中，將在形成通道的半導體層中使用具有結晶性的矽的電晶體稱為“晶體Si電晶體”。
與ox電晶體相比，晶體Si電晶體可以容易得到較高的移動率。另一方面，晶 體Si電晶體難以實現如ox電晶體那樣的極小關態電流。因此，重要的是，根據目的或用途適當地選擇用於半導體層的半導體材料。例如，根據目的或用途，可以使用ox電晶體和晶體Si電晶體等的組合。
當作為半導體層使用氧化物半導體層時，較佳為藉由濺射法形成氧化物半導體層。藉由濺射法形成氧化物半導體層時，可提高氧化物半導體層的密度，所以是較佳的。在藉由濺射法形成氧化物半導體層的情況下，作為濺射氣體，可以使用稀有氣體(典型為氬)、氧或者稀有氣體和氧的混合氣體。此外，需要濺射氣體的高度純化。例如，作為用作濺射氣體的氧氣體或稀有氣體，使用露點為-60℃以下，較佳為-100℃以下的高純度氣體。藉由使用高純度濺射氣體形成薄膜，可以儘可能地防止水分等混入氧化物半導體層中。
在藉由濺射法形成氧化物半導體層的情況下，較佳為儘可能地去除濺射裝置所具有的成膜處理室內的水分。例如，較佳為使用低溫泵等吸附式真空泵對成膜處理室進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)。尤其是，較佳為在濺射裝置的待機時成膜處理室內的相當於H2O的氣體分子(相當於m/z=18的氣體分子)的分壓為1×10-4Pa以下，更佳為5×10-5Pa以下。
[金屬氧化物]
氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含選自硼、 矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用作元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
另外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的構成]
以下，對可用於在本發明的一個實施方式中公開的電晶體的CAC(Cloud-Aligned Composite)-OS的構成進行說明。
在本說明書等中，有時記載為CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外， 在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(控制開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該構成中，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區時，在電晶體的導通狀 態中可以得到高電流驅動力，亦即，大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M、Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M、Zn)層中的元素M的情況下，也可以將該層表示為(In、M、Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In、M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。 a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。能夠用於本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[具有金屬氧化物的電晶體]
接著，說明將上述金屬氧化物用於電晶體的通道形成區的情況。
藉由將上述金屬氧化物用於電晶體的通道形成區，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的金屬氧化物用於電晶體。在要降低金屬氧化物膜的載子密度的情況下，可以降低金屬氧化物膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物中的載子密度可以低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3，且為1×10-9/cm3以上。
此外，高純度本質或實質上高純度本質的金屬氧化物膜具有較低的缺陷態密度，因此有時具有較低的陷阱態密度。
此外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在陷阱態密度高的金屬氧化物中具有通道形成區的電晶體的電特性有時不穩定。
因此，為了使電晶體的電特性穩定，減少金屬氧化物中的雜質濃度是有效的。為了減少金屬氧化物中的雜質濃度，較佳為還減少附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
在金屬氧化物包含第14族元素之一的矽或碳時，在金屬氧化物中形成缺陷能階。因此，將金屬氧化物中或金屬氧化物的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，作為通道形成區使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為減少金屬氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的金屬氧化物中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當金屬氧化物包含氮時，容易產生作為載子的電子，使載子密度增高，而n型化。其結果是，在將包含氮的金屬氧化物用於通道形成區的電晶體容易具有常開啟特性。因此，在該金屬氧化物中，較佳為儘可能地減少通道形成區中的氮。例如，利用SIMS測得的金屬氧化物中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，作為通道形成區使用包含氫的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，將利用SIMS測得的氫濃度設定為低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質濃度被充分降低的金屬氧化物用於電晶體的通道形成區，可以使電晶體具有穩定的電特性。
<成膜方法>
用來形成絕緣層的絕緣材料、用來形成電極的導電材料或用來形成半導體 層的半導體材料可以利用濺射法、旋塗法、化學氣相沉積(CVD：Chemical Vapor Deposition)法(包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic Chemical Vapor Deposition)法、電漿增強CVD(PECVD：Plasma Enhanced CVD)法、高密度電漿CVD(HDPCVD：High density plasma CVD)法、減壓CVD(LPCVD：low pressure CVD)法、常壓CVD(APCVD：atmospheric pressure CVD)等)法、原子層沉積(ALD：Atomic Layer Deposition)法或分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、浸塗法、噴塗法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)形成。
電漿CVD法可以以較低的溫度得到高品質的膜。在利用不使用電漿的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生損傷。例如，包括在記憶體裝置中的佈線、電極、元件(電晶體、電容元件等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在記憶體裝置中的佈線、電極、元件等受損傷。另一方面，在採用不使用電漿的成膜方法的情況下，因為不發生這種電漿損傷，所以能夠提高記憶體裝置的良率。此外，不發生成膜時的電漿損傷，所以能夠得到缺陷較少的膜。
不同於從靶材等被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響，而具有良好的步階覆蓋性。尤其是，藉 由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於覆蓋縱橫比高的開口部的表面的情況等。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法及ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高記憶體裝置的生產率。
注意，在利用ALD法進行成膜的情況下，作為材料氣體較佳為使用不包含氯的氣體。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
本實施方式示出安裝有上述實施方式所示的記憶體裝置的電子構件及電子裝置的一個例子。
〈電子構件〉
首先，參照圖12A和圖12B對組裝有記憶體裝置100的電子構件的例子進行說明。
圖12A示出電子構件700及安裝有電子構件700的基板(電路板704)的透視圖。圖12A所示的電子構件700是IC晶圓，包括引線及電路部。電子構件700例如安裝於印刷電路板702。藉由組合多個該IC晶圓並使其分別在印刷電路板702上電連接，由此完成電路板704。
作為電子構件700的電路部設置上述實施方式所示的記憶體裝置100。雖然圖12A中作為電子構件700的封裝採用QFP(Quad Flat Package：四面扁平封裝)，但是封裝的方式不侷限於此。
圖12B示出電子構件730的透視圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶圓封裝)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置100。
電子構件730示出將記憶體裝置100用作寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)的例子。另外，半導體裝置735可以使用CPU(Central Processing Unit：中央處理器)、GPU(Graphics Processing Unit：圖形處理器)、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等積體電路 (半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線能夠與端子間距不同的多個積體電路電連接。多個佈線由單層或多層構成。另外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。另外，在使用矽插板的情況下，也可以使用TSV(through-silicon via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的 膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置100與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖12B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
〈電子裝置〉
接著，參照圖13A至圖13E及圖14對具有上述電子構件的電子裝置的例子進行說明。
圖13A所示的機器人2100包括運算裝置2110、照度感測器2101、麥克風2102、上部照相機2103、揚聲器2104、顯示器2105、下部照相機2106、障礙物感測器2107及移動機構2108。
上述電子構件可以用於機器人2100中的運算裝置2110、照度感測器2101、上部照相機2103、顯示器2105、下部照相機2106、障礙物感測器2107等。
麥克風2102具有檢測使用者的聲音及周圍的聲音等的功能。另外，揚聲器2104具有發出聲音的功能。機器人2100可以使用麥克風2102及揚聲器2104與使用者交流。
顯示器2105具有顯示各種資訊的功能。機器人2100可以將使用者所希望的資訊顯示在顯示器2105上。顯示器2105可以安裝有觸控面板。
上部照相機2103及下部照相機2106具有對機器人2100的周圍環境進行攝像的功能。另外，障礙物感測器2107可以檢測機器人2100使用移動機構2108移動時的前方的障礙物的有無。機器人2100可以使用上部照相機2103、下部照相機2106及障礙物感測器2107認知周囲環境而安全地移動。機器人2100 的內部的記憶體裝置可以使用上述的電子構件。
圖13B所示的飛行物2120包括運算裝置2121、螺旋槳2123及照相機2122，具有自主飛行功能。飛行物2120的內部的記憶體裝置可以使用上述的電子構件。
圖13C是示出汽車的一個例子的外觀圖。汽車2980包括照相機2981等。另外，汽車2980包括紅外線雷達、毫米波雷達、雷射雷達等各種感測器等。汽車2980對照相機2981所拍攝的影像進行分析，判斷行人的有無等周囲的交通狀況，由此可以進行自動駕駛。汽車2980的內部的記憶體裝置可以使用上述的電子構件。
圖13D所示的資訊終端2910包括外殼2911、顯示部2912、麥克風2917、揚聲器部2914、照相機2913、外部連接部2916及操作開關2915等。顯示部2912設置有使用撓性基板的顯示面板及觸控面板。另外，資訊終端2910在外殼2911的內側具有天線、電池等。資訊終端2910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。資訊終端2910的內部的記憶體裝置可以使用上述的電子構件。
圖13E示出手錶型資訊終端的一個例子。資訊終端2960包括外殼2961、顯示部2962、腕帶2963、錶扣2964、操作開關2965、輸入輸出端子2966等。另外，資訊終端2960在外殼2961的內側具有天線、電池等。資訊終端2960可以執行 行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。資訊終端2960的內部的記憶體裝置可以使用上述的電子構件。
圖14是示出掃地機器人的例子的示意圖。
掃地機器人5100包括頂面上的顯示器5101及側面上的多個照相機5102、刷子5103及操作按鈕5104。雖然未圖示，但是掃地機器人5100的底面設置有輪胎和吸入口等。此外，掃地機器人5100還包括紅外線感測器、超音波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等各種感測器。另外，掃地機器人5100包括無線通訊單元。掃地機器人5100的內部的記憶體裝置可以使用上述的電子構件。
掃地機器人5100可以自動行走，檢測垃圾5120，可以從底面的吸入口吸引垃圾。
另外，掃地機器人5100對照相機5102所拍攝的影像進行分析，可以判斷牆壁、傢俱或步階等障礙物的有無。另外，在藉由影像分析檢測佈線等可能會繞在刷子5103上的物體的情況下，可以停止刷子5103的旋轉。
可以在顯示器5101上顯示電池的剩餘電量和所吸引的垃圾的量等。另外，也可以在顯示器5101上顯示掃地機器人5100的行走路徑。另外，可以將顯示器 5101用作觸控面板並將操作按鈕5104設置於顯示器5101上。
掃地機器人5100可以與智慧手機等便攜電子裝置5140互相通訊。照相機5102所拍攝的影像可以顯示在便攜電子裝置5140上。因此，掃地機器人5100的擁有者在出門時也可以知道房間的情況。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。

Claims (6)

  1. 一種記憶體裝置，包括：第一單元陣列，該第一單元陣列包括A個第一記憶單元、B個第一記憶單元及C個第一記憶單元；第二單元陣列，該第二單元陣列包括D個第二記憶單元、E個第二記憶單元及F個第二記憶單元；以及第一位元線對和第二位元線對，其中，A、B、C、D、E和F為1以上的整數，該A個第一記憶單元、該B個第一記憶單元和該C個第一記憶單元都包括第一電晶體和第一電容元件，該D個第二記憶單元、該E個第二記憶單元和該F個第二記憶單元都包括第二電晶體和第二電容元件，該第一位元線對中的一個位元線電連接到該A個第一記憶單元的該第一電晶體，該第一位元線對中的另一個位元線電連接到該D個第二記憶單元的該第二電晶體，該第二位元線對中的一個位元線電連接到該B個第一記憶單元的該第一電晶體以及該F個第二記憶單元的該第二電晶體，該第二位元線對中的另一個位元線電連接到該C個第一記憶單元的該第一電晶體以及該E個第二記憶單元的該第二電晶體，該第一單元陣列與該第二單元陣列彼此重疊，並且，該第一電晶體的通道形成區和該第二電晶體的通道形成區都包含氧化物半導體。
  2. 一種記憶體裝置，包括： 第一單元陣列，該第一單元陣列包括A個第一記憶單元、B個第一記憶單元和C個第一記憶單元；第二單元陣列，該第二單元陣列包括D個第二記憶單元、E個第二記憶單元和F個第二記憶單元；以及第一位元線對和第二位元線對，其中，A、B、C、D、E和F為1以上的整數，該第一位元線對中的一個位元線電連接到該A個第一記憶單元，該第一位元線對中的另一個位元線電連接到該D個第二記憶單元，該第二位元線對中的一個位元線電連接到該B個第一記憶單元和該F個第二記憶單元，該第二位元線對中的另一個位元線電連接到該C個第一記憶單元和該E個第二記憶單元，並且，該第一單元陣列與該第二單元陣列彼此重疊。
  3. 根據申請專利範圍第1或2項之記憶體裝置，還包括多個該第一位元線對和多個該第二位元線對，其中該第一位元線對和該第二位元線對交替地設置。
  4. 根據申請專利範圍第1或2項之記憶體裝置，其中該D為該A的0.8倍以上且1.2倍以下。
  5. 根據申請專利範圍第1或2項之記憶體裝置，其中該C和該E的和為該B和該F的和的0.8倍以上且1.2倍以下。
  6. 根據申請專利範圍第1或2項之記憶體裝置，其中該第二單元陣列位於該第一單元陣列的上方。
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