JP2001084796A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリテスト動作時に、複数のワード線及びビ
ット線を同時に選択することにより、複数のメモリセル
に対して一括して書き込みを実行でき、メモリテスト時
間を短縮できる半導体記憶装置を提供する。 【解決手段】通常動作時にロウデコーダ１０ａ及びカラ
ムデコーダ２０ａは、ロウアドレス及びカラムアドレス
に応じて、ワード線及びビット線を一本ずつ選択し、そ
れに応じた選択メモリセルに対して書き込み／読み出し
が行われる。テスト動作時に、テスト信号に応じてロウ
デコーダ１０ａ及びカラムデコーダ２０ａは複数のワー
ド線及びビット線を同時に選択し、それに応じた複数の
メモリセルに対して一括してテストデータの書き込みが
行われるので、メモリテストにおけうテストデータの書
き込み時間を大幅に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にメモリテスト動作時に複数のメモリセルに対して、
一括してデータの書き込みを実現可能な半導体記憶装置
に関するものである。

【０００２】

【従来の技術】半導体記憶装置、例えば、ＤＲＡＭ（Dy
namic random access memory）及びＳＲＡＭ（Static r
andom access memory ）では、通常行列上に配置されて
いる複数のメモリセルによってメモリアレイが構成され
ている。同じ行に配置されている各メモリセルが同じワ
ード線に接続され、同じ列に配置されている各メモリセ
ルが同じビット線に接続されている。

【０００３】メモリセルのアクセスは、ロウデコーダ及
びカラムデコーダによって、ワード線及びビット線を選
択することによって行われる。例えば、書き込みのと
き、ロウデコーダによって選択されたワード線が活性化
され、それに接続されている一つまたは複数のメモリセ
ルに対して、ビット線を介して入力された書き込みデー
タに応じて書き込みが行われる。また、読み出し時も同
様に、ロウデコーダによって選択されたワード線が活性
化され、それに接続されている一つまたは複数のメモリ
セルからデータが読み出され、それぞれのメモリセルに
接続されているビット線に読み出しデータに応じた読み
出し信号が出力される。

【０００４】図７及び図８は、一般的に使用されている
ロウデコーダ１０及びカラムデコーダ２０の回路構成を
示す回路図である。なお、ここで、ロウデコーダ１０は
４ビットのロウアドレスＡＸ０，ＡＸ１，ＡＸ２，ＡＸ
３に応じてワード線ＷＬを選択し、カラムデコーダ２０
は、４ビットのカラムアドレスＡＹ０，ＡＹ１，ＡＹ
２，ＡＹ３に応じて、書き込み信号線ＷＧまたは読み出
し信号線ＲＧを選択する。

【０００５】図７に示すように、ロウデコーダ１０にお
いて、ノードＮＤ１と接地電位ＧＮＤとの間に、ｎＭＯ
ＳトランジスタＮ０，Ｎ１，Ｎ２，Ｎ３が直列接続され
ている。これらのトランジスタのゲートにそれぞれロウ
アドレスＡＸ０，ＡＸ１，ＡＸ２，ＡＸ３が印加され
る。なお、トランジスタＮ０〜Ｎ３のゲートにロウアド
レスＡＸ０，ＡＸ１，ＡＸ２，ＡＸ３及びそれぞれの論
理反転信号ＡＸ０Ｂ，ＡＸ１Ｂ，ＡＸ２Ｂ，ＡＸ３Ｂを
組み合わせて入力することによって、全部で１６通りの
組合せができる。即ち、４ビットのロウアドレス信号に
よって、１６本のワード線ＷＬ１〜ＷＬ１６を選択する
ことができる。

【０００６】電源電圧Ｖ_CCの供給線とノードＮＤ１との
間にｐＭＯＳトランジスタＰ１が接続され、そのゲート
に信号ＸＤＰが印加される。インバータＩＮＶ１の入力
端子がノードＮＤ１に接続され、その出力端子がノード
ＮＤ２に接続されている。一方、ｐＭＯＳトランジスタ
Ｐ２が電源電圧Ｖ_CCの供給線とノードＮＤ２との間に接
続され、そのゲートがノードＮＤ２に接続されている。
ｎＭＯＳトランジスタＮ５はワード線駆動信号ＸＢＴの
入力端子とワード線ＷＬの接続端子Ｔ_W1との間に接続さ
れ、そのゲートがｎＭＯＳトランジスタＮ４を介してノ
ードＮＤ２に接続されている。トランジスタＮ４のゲー
トが電源電圧Ｖ_CCの供給線に接続されている。ワード線
ＷＬの接続端子Ｔ_W1と接地電位ＧＮＤとの間にｎＭＯＳ
トランジスタＮ６が接続されている。トランジスタＮ６
のゲートがインバータＩＮＶ２の出力端子に接続され、
さらに、インバータＩＮＶ２の入力端子がノードＮＤ２
に接続されている。

【０００７】４ビットのロウアドレス信号ＡＸ０，ＡＸ
１，ＡＸ２，ＡＸ３に対して、上述した構成を有するロ
ウデコーダ１０が１６個配置される。それぞれのロウデ
コーダに入力されるロウアドレスＡＸ０，ＡＸ１，ＡＸ
２，ＡＸ３及びそれぞれの論理反転信号ＡＸ０Ｂ，ＡＸ
１Ｂ，ＡＸ２Ｂ，ＡＸ３Ｂに応じて、ワード線ＷＬ１〜
ＷＬ１６の何れかが選択される。選択されたワード線Ｗ
Ｌにワード線駆動信号ＸＢＴのに応じた電圧信号が印加
される。

【０００８】図８に示すように、カラムデコーダ２０
は、ＮＡＮＤゲートＮＧ１とインバータＩＮＶ３によっ
て構成されている。ＮＡＮＤゲートＮＧ１には、４ビッ
トのカラムアドレス信号ＡＹ０，ＡＹ１，ＡＹ２，ＡＹ
３が入力される。ＮＡＮＤゲートＮＧ１によって、これ
らの入力信号の反転論理積が出力され、さらにインバー
タＩＮＶ３によって、ＮＡＮＤゲートＮＧ１の出力信号
が反転される。インバータＩＮＶ３の出力端子が書き込
み信号線ＷＧまたは読み出し信号線ＲＧに接続されてい
る。

【０００９】上述したカラムデコーダ２０に、４ビット
のカラムアドレスＡＹ０，ＡＹ１，ＡＹ２，ＡＹ３また
はそれぞれの論理反転信号ＡＹ０Ｂ，ＡＹ１Ｂ，ＡＹ２
Ｂ，ＡＹ３Ｂが入力されるので、全部で１６通りの組合
せがある。即ち、カラムデコーダ２０が１６個配置さ
れ、それぞれのカラムデコーダにカラムアドレスＡＹ
０，ＡＹ１，ＡＹ２，ＡＹ３またはそれぞれの反転信号
ＡＹ０Ｂ，ＡＹ１Ｂ，ＡＹ２Ｂ，ＡＹ３Ｂが入力され
る。入力された４ビットのカラムアドレス及びそれぞれ
の論理反転信号に応じて、１６本の書き込み信号線ＷＧ
１〜ＷＧ１６または読み出し信号線ＲＧ１〜ＲＧ１６の
何れかが選択され、選択された書き込み信号線または読
み出し信号線がハイレベル、例えば、インバータＩＮＶ
３の動作電源電圧に保持される。

【００１０】

【発明が解決しようとする課題】ところで、上述した従
来のロウデコーダ１０及びカラムデコーダ２０を用いた
メモリ装置、例えば、１６行×１６列のメモリアレイを
有するメモリ装置において、メモリセルの選択は、４ビ
ットのロウアドレスと４ビットのカラムアドレスに応じ
て行われる。メモリセルをアクセスする場合に、１入出
力（通常１Ｉ／Ｏと呼ばれてる）のメモリセルに対し
て、ワード線単位でアクセスが行われる。例えば、メモ
リアレイにおいて、複数のワード線が順次選択され、選
択されたワード線に接続されているメモリセルに対して
データの書き込みまたは読み出しが行われる。また、ワ
ード線の他に、ビット線も一本ずつ選択することによっ
て、選択したワード線とビットの交差点に配置されてい
るメモリセルを選択メモリセルとして、それに対してデ
ータの読み出しまたは書き込みが行われる。即ち、一回
のメモリアクセスによって、一つのメモリセルだけがア
クセスできる。この場合、例えば、メモリアレイにある
すべてのメモリセルに対して書き込みを行うために、ワ
ード線数×ビット線数の回数のメモリ書き込みが必要と
なり、大容量のメモリの場合、膨大な書き込み時間を要
する。

【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、評価、生産選別などのときに行
われるメモリテストにおいて、複数のメモリセルを一括
して書き込みを実行でき、メモリテスト時間を短縮でき
る半導体記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、行列状に配置されてい
る複数のメモリセルからなるメモリセルアレイにおい
て、各メモリセルが各行ごとに配置されている複数のワ
ード線及び各列ごとに配置されている複数のビット線そ
れぞれ一本ずつに接続され、メモリアクセスのとき選択
ワード線を活性化し、当該選択ワード線に接続されてい
るメモリセルに対してデータの書き込み／読み出しを行
う半導体記憶装置であって、通常のメモリアクセスのと
き、行アドレスに応じて上記ワード線を一本ずつ選択す
る行デコーダと、列アドレスに応じて上記ビット線を一
本ずつ選択する列デコーダと、選択ワード線と選択ビッ
ト線に接続されているメモリセルに対してデータの書き
込み／読み出しを行う入出力回路と、テスト動作のと
き、テスト信号に応じて上記行デコーダに複数のワード
線を一括して選択させ、上記列デコーダに複数のビット
線を一括して選択させ、選択ワード線と選択ビット線に
接続されている複数のメモリセルに対して一括してデー
タの書き込みを行わせるテスト制御回路とを有する。

【００１３】また、本発明では、好適には、上記行デコ
ーダは、入力される上記行アドレスに応じて内部ノード
を論理ハイレベルまたは論理ローレベルの何れかに保持
する第１の設定回路と、ワード線駆動信号の供給端子と
上記ワード線との間に接続され、上記内部ノードの論理
レベルに応じてオン／オフし、オンするとき上記ワード
線駆動信号を上記ワード線に印加するスイッチング素子
と、上記テスト信号に応じて上記内部ノードを所定の論
理レベルに保持する第２の設定回路とを有する。

【００１４】また、本発明では、好適には、上記第１の
設定回路は、上記行アドレスの各ビットの信号に応じて
論理演算を行い、論理演算の結果に応じて上記内部ノー
ドのレベルを設定する論理回路を有し、当該論理回路
は、例えば、上記内部ノードと基準電位との間に直列接
続されている複数のトランジスタを有し、上記各トラン
ジスタの制御端子に、上記行アドレスの各ビットの信号
が印加される。

【００１５】また、本発明では、好適には、上記第２の
設定回路は、上記内部ノードと基準電位との間に接続さ
れ、制御端子に上記テスト信号が印加されるトランジス
タを有する。

【００１６】さらに、本発明では、好適には、上記列デ
コーダは、上記列アドレスの各ビットの信号を所定の論
理演算を行う第１の論理回路と、上記第１の論理回路の
演算結果と上記テスト信号とを論理演算し、当該論理演
算の結果に応じてビット線を選択する第２の論理回路と
を有する。

【００１７】本発明によれば、通常動作時に行デコーダ
及び列デコーダによって、行アドレス及び列アドレスに
応じて複数のワード線及びビット線からそれぞれ一本ず
つ選択して、選択ワード線及びビット線に対応している
メモリセルに対して書き込み／読み出しが行われる。即
ち、通常のメモリアクセスでは、一つのメモリセル、若
しくは一本のワード線に接続されている複数個のメモリ
セルに対して書き込み／読み出しが行われる。テスト動
作時に、テスト信号に応じて、行デコーダ及び列デコー
ダは、それぞれ複数のワード線及びビット線を一括して
選択する。これに応じて、選択された複数のワード線及
びビット線に接続されている複数のメモリセルに対し
て、一括してデータの書き込みが行われるので、テスト
動作におけるテストデータの書き込み時間を大幅に短縮
できる。

【００１８】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す図であり、半導体記憶装置の全体
の構成を示すブロック図である。図示のように、半導体
記憶装置は、その中心部を構成するロウデコーダ１０
ａ、カラムデコーダ２０ａ、メモリアレイ３０、センス
アンプ及びＩ／Ｏゲート４０、そして、周辺部を構成す
るクロックジェネレータ２（５０）、カラムアドレスバ
ッファ６０、リフレッシュコントローラ７０、リフレッ
シュカウンタ８０、ロウアドレスバッファ９０、クロッ
クジェネレータ１（１００）、データ入力バッファ１１
０、データ出力バッファ１２０及びテスト信号生成回路
１３０によって構成されている。

【００１９】本発明の半導体記憶装置は、テスト動作の
とき、テスト信号生成回路によって生成したテスト信
号、またはテスト信号入力端子を通して外部から直接供
給されるテスト信号に応じて、ロウデコーダ１０ａ及び
カラムデコーダ２０ａを制御することによって、メモリ
アレイ３０における複数のメモリセルに対して、同時に
アクセスを行い、メモリテスト時間の短縮を図るもので
ある。ロウデコーダ１０ａ、カラムデコーダ２０ａ及び
テスト信号生成回路１３０を除き、他の部分回路は、従
来の半導体記憶装置を構成する部分回路とほぼ同じ構成
及び機能を有するので、本実施形態では、ロウデコーダ
１０ａ、カラムデコーダ２０ａ及びテスト信号生成回路
１３０以外の部分回路は公知の技術を用いて構成する。
以下、本発明のロウデコーダ１０ａ、カラムデコーダ２
０ａ及びこれらのデコーダによってメモリセルが選択さ
れるメモリアレイ３０、さらにテスト信号生成回路１３
０それぞれについて説明する。

【００２０】図２は、メモリアレイ３０及びその周辺に
配置されているプリチャージ回路３１、センスアンプ回
路３２、イコライザ３３、データ入力回路３４及びデー
タ出力回路３５の一構成例を示している。なお、センス
アンプ回路３２及びデータ入力回路３４及びデータ出力
回路３５によって、図１に示すセンスアンプ及びＩ／Ｏ
回路４０が構成されている。

【００２１】図２に示すように、メモリアレイ３０は、
行列状に配置されている複数のメモリセルＭＣ_1,1 ，Ｍ
Ｃ_2,1 ，…，ＭＣ_1,16，ＭＣ_2,16…，ＭＣ_15,1，ＭＣ
_16,1…，ＭＣ_15,16 ，ＭＣ_16,16 によって構成されてい
る。ここで、各メモリセルを、１トランジスタ、１キャ
パシタからなるＤＲＡＭのメモリセルとする。なお、本
発明は、ＤＲＡＭに限られず、他の種類のメモリ装置、
例えば、ＳＲＡＭにも適用できる。

【００２２】メモリアレイ３０において、各メモリセル
はビット線ＢＬ１〜ＢＬ１６、またはビット補線ＢＬ１
Ｂ〜ＢＬ１６Ｂと基準電位、例えば、接地電位ＧＮＤと
の間に直列接続されているトランジスタとキャパシタに
より構成され、トランジスタのゲートは、それぞれワー
ド線ＷＬ１〜ＷＬ１６に接続されている。例えば、メモ
リセルＭＣ_1,1 を構成するトランジスタでは、ゲートが
ワード線ＷＬ１に接続され、そのドレインがビット線Ｂ
Ｌ１に接続され、ソースがキャパシタを介して接地され
ている。メモリセルＭＣ_2,1 を構成するトランジスタで
は、ゲートがワード線ＷＬ２に接続され、そのドレイン
がビット補線ＢＬ１Ｂに接続され、ソースがキャパシタ
を介して接地されている。

【００２３】ワード線ＷＬ１〜ＷＬ１６は、それぞれロ
ウデコーダによって選択される。書き込みまたは読み出
しのとき、ロウアドレスに応じて選択されたワード線が
活性化され、即ち、選択ワード線にハイレベルの電圧が
印加されるので、それに接続されているメモリセルのト
ランジスタがオンする。一方、非選択のワード線がロー
レベル、例えば、接地電位に保持されているので、それ
に接続されているメモリセルのトランジスタがオフ状態
に保持される。

【００２４】プリチャージ回路３１は、それぞれプリチ
ャージ電圧ＨＶ_CCの供給線とビット線ＢＬ１〜ＢＬ１６
及びビット補線ＢＬ１Ｂ〜ＢＬ１６Ｂとの間に接続され
ている複数のトランジスタによって構成されている。こ
れらのトランジスタのゲートには、プリチャージ信号線
ＢＬＰＢを介してプリチャージ制御信号が印加される。
読み出しの前に、プリチャージ制御信号がハイレベルに
保持されるので、プリチャージ回路３１を構成する各ト
ランジスタがオンし、ビット線ＢＬ１〜ＢＬ１６及びビ
ット補線ＢＬ１Ｂ〜ＢＬ１６Ｂがプリチャージ電圧ＨＶ
_CCによってチャージされる。

【００２５】センスアンプ回路３２は、それぞれ一対の
ビット線とビット補線に接続されている複数のセンスア
ンプＳＡ１〜ＳＡ１６によって構成されている。各々の
センスアンプは、ｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタからなる一対のＣＭＯＳインバータが入出力を
相互に接続してなるラッチ回路によって構成されてい
る。例えば、センスアンプＳＡ１は、ｐＭＯＳトランジ
スタＰ１，Ｐ２及びｎＭＯＳトランジスタＮ１，Ｎ２に
よって構成され、ｐＭＯＳトランジスタＰ１とｎＭＯＳ
トランジスタＮ１が電源線ＳＡＨとＳＡＬとの間に直列
接続され、そのゲート同士がビット線ＢＬ１に接続さ
れ、ドレイン同士の接続中点がビット補線ＢＬ１Ｂに接
続され、同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳ
トランジスタＮ２が電源線ＳＡＨとＳＡＬとの間に直列
接続され、そのゲート同士がビット補線ＢＬ１Ｂに接続
され、ドレイン同士の接続中点がビット線ＢＬ１に接続
されている。なお、電源線ＳＡＨには、例えば、電源電
圧Ｖ_CCが印加され、電源線ＳＡＬは、例えば、接地電位
ＧＮＤに保持される。

【００２６】このように構成されているセンスアンプＳ
Ａ１〜ＳＡ１６は、それぞれに接続されている一対のビ
ット線とビット補線の電圧差が増幅する増幅回路として
動作する。読み出しのとき、プリチャージによって、ビ
ット線とビット補線がともにプリチャージ電圧に保持さ
れる。選択ワード線が活性化されたとき、選択メモリセ
ルの記憶データに応じて、ビット線またはビット補線の
電圧がプリチャージ電圧からわずかにずれ、ビット線と
ビット補線との間に電圧差が生ずる。このわずかな電圧
差がセンスアンプによって増幅され、ハイ側のビット線
またはビット補線が電源線ＳＡＨの電圧レベルに保持さ
れ、ロー側のビット線またはビット補線は電源線ＳＡＬ
の電圧レベルに保持されるので、ビット線及びビット補
線の電圧に応じて選択メモリセルの記憶データを読み出
すことができる。

【００２７】イコライズ回路３３は、それぞれビット線
とビット補線との間に接続されている複数のトランジス
タＮＥ１〜ＮＥ１６によって構成されている。これらの
トランジスタのゲートにイコライズ信号線ＢＬＥＢを介
して、イコライズ制御信号が印加される。例えば、トラ
ンジスタＮＥ１はビット線ＢＬ１とビット補線ＢＬ１Ｂ
との間に接続され、トランジスタＮＥ１６はビット線Ｂ
Ｌ１６とビット補線ＢＬ１６Ｂとの間に接続されてい
る。このため、イコライズ制御信号がハイレベルに保持
されているとき、イコライズ回路３３の各トランジスタ
ＮＥ１〜ＮＥ１６がオンし、それぞれ対を成しているビ
ット線とビット補線が等しい電圧に保持される。

【００２８】データ入力回路３４は、書き込みデータ線
ＷＤとビット線ＢＬ１〜ＢＬ１６との間に接続されてい
る複数のトランジスタ及び書き込みデータ補線ＷＤＢと
ビット補線ＢＬ１Ｂ〜ＢＬ１６Ｂとの間に接続されてい
る複数のトランジスタからなる入力バッファＷＢＵＦ１
〜ＷＢＵＦ１６によって構成されている。例えば、入力
バッファＷＢＵＦ１は書き込みデータ線ＷＤとビット線
ＢＬ１との間に接続されているトランジスタＮＷ１及び
書き込みデータ補線ＷＤＢとビット線ＢＬ１Ｂとの間に
接続されているトランジスタＮＷＢ１によって構成され
ている。トランジスタＮＷ１，ＮＷＢ１のゲートがとも
に書き込み信号線ＷＧ１に接続され、当該信号線を通し
て書き込みゲート信号が印加される。同様に、入力バッ
ファＷＢＵＦ１６は書き込みデータ線ＷＤとビット線Ｂ
Ｌ１６との間に接続されているトランジスタＮＷ１６及
び書き込みデータ補線ＷＤＢとビット線ＢＬ１６Ｂとの
間に接続されているトランジスタＮＷＢ１６によって構
成されている。トランジスタＮＷ１６，ＮＷＢ１６のゲ
ートがともに書き込み信号線ＷＧ１６に接続され、当該
信号線を通して書き込みゲート信号が印加される。

【００２９】データ書き込みのとき、書き込みデータ線
ＷＤ及び書き込みデータ補線ＷＤＢがそれぞれ書き込み
データに応じたレベルに保持される。そして、カラムデ
コーダ２０ａによって、書き込み信号線ＷＧ１〜ＷＧ１
６の何れかが選択され、ハイレベルに保持されるので、
選択された書き込み信号線に接続されているトランジス
タがオンし、書き込みデータ線ＷＤ及び書き込みデータ
補線ＷＤＢの電圧がそれぞれ選択ビット線及び選択ビッ
ト補線に印加され、さらにこれらの選択ビット線及び選
択ビット補線を介して選択メモリセルに印加される。

【００３０】データ出力回路３５は、それぞれビット線
及びビット補線対に接続されている複数の出力バッファ
ＲＢＵＦ１〜ＲＢＵＦ１６によって構成されている。例
えば、ビット線ＢＬ１とビット補線ＢＬ１Ｂに出力バッ
ファＲＢＵＦ１が接続されている。出力バッファＲＢＵ
Ｆ１において、トランジスタＮＲ１とＮＧ１は読み出し
データ線ＲＤと接地電位ＧＮＤ間に直列接続され、トラ
ンジスタＮＧ１のゲートがビット線ＢＬ１に接続されて
いる。トランジスタＮＲＢ１とＮＧＢ１は読み出しデー
タ補線ＲＤＢと接地電位ＧＮＤ間に直列接続され、トラ
ンジスタＮＧＢ１のゲートがビット補線ＢＬ１Ｂに接続
されている。トランジスタＮＲ１とＮＲＢ１のゲートが
ともに読み出し信号線ＲＧ１に接続され、当該信号線を
介して読み出しゲート信号が印加される。

【００３１】読み出しのとき、カラムデコーダ２０ａに
よって、読み出し信号線ＲＧ１〜ＲＧ１６の何れかが選
択され、ハイレベルに保持される。例えば、読み出し信
号線ＲＧ１が選択された場合、それに接続されている出
力バッファＲＢＵＦ１において、トランジスタＮＲ１と
ＮＲＢ１がオンする。選択メモリセルの記憶データに応
じてビット線ＢＬ１またはビット補線ＢＬ１Ｂの一方が
ハイレベルに保持され、他方がローレベルに保持され
る。例えば、ビット線ＢＬ１がハイレベルのとき、トラ
ンジスタＮＧ１がオンし、読み出しデータ線ＲＤ１が接
地電位ＧＮＤに保持され、一方、ビット補線ＢＬ１Ｂが
ローレベルにあり、トランジスタＮＧＢ１がオフするの
で、読み出しデータ補線ＲＤＢがフローティング状態に
ある。逆に、ビット線ＢＬ１がローレベルのとき、ビッ
ト補線ＢＬ１Ｂがハイレベルに保持される。このとき、
トランジスタＮＧＢ１がオンし、トランジスタＮＧ１が
オフするので、データ補線ＲＤＢが接地電位ＧＮＤに保
持され、データ線ＲＤがフローティング状態に保持され
る。このように、読み出しのとき、選択メモリセルの記
憶データに応じて、読み出しデータ線ＲＤ及び読み出し
データ補線ＲＤＢの電圧レベルが設定されるので、これ
らの信号線の電圧レベルに応じて選択メモリセルの記憶
データが読み出される。

【００３２】図３は、ロウデコーダ１０ａの一構成例を
示している。以下、図３を参照しつつ、ロウデコーダ１
０ａの構成及び動作について説明する。ノードＮＤ１と
接地電位ＧＮＤとの間に、ｎＭＯＳトランジスタＮ０，
Ｎ１，Ｎ２，Ｎ３が直列接続されている。これらのトラ
ンジスタのゲートにそれぞれロウアドレスＡＸ０，ＡＸ
１，ＡＸ２，ＡＸ３またはそれぞれの論理反転信号ＡＸ
０Ｂ，ＡＸ１Ｂ，ＡＸ２Ｂ，ＡＸ３Ｂが印加される。ト
ランジスタＮ０〜Ｎ３のゲートにロウアドレスＡＸ０，
ＡＸ１，ＡＸ２，ＡＸ３及びそれぞれの論理反転信号Ａ
Ｘ０Ｂ，ＡＸ１Ｂ，ＡＸ２Ｂ，ＡＸ３Ｂを組み合わせて
入力することによって、４ビットのロウアドレスに対し
て全部で１６種類の組合せができる。即ち、４ビットの
ロウアドレス信号によって、１６本のワード線ＷＬ１〜
ＷＬ１６を選択することができる。

【００３３】電源電圧Ｖ_CCの供給線とノードＮＤ１との
間にｐＭＯＳトランジスタＰ１が接続され、そのゲート
に信号ＸＤＰが印加される。インバータＩＮＶ１の入力
端子がノードＮＤ１に接続され、その出力端子がノード
ＮＤ２に接続されている。一方、ｐＭＯＳトランジスタ
Ｐ２が電源電圧Ｖ_CCの供給線とノードＮＤ２との間に接
続され、そのゲートがノードＮＤ２に接続されている。
ｎＭＯＳトランジスタＮ５はワード線駆動信号ＸＢＴの
入力端子とワード線ＷＬ１（またはＷＬ２〜ＷＬ１６）
の接続端子Ｔ_W1との間に接続され、そのゲートがｎＭＯ
ＳトランジスタＮ４を介してノードＮＤ２に接続されて
いる。トランジスタＮ４のゲートが電源電圧Ｖ_CCの供給
線に接続されている。

【００３４】ワード線ＷＬ１の接続端子Ｔ_W1と接地電位
ＧＮＤとの間にｎＭＯＳトランジスタＮ６が接続されて
いる。トランジスタＮ６のゲートがインバータＩＮＶ２
の出力端子に接続され、さらに、インバータＩＮＶ２の
入力端子がノードＮＤ２に接続されている。ノードＮＤ
１と接地電位ＧＮＤとの間に、ｎＭＯＳトランジスタＮ
７が接続され、そのゲートにテスト信号ＴＥＳＴ１が印
加される。

【００３５】以下、上述した構成を有するロウデコーダ
１０ａの動作について説明する。通常動作時に、テスト
信号ＴＥＳＴ１はローレベルに固定されているので、ト
ランジスタＮ７がオフする。メモリアクセス以外のと
き、信号ＸＤＰがローレベルに保持され、トランジスタ
Ｐ１がオンする。これに応じて、ノードＮＤ１が電源電
圧Ｖ_CCによってチャージされ、ハイレベルに保持され
る。このため、ノードＮＤ２がローレベルに保持され
る。この場合、トランジスタＰ２がオンし、ノードＮＤ
１のハイレベルがラッチされる。さらに、インバータＩ
ＮＶ２が出力端子がハイレベルに保持されるので、トラ
ンジスタＮ６がオンし、ワード線ＷＬ１の接続端子Ｔ_W1
が接地電位ＧＮＤに保持される。

【００３６】メモリアクセスのとき、信号ＸＤＰがハイ
レベルに保持され、トランジスタＰ１がオフする。ロウ
アドレス信号ＡＸ０，ＡＸ１，ＡＸ２，ＡＸ３またはそ
れぞれの論理反転信号ＡＸ０Ｂ，ＡＸ１Ｂ，ＡＸ２Ｂ，
ＡＸ３Ｂに応じてトランジスタＮ０〜Ｎ３のオン／オフ
が制御される。トランジスタＮ０〜Ｎ３がすべてオンす
るとき、ノードＮＤ１が接地電位ＧＮＤに保持され、ノ
ードＮＤ２がハイレベルに保持される。このとき、トラ
ンジスタＰ２がオフする。ノードＮＤ２のハイレベルの
電圧がトランジスタＮ４を介してトランジスタＮ５のゲ
ートに印加されるので、トランジスタＮ５がオンし、ワ
ード線駆動信号ＸＢＴがトランジスタＮ５を介して端子
Ｔ_W1に印加される。また、このとき、インバータＩＮＶ
２の出力端子がローレベルに保持されているので、トラ
ンジスタＮ６がオフする。

【００３７】上述のように、メモリアクセスのとき、入
力されたロウアドレスに応じて、ロウデコーダ１０ａの
トランジスタＮ５がオンし、ワード線駆動信号ＸＢＴが
トランジスタＮ５を介してワード線の接続端子Ｔ_W1に出
力される。通常、４ビットのロウアドレスに対して、図
３に示すロウデコーダ１０ａが１６個設けられる。メモ
リアクセスのとき、入力されるロウアドレスに応じて、
一つのワード線のみが選択され、それにワード線駆動信
号ＸＢＴが印加される。

【００３８】図３に示すように、ロウデコーダ１０ａ
に、ゲートにテスト信号ＴＥＳＴ１が印加されるトラン
ジスタＮ７が設けられている。通常のメモリアクセスに
おいて、テスト信号ＴＥＳＴ１がローレベルに保持さ
れ、トランジスタＮ７がオフ状態にある。メモリ装置の
テスト動作時に、テスト信号ＴＥＳＴ１がハイレベルに
保持される。このため、ロウアドレス信号によらず、ノ
ードＮＤ１がローレベルに保持され、ノードＮＤ２がハ
イレベルに保持されるので、トランジスタＮ５がオン
し、ワード線駆動信号ＸＢＴがワード線に印加される。

【００３９】このように、テスト動作時に、ロウアドレ
スに関係なく、すべてワード線が選択され、ワード線駆
動信号ＸＢＴが印加される。読み出し及び書き込みの間
に、ワード線駆動信号ＸＢＴがハイレベルに保持される
ので、これに応じてテスト動作時にすべてのワード線が
ハイレベルに保持される。

【００４０】図４と図５は、それぞれ通常動作時及びテ
スト動作時に、ロウデコーダ１０ａに係わる各信号の波
形を示している。以下、これらの波形図を参照しつつ、
通常動作及びテスト動作それぞれについて説明する。図
４に示すように、通常動作時にテスト信号ＴＥＳＴ１が
ローレベルに固定されている（ＦＩＸＬ）。メモリアク
セスのとき、まず、信号ＸＤＰがハイレベルに立ち上が
る。これに応じて、トランジスタＰ１がオフする。次
に、ロウアドレス信号ＡＸ０〜ＡＸ３がそれぞれ設定さ
れる。ロウアドレス信号に応じて、ロウデコーダ１０ａ
におけるトランジスタＮ０〜Ｎ３がすべてオンし、ノー
ドＮＤ１がローレベルに保持される。これに応じて、選
択ワード線に対応するロウデコーダ１０ａのトランジス
タＮ５がオンする。

【００４１】ノードＮＤ１の電位が確定したとき、ワー
ド線駆動信号ＸＢＴがハイレベルに保持される。このた
め、ワード線駆動信号ＸＢＴが選択ワード線に出力され
る。例えば、ワード線ＷＬ１が選択された場合、ワード
線駆動信号ＸＢＴがワード線ＷＬ１に印加される。それ
以外のワード線ＷＬ２〜ＷＬ１６は、ローレベルに保持
される。

【００４２】上述したように、通常動作時に、ロウアド
レスに応じてワード線ＷＬ１〜ＷＬ１６のうち何れかが
選択され、それにハイレベルのワード線駆動信号ＸＢＴ
が印加される。選択ワード線以外のワード線がローレベ
ルに保持される。

【００４３】図５は、テスト動作時の波形を示してい
る。図示のように、テスト動作時に、まず、信号ＸＤＰ
がハイレベルに立ち上がり、その後、テスト信号ＴＥＳ
Ｔ１がローレベルからハイレベルに立ち上がる。これに
応じて、ロウデコーダ１０ａにおいてノードＮＤ１がロ
ーレベルに保持される。このため、１６本のワード線Ｗ
Ｌ１〜ＷＬ１６に接続されている１６個のロウデコーダ
１０ａにおいて、入力されるロウアドレスに関係なく、
すべてが同じ状態に保持され、ワード線駆動信号ＸＢＴ
がハイレベルになるとき、それに応じてすべてのワード
線ＷＬ１〜ＷＬ１６がハイレベルに保持される。

【００４４】このように、テスト動作のときテスト信号
ＴＥＳＴ１をローレベルに固定することによって、ロウ
アドレスに関係なく、すべてのワード線ＷＬ１〜ＷＬ１
６が選択され、それぞれにハイレベルの駆動信号が印加
される。このため、すべてのワード線に接続されている
メモリセルが選択され、これらのメモリセルに対して、
同時に読み出しまたは書き込みを行うことができる。

【００４５】図６は、カラムデコーダ２０ａの一構成例
を示している。図示のように、カラムデコーダ２０ａ
は、ＮＡＮＤゲートＮＧ１、インバータＩＮＶ３及びＯ
ＲゲートＯＲ１によって構成されている。

【００４６】ＮＡＮＤゲートＮＧ１には、カラムアドレ
ス信号ＡＹ０，ＡＹ１，ＡＹ２，ＡＹ３またはそれぞれ
の論理反転信号ＡＹ０Ｂ，ＡＹ１Ｂ，ＡＹ２Ｂ，ＡＹ３
Ｂが入力される。ＮＡＮＤゲートＮＧ１の出力信号がイ
ンバータＩＮＶ３によって反転され、ＯＲゲートＯＲ１
の一方の入力端子に入力される。ＯＲゲートＯＲ１の他
方の入力端子にテスト信号ＴＥＳＴ２が入力される。

【００４７】４ビットのカラムアドレス信号ＡＹ０，Ａ
Ｙ１，ＡＹ２，ＡＹ３またはそれぞれの論理反転信号Ａ
Ｙ０Ｂ，ＡＹ１Ｂ，ＡＹ２Ｂ，ＡＹ３Ｂによって、全部
で１６通りの組合せがある。このため、４ビットのカラ
ムアドレスに応じて、図６に示すカラムデコーダ２０ａ
が１６個設けられ、それぞれのカラムデコーダにカラム
アドレス信号ＡＹ０，ＡＹ１，ＡＹ２，ＡＹ３またはそ
れぞれの論理反転信号ＡＹ０Ｂ，ＡＹ１Ｂ，ＡＹ２Ｂ，
ＡＹ３Ｂが組み合わせて入力される。各カラムデコーダ
のＯＲゲートＯＲ１の出力端子が書き込み信号線ＷＧ１
〜ＷＧ１６または読み出し信号線ＲＧ１〜ＲＧ１６の何
れかに接続される。

【００４８】通常動作時に、テスト信号ＴＥＳＴ２がロ
ーレベルに保持される。カラムデコーダ２０ａの出力端
子、即ち、ＯＲゲートＯＲ１の出力端子は、カラムアド
レス信号に応じて設定される。このとき、１６個のカラ
ムデコーダのうち、一つのカラムデコーダのＮＡＮＤゲ
ートＮＧ１の出力がローレベルに保持され、それに応じ
て、出力端子がハイレベルに保持される。それ以外のカ
ラムデコーダの出力端子がすべてローレベルに保持され
る。即ち、通常動作時に、入力されるカラムアドレスに
応じて、書き込み信号線ＷＧ１〜ＷＧ１６または読み出
し信号線ＲＧ１〜ＲＧ１６の何れか一つのみが選択さ
れ、ハイレベルに保持される。それ以外の書き込み信号
線または読み出し信号線がローレベルに保持される。

【００４９】テスト動作時に、テスト信号ＴＥＳＴ２が
ハイレベルに保持される。このため、図６に示すカラム
デコーダ２０ａにおいて、入力されるカラムアドレスに
関係なく、ＯＲゲートＯＲ１の出力端子がハイレベルに
保持される。即ち、テスト動作時に、テスト信号ＴＥＳ
Ｔ２をハイレベルに設定することによって、すべての書
き込み信号線ＷＧ１〜ＷＧ１６またはすべての読み出し
信号線ＲＧ１〜ＲＧ１６が選択され、ハイレベルに保持
される。

【００５０】なお、テスト信号ＴＥＳＴ１及びＴＥＳＴ
２は、図１に示すように、テスト信号生成回路１３０に
より生成されるか、外部入力端子から直接入力される。
テスト信号生成回路１３０によってテスト信号ＴＥＳＴ
１，ＴＥＳＴ２を生成する場合、外部からテスト信号Ｔ
ＥＳＴが供給され、テスト信号生成回路１３０は、当該
テスト信号ＴＥＳＥに応じて、テスト信号ＴＥＳＴ１及
びテスト信号ＴＥＳＴ２をそれぞれ生成する。本実施形
態では、テスト信号生成回路１３０の構成は特性限定せ
ず、上述したように、通常動作時にローレベルに固定さ
れ、テスト動作時に所定のタイミングでハイレベルに保
持されるテスト信号ＴＥＳＴ１，ＴＥＳＴ２を生成でき
る回路であればよい。

【００５１】また、外部から直接テスト信号ＴＥＳＴ
１，ＴＥＳＴ２を入力する場合、テスト信号生成回路１
３０とほぼ同じ機能を持つテスト信号生成回路が外部に
設けられ、それによって生成されたテスト信号がメモリ
装置に供給される。この場合、図１に示すテスト信号生
成回路１３０が省略でき、その代わりにテスト信号ＴＥ
ＳＴ１，ＴＥＳＴ２の入力端子が設けられる。

【００５２】以下、図１及び図２を参照しつつ、本実施
形態の半導体記憶装置の全体の動作について説明する。
通常動作時に、ロウアドレス及びカラムアドレスに応じ
て、ロウデコーダ１０ａ及びカラムデコーダ２０ａによ
って、ワード線ＷＬ１〜ＷＬ１６から何れか一本が選択
され、書き込み信号線ＷＧ１〜ＷＧ１６または読み出し
信号線ＲＧ１〜ＲＧ１６から何れか一本が選択される。
選択された書き込み信号線または選択された読み出し信
号に応じて、一対のビット線及びビット補線が選択され
る。そして、選択ワード線及び選択ビット線またはビッ
ト補線によって、選択メモリセルが決まり、それに対し
て書き込みまたは読み出しが行われる。

【００５３】テスト動作のとき、テスト信号ＴＥＳＴ
１，ＴＥＳＴ２がともにハイレベルに保持される。これ
に応じて、ロウデコーダ１０ａ及びカラムデコーダ２０
ａによって、すべてのワード線ＷＬ１〜ＷＬ１６及びす
べての書き込み信号線ＷＧ１〜ＷＧ１６または読み出し
信号線ＲＧ１〜ＲＧ１６が選択される。このため、図２
に示すメモリアレイ３０において、すべてのメモリセル
が選択される。このように、テスト動作時に、メモリア
レイ３０にあるすべてのメモリセルが選択され、これら
のメモリセルに対して、書き込みが一括して行われる。
このため、メモリテストのとき、一度のメモリアクセス
によってすべてのメモリセルに対して書き込みを実行す
ることができ、メモリテストにおけるテストデータの書
き込み時間を大幅に短縮できる。

【００５４】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、テスト信号によってロウデコーダ及び
カラムデコーダを制御し、通常動作時にアドレス信号に
応じて選択ワード線が活性化され、さらに選択ビット線
またはビット補線を介して選択メモリセルに対して書き
込み／読み出しが行われる。テスト動作時にテスト信号
に応じて複数のワード線及びビット線が同時に選択さ
れ、それに応じて複数のメモリセルが一括して選択さ
れ、テストデータの書き込みが一括して行われるので、
テスト動作時のメモリアクセス時間を大幅に短縮できる
利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
すブロック図である。

【図２】メモリアレイ及びその周辺回路の構成を示す回
路図である。

【図３】ロウデコーダの一構成例を示す回路図である。

【図４】通常動作時の信号波形図である。

【図５】テスト動作時の信号波形である。

【図６】カラムデコーダの一構成例を示す回路図であ
る。

【図７】従来のロウデコーダの一例を示す回路図であ
る。

【図８】従来のカラムデコーダの一例を示す回路図であ
る。

【符号の説明】

１０，１０ａ…ロウデコーダ、２０，２０ａ…カラムデ
コーダ、３０…メモリアレイ、３１…プリチャージ回
路、３２…センスアンプ回路、３３…イコライズ回路、
３４…データ入力回路、３５…データ出力回路、４０…
センスアンプ及びＩ／Ｏゲート、５０…クロックジェネ
レータ、６０…カラムアドレスバッファ、７０…リフレ
ッシュコントローラ、８０…リフレッシュカウンタ、９
０…ロウアドレスバッファ、１００…クロックジェネレ
ータ、１１０…データ入力バッファ、１２０…データ出
力バッファ、１３０…テスト信号生成回路、Ｖ_CC…電源
電圧、ＧＮＤ…接地電位。

Claims (6)

【特許請求の範囲】
1. 【請求項１】行列状に配置されている複数のメモリセル
   からなるメモリセルアレイにおいて、各メモリセルが各
   行ごとに配置されている複数のワード線及び各列ごとに
   配置されている複数のビット線それぞれ一本ずつに接続
   され、メモリアクセスのとき選択ワード線を活性化し、
   当該選択ワード線に接続されているメモリセルに対して
   データの書き込み／読み出しを行う半導体記憶装置であ
   って、 通常のメモリアクセスのとき、行アドレスに応じて上記
   ワード線を一本ずつ選択する行デコーダと、 列アドレスに応じて上記ビット線を一本ずつ選択する列
   デコーダと、 選択ワード線と選択ビット線に接続されているメモリセ
   ルに対してデータの書き込み／読み出しを行う入出力回
   路と、 テスト動作のとき、テスト信号に応じて上記行デコーダ
   に複数のワード線を一括して選択させ、上記列デコーダ
   に複数のビット線を一括して選択させ、選択ワード線と
   選択ビット線に接続されている複数のメモリセルに対し
   て一括してデータの書き込みを行わせるテスト制御回路
   とを有する半導体記憶装置。
2. 【請求項２】上記行デコーダは、入力される上記行アド
   レスに応じて内部ノードを論理ハイレベルまたは論理ロ
   ーレベルの何れかに保持する第１の設定回路と、 ワード線駆動信号の供給端子と上記ワード線との間に接
   続され、上記内部ノードの論理レベルに応じてオン／オ
   フし、オンするとき上記ワード線駆動信号を上記ワード
   線に印加するスイッチング素子と、 上記テスト信号に応じて上記内部ノードを所定の論理レ
   ベルに保持する第２の設定回路とを有する請求項１記載
   の半導体記憶装置。
3. 【請求項３】上記第１の設定回路は、上記行アドレスの
   各ビットの信号に応じて論理演算を行い、論理演算の結
   果に応じて上記内部ノードのレベルを設定する論理回路
   を有する請求項２記載の半導体記憶装置。
4. 【請求項４】上記論理回路は、上記内部ノードと基準電
   位との間に直列接続されている複数のトランジスタを有
   し、 上記各トランジスタの制御端子に、上記行アドレスの各
   ビットの信号が印加される請求項３記載の半導体記憶装
   置。
5. 【請求項５】上記第２の設定回路は、上記内部ノードと
   基準電位との間に接続され、制御端子に上記テスト信号
   が印加されるトランジスタを有する請求項２記載の半導
   体記憶装置。
6. 【請求項６】上記列デコーダは、上記列アドレスの各ビ
   ットの信号を所定の論理演算を行う第１の論理回路と、 上記第１の論理回路の演算結果と上記テスト信号とを論
   理演算し、当該論理演算の結果に応じてビット線を選択
   する第２の論理回路とを有する請求項１記載の半導体記
   憶装置。