KR100250738B1 - 반도체 메모리 장치 - Google Patents

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Abstract

1, 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
데이터를 기록할 때 하나의 워드라인과 하나의 비트라인을 선택하여 셀을 선택함에 따라 웨이퍼와 패키지의 테스트 시간 및 번인 테스트 시간이 증가하는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
글로벌 인에이블 회로를 이용한 디코딩 방법을 통해 모든 워드라인 또는 모든 비트라인이 한 번에 선택될 수 있게 하여 로우 라인 또는 칼럼 라인 전체의 셀에 쓰기 동작이 이루어지도록 함.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디램(DRAM)의 효율적인 데이터 기록 방법에 관한 것이다.
일반적인 디램의 데이터 기록 방법은 다음과 같다. RAS(Row Address Strobe)_bar 신호가 인에이블되면 어드레스 핀에 입력된 데이터를 로우(row) 어드레스로 받아들여 하나의 워드라인이 선택된다. 또한 CAS(Column Address Strobe)_bar 신호가 인에이블될 때 어드레스 핀에 입력된 데이터를 칼럼(column) 어드레스로 받아들여 하나의 비트라인이 선택된다. 이에 따라, 임의의 한 셀이 선택된 후 WE(Write Enable)_bar 신호가 인에이블되면 데이터 입력 핀에 있는 데이터를 셀에 기록하게 된다.
이러한 방법으로 셀을 선택하여 데이터를 기록하는 경우에는 셀이 하나씩 선택되어지므로 많은 기록시간이 요구되며 초기 불량을 스크린하는 번-인(burn-in) 테스트에 많은 시간이 소요되는 문제점이 있다.
따라서, 본 발명은 글로벌 인에이블 회로를 이용한 디코딩 방법을 통해 모든 워드라인 또는 모든 비트라인이 한 번에 선택될 수 있게 하여 로우 라인 또는 칼럼 라인 전체의 셀에 데이터 기록 동작이 이루어 지도록하므로써 데이터 기록 시간, 웨이퍼와 페키지의 테스트 시간 및 번-인 테스트 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 메모리 셀 어레이와, 상기 셀 어레이 및 로우 디코더 간에 접속되어 하나 또는 다수의 워드라인을 선택하기 위한 글로벌 로우 인에이블 회로와, 상기 셀 어레이 각각의 비트라인에 접속되어 메모리 셀의 데이터를 센싱하기 위한 센스 앰프와, 상기 센스 앰프 및 칼럼 디코더 간에 접속되어 하나 또는 다수의 비트라인을 선택하기 위한 글로벌 칼럼 인에이블 회로를 구비한 것을 특징으로 한다.
도1은 본 발명에 따른 디램의 구조를 도시한 블럭도.
도2(a) 및 2(b)는 본 발명에 따른 글로벌 인에이블 회로의 구조도.
* 도면의 주요부분에 대한 부호 설명
11 : 로우 디코더 12 : 글로벌 로우 인에이블 회로부
13 : 칼럼 디코더 14 : 글로벌 칼럼 인에이블 회로부
15 : 센스 앰프단 16 : 메모리 셀 어레이
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도1은 본 발명에 따른 디램의 구조를 도시한 블럭도이다. 로우 어드레가 로우 디코더(11)를 통해 입력되면 글로벌 로우 인에이블 회로(Global Row Enable Circuit ;이하 GREC라 함)부(12)에 의해 하나 또는 모든 워드라인이 선택되어 진다. 또한 칼럼 어드레스가 칼럼 디코더(13)를 통해 입력되면 글로벌 칼럼 인에이블 회로(Global Column Enable Circuit ;이하 GCEC라 함)부(14)에 의해 하나 또는 모든 비트라인이 선택되어 지며, 센스 앰프(15)는 낮은 비트라인의 전압을 증폭시켜주는 역할을 한다. 이에 따라 메모리 셀 어레이(16) 중에서 하나의 셀 또는 다수 개의 셀이 선택되어져 데이터를 기록 할 수 있으며, 본 발명에 따른 디램의 데이터 기록 동작을 도2(a) 및 2(b)와 함께 상세히 설명하면 다음과 같다.
도2(a) 및 2(b)는 도1의 GREC(12) 및 GCEC(14)의 구조를 나타내며, 셀의 선택은 GRE 신호 및 GCE 신호의 상태 변화에 따른다. 또한 GRE 신호 및 GCE 신호는 각각의 GREC 및 GCEC에 공통으로 입력되는 신호이다.
먼저, 하나의 셀을 선택하여 데이터를 기록하는 방법은 다음과 같다. 로우 어드레스가 입력될 때 GREC 회로의 GRE 신호를 H(high)로 하여 제1트랜지스터(T1)를 턴온시키고 제2트랜지스터(T2)를 턴오프시키면 로우 디코더에 의해 하나의 워드라인만이 선택된다. 또한 칼럼 어드레스가 입력될 때 GCEC 회로의 GCE 신호를 H로 하여 제3트랜지스터(T3)를 턴온시키고 제4트랜지스터(T4)를 턴오프시키면 칼럼 디코더에 의해 하나의 비트라인만이 선택된다. 이에 따라 하나의 셀이 선택되어 데이터를 기록할 수 있게 된다.
둘째, 선택된 로우 라인의 모든 셀에 데이터를 기록하는 방법은 다음과 같다. 로우 어드레스가 입력될 때 GREC 회로의 GRE 신호를 H로 하여 제1트랜지스터(T1)를 턴온시키고 제2트랜지스터(T2)를 턴오프시키면 로우 디코더에 의해 하나의 워드라인만이 선택된다. 또한 칼럼 어드레스가 입력될 때 GCEC 회로의 GCE 신호를 L(low)로 하여 제3트랜지스터(T3)를 턴오프시키고 제4트랜지스터(T4)를 턴온시키면 비트라인에는 전원전압(Vcc)이 인가되며, 칼럼 디코더에 의해 하나의 비트라인만이 선택되는 것이 디스에이블되고 모든 비트라인이 선택되어 로우 라인의 모든 셀에 데이터를 기록할 수 있다.
셋째, 선택된 칼럼 라인의 모든 셀에 데이터를 기록 하는 방법은 다음과 같다. 로우 어드레스가 입력될 때 GREC 회로의 GRE 신호를 L로 하여 제1트랜지스터(T1)를 턴오프시키고 제2트랜지스터(T2)를 턴온시키면 워드라인에는 고전위의 전원전압(Vpp)이 인가되며, 로우 어드레스에 의해 하나의 워드라인이 선택되어지는 것을 디스에이블 시키고 모든 워드라인이 선택되도록 한다. 또한 칼럼 어드레스가 입력될 때 GCEC 회로의 GCE 신호를 H로 하여 제3트랜지스터(T3)를 턴온시키고 제4트랜지스터(T4)를 턴오프시켜 칼럼 디코더에 의해 하나의 비트라인만이 선택되도록하여 칼럼 라인의 모든 셀에 데이터를 기록할 수 있다.
마지막으로 모든 셀에 데이터를 기록하는 경우는 다음과 같다. 로우 어드레스 입력시에 GREC 회로의 GRE 신호를 L로 하고 칼럼 어드레스 입력시에 GCEC 회로의 GCE 신호를 L로 한다. 이로 인해 제1트랜지스터(T1)와 제3트랜지스터(T3)가 턴오프되고 제2트랜지스터(T2)와 제4제4스터(T4)가 턴온 되어 워드라인에는 고전위의 전원전압(Vpp)이 인가되고 비트라인에는 전원전압(Vcc)이 인가되게 되며 전체 셀에 한 번에 데이터를 기록할 수 있다.
이와 같은 방법으로, 16M 디램의 모든 셀에 150ns의 기록시간으로 데이터를 기록 하는 경우의 예를 보면, 2.45ms(16384로우 × 1타임(전체 칼럼셀) × 150ns)의 기록 시간이 소요되어,종래의 40.26sec(16384로우 × 16384칼럼 × 150ns) 시간이 소요된 것에 비해 데이터 기록 시간이 감소된 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면 데이터 기록시에 로우 라인 또는 칼럼 라인 전체의 셀을 한 번에 선택하여 기록할 수 있어서 기록 시간을 감소시킬 수 있고, 또한 초기 불량을 스크린하는 번-인 테스트에서도 동일한 스트레스를 디바이스에 인가하면서 테스트할 수 있으므로 번-인 테스트 시간을 감소시킬 수 있는 효과가 있다.

Claims (5)

  1. 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 메모리 셀 어레이와, 상기 셀 어레이 및 로우 디코더 간에 접속되어 하나 또는 다수의 워드라인을 선택하기 위한 글로벌 로우 인에이블 회로와, 상기 셀 어레이 각각의 비트라인에 접속되어 메모리 셀의 데이터를 센싱하기 위한 센스 앰프와, 상기 센스 앰프 및 칼럼 디코더 간에 접속되어 하나 또는 다수의 비트라인을 선택하기 위한 글로벌 칼럼 인에이블 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 글로벌 로우 인에이블 회로는 글로벌 로우 인에이블 신호를 입력으로 하며 로우 디코더와 메모리 셀 어레이의 각각의 워드라인을 연결해 주는 제1트랜지스터와,
    상기 글로벌 로우 인에이블 신호를 입력으로 하며 전원 단자 및 워드라인을 연결해 주는 제2트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 글로벌 칼럼 인에이블 회로는 글로벌 칼럼 인에이블 신호를 입력으로 하며 칼럼 디코더와 메모리 셀 어레이의 각각의 비트라인을 연결해 주는 제1트랜지스터와, 상기 글로벌 칼럼 인에이블 신호를 입력으로 하며 전원 단자 및 비트라인을 연결해 주는 제2트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항 및 제3항에 있어서, 상기 제1트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항 및 제3항에 있어서, 상기 제2트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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