JP3565647B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、欠陥救済のための冗長切り換え回路を備えるスタティック型ＲＡＭ（ランダムアクセスメモリ）ならびにその製品歩留りの向上に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
直交して配置されるワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子状に配置されるスタティック型メモリセルとを含むメモリアレイをその基本構成要素とするスタティック型ＲＡＭがあり、このようなスタティック型ＲＡＭをＲＡＭモジュールとして搭載するマイクロプロセッサ等のデジタル集積回路装置がある。スタティック型ＲＡＭは、所定数の冗長ワード線及び冗長ビット線を備え、障害が検出された不良ワード線又は不良ビット線を上記冗長ワード線又は冗長ビット線と選択的に置き換えることによっていわゆる欠陥救済を実現するための冗長切り換え回路を備えることが多い。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、スタティック型ＲＡＭを搭載するマイクロプロセッサを開発し、その改版に際して次のような問題点に直面した。すなわち、このスタティック型ＲＡＭは、図５に示されるように、ｍ＋１本のワード線Ｗ０〜Ｗｍと１本の冗長ワード線ＷＲとを含むメモリアレイＭＡＲＹを備え、障害が検出されたワード線Ｗ０〜Ｗｍは、対応する冗長選択信号ＲＸ０〜ＲＸｍがロウレベルとされ冗長ワード線駆動信号ＷＲＤ及び冗長イネーブル信号ＸＲＥがともにハイレベルとされることにより選択的に冗長ワード線ＷＲと置き換えられる。このとき、置き換えの対象となるワード線Ｗ０〜Ｗｍは、冗長選択信号ＲＸ０〜ＲＸｍがロウレベルであるため、ワード線駆動回路ＷＤ０〜ＷＤｍに関係なく非選択レベルつまりロウレベルのままとされるが、これらのワード線に結合されるｎ＋１個のメモリセルＭＣには、回路の電源電圧及び接地電位が切断されることなく供給される。このため、置き換えの対象となるワード線Ｗ０〜Ｗｍの障害がワード線と回路の電源電圧又は接地電位との間の短絡障害であった場合等に、短絡経路を介したリーク電流が流され続ける。このリーク電流は、例えば他の回路のリークテストの妨げとなり、場合によってはスタティック型ＲＡＭひいてはマイクロプロセッサの製品歩留りを低下させる原因となる。
【０００４】
この発明の目的は、冗長ワード線又は冗長ビット線と置き換えられた不良ワード線又は不良ビット線のリーク電流を防止し、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることにある。
【０００５】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、マイクロプロセッサ等に搭載され冗長ワード線又は冗長ビット線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線又はビット線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線又はビット線が冗長ワード線又は冗長ビット線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設ける。
【０００７】
上記した手段によれば、欠陥救済の対象となるワード線又はビット線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線又はビット線を介してリーク電流が流されるのを防止できる。この結果、これらのワード線及びビット線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることができる。
【０００８】
【発明の実施の形態】
図１には、この発明が適用されたスタティック型ＲＡＭの一実施例のブロック図が示されている。また、図２には、図１のスタティック型ＲＡＭに含まれるメモリアレイＭＡＲＹならびにその周辺部の一実施例の部分的な回路図が示されている。さらに、図３には、図１のスタティック型ＲＡＭに含まれる冗長切り換え回路ＸＲの一実施例のブロック図が示され、図４には、その一実施例の動作条件図が示されている。これらの図をもとに、この実施例のスタティック型ＲＡＭの構成及び動作ならびに欠陥救済の概要とその特徴について説明する。なお、この実施例のスタティック型ＲＡＭは、特に制限されないが、所定のマイクロプロセッサにＲＡＭモジュールとして搭載される。また、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。さらに、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【０００９】
図１において、この実施例のスタティック型ＲＡＭは、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹを基本構成要素とする。このメモリアレイＭＡＲＹは、特に制限されないが、図２に示されるように、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍならびに１本の冗長ワード線ＷＲと、図の垂直方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂを、合わせて相補ビット線Ｂ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様）とを含む。これらのワード線及び相補ビット線の交点には、（ｍ＋２）×（ｎ＋１）個のスタティック型メモリセルＭＣが格子状に配置される。
【００１０】
メモリアレイＭＡＲＹを構成するメモリセルＭＣのそれぞれは、特に制限されないが、図２に例示されるように、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなるラッチを含む。メモリアレイＭＡＲＹの同一列に配置されたｍ＋２個のメモリセルＭＣのラッチの非反転及び反転入出力ノードは、Ｎチャンネル型の一対の制御ＭＯＳＦＥＴＮ５及びＮ６を介して対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線にそれぞれ共通結合される。
【００１１】
一方、メモリアレイＭＡＲＹの同一行に配置されたｎ＋１個のメモリセルＭＣの制御ＭＯＳＦＥＴＮ５及びＮ６のゲートは、対応するワード線Ｗ０〜Ｗｍあるいは冗長ワード線ＷＲにそれぞれ共通結合される。また、これらのメモリセルＭＣの電源電圧供給ノードつまりＭＯＳＦＥＴＰ１及びＰ２の共通結合されたソースは、対応する電源電圧供給線ＳＶＣ０〜ＳＶＣｍあるいはＳＶＣＲにそれぞれ共通結合され、その接地電位供給ノードつまりＭＯＳＦＥＴＮ１及びＮ２の共通結合されたソースは、対応する接地電位供給線ＳＶＳ０〜ＳＶＳｍあるいはＳＶＳＲにそれぞれ共通結合される。電源電圧供給線ＳＶＣ０〜ＳＶＣｍならびにＳＶＣＲは、その左方において対応するＰチャンネル型のスイッチＭＯＳＦＥＴ（スイッチ手段）Ｐ３又はＰ４を介して回路の電源電圧（電源電圧供給点）に結合され、接地電位供給線ＳＶＳ０〜ＳＶＳｍならびにＳＶＳＲは、対応するＮチャンネル型のスイッチＭＯＳＦＥＴ（スイッチ手段）Ｎ５又はＮ６を介して回路の接地電位（接地電位供給点）に結合される。各接地電位供給線のスイッチＭＯＳＦＥＴＮ５及びＮ６のゲートには、後述する冗長切り換え回路ＸＲから対応する冗長選択信号ＲＸ０〜ＲＸｍあるいは冗長イネーブル信号ＸＲＥがそれぞれ供給され、各電源電圧供給線のスイッチＭＯＳＦＥＴＰ３及びＰ４のゲートには、そのインバータＶ１又はＶ２による反転信号がそれぞれ供給される。
【００１２】
なお、冗長選択信号ＲＸ０〜ＲＸｍは、後述するように、通常すべてハイレベルとされ、対応するワード線に何らかの障害が検出されこれが冗長ワード線ＷＲと置き換えられたとき選択的にロウレベルとされる。また、冗長イネーブル信号ＸＲＥは、通常ロウレベルとされ、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられたとき選択的にハイレベルとされる。
【００１３】
これにより、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍに結合されるメモリセルＭＣは、対応するワード線が冗長ワード線ＷＲと置き換えられることなく使用され対応する冗長選択信号ＲＸ０〜ＲＸｍがハイレベルとされるとき、ｎ＋１個ずつそれぞれ選択的に動作可能な状態とされ、メモリアレイＭＡＲＹの冗長ワード線ＷＲに結合されるｎ＋１個のメモリセルＭＣは、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられ冗長イネーブル信号ＸＲＥがハイレベルとされるとき、選択的に動作可能な状態とされる。つまり、この実施例のスタティック型ＲＡＭでは、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍに結合されるそれぞれｎ＋１個のメモリセルＭＣの電源電圧供給経路及び接地電位供給経路が、対応するワード線Ｗ０〜Ｗｍに何らかの障害が検出されこれが冗長ワード線ＷＲと置き換えられることで選択的に切断される訳であって、欠陥救済の対象となるワード線と回路の電源電圧又は接地電位との間で短絡障害が発生している場合でも、これらのワード線を介してリーク電流が流されるのを防止することができる。この結果、ワード線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサの製品歩留りを高めることができるものとなる。
【００１４】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍならびに冗長ワード線ＷＲは、その左方において、ワード線駆動回路ＷＤの対応する単位回路に結合される。ここで、ワード線駆動回路ＷＤは、ワード線Ｗ０〜Ｗｍならびに冗長ワード線ＷＲに対応して設けられるｍ＋２個の単位回路を備え、これらの単位回路のそれぞれは、その出力端子がインバータＶ３又はＶ４を介してメモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍあるいは冗長ワード線ＷＲに結合されるナンド（ＮＡＮＤ）ゲートＮＡ１又はＮＡ２を含む。このうち、ワード線Ｗ０〜Ｗｍに対応するナンドゲートＮＡ１の一方の入力端子には、ＸアドレスデコーダＸＤから対応するワード線駆動信号ＷＤ０〜ＷＤｍが供給され、その他方の入力端子には、冗長切り換え回路ＸＲから対応する冗長選択信号ＲＸ０〜ＲＸｍが供給される。また、冗長ワード線ＷＲに対応するナンドゲートＮＡ２の一方の入力端子には、冗長切り換え回路ＸＲから冗長ワード線駆動信号ＷＲＤが供給され、その他方の入力端子には冗長イネーブル信号ＸＲＥが供給される。
【００１５】
なお、ワード線駆動回路ＷＤ０〜ＷＤｍは、後述するように、通常ロウレベルの非選択レベルとされ、Ｘアドレス信号つまりＸ内部アドレス信号Ｘ０〜Ｘｉにより対応するワード線Ｗ０〜Ｗｍが指定されたとき、所定のタイミングで選択的にハイレベルとされる。また、冗長ワード線駆動信号ＷＲＤは、通常ロウレベルの非選択レベルとされ、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられかつＸ内部アドレス信号Ｘ０〜Ｘｉによりこの不良ワード線が指定されたたとき、所定のタイミングで選択的にハイレベルとされる。
【００１６】
これらのことから、ワード線駆動回路ＷＤのワード線Ｗ０〜Ｗｍに対応して設けられる単位回路のそれぞれは、対応するワード線Ｗ０〜Ｗｍが冗長ワード線ＷＲと置き換えられることなく使用され冗長選択信号ＲＸ０〜ＲＸｍがハイレベルとされるとき、ワード線駆動回路ＷＤ０〜ＷＤｍのハイレベルを受けて対応するワード線Ｗ０〜Ｗｍを選択的にハイレベルの選択レベルとする。また、ワード線駆動回路ＷＤの冗長ワード線ＷＲに対応して設けられる単位回路は、冗長ワード線ＷＲがワード線Ｗ０〜Ｗｍのいずれかと置き換えられ冗長イネーブル信号ＸＲＥがハイレベルとされるとき、冗長ワード線駆動信号ＷＲＤのハイレベルを受けて冗長ワード線ＷＲを選択的にハイレベルの選択レベルとする。このとき、置き換えの対象となったワード線Ｗ０〜Ｗｍは、対応する冗長選択信号ＲＸ０〜ＲＸｍがロウレベルとされるため、非選択レベルのままとされる。
【００１７】
ＸアドレスデコーダＸＤ及び冗長切り換え回路ＸＲには、ＸアドレスバッファＸＢからｉ＋１ビットのＸ内部アドレス信号Ｘ０〜Ｘｉが共通に供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが共通に供給される。また、ＸアドレスバッファＸＢには、Ｘアドレス信号入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。なお、内部制御信号ＣＥは、チップイネーブル信号ＣＥＢがロウレベルとされスタティック型ＲＡＭが選択状態とされるとき、所定のタイミングで選択的にハイレベルとされる。
【００１８】
ＸアドレスバッファＸＢは、スタティック型ＲＡＭが選択状態とされるとき、Ｘアドレス信号入力端子ＡＸ０〜ＡＸｉを介して入力されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとにＸ内部アドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸＤ及び冗長切り換え回路ＸＲに供給する。また、ＸアドレスデコーダＸＤは、内部制御信号ＣＥのハイレベルを受けて選択的に動作状態とされ、ＸアドレスバッファＸＢから供給されるＸ内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応するワード線駆動回路ＷＤ０〜ＷＤｍを択一的に有効レベルつまりハイレベルとする。
【００１９】
一方、冗長切り換え回路ＸＲは、図３に示されるように、ヒューズＦＥを含む冗長イネーブル回路ＸＲＥＮと、ｉ＋１個のヒューズＦ０〜Ｆｉを含む冗長アドレスメモリＸＲＡＭとを備える。このうち、冗長イネーブル回路ＸＲＥＮは、図４に示されるように、ヒューズＦＥが切断状態にないとき、その出力信号つまり冗長イネーブル信号ＸＲＥを無効レベルつまりロウレベル（Ｌ）とし、ヒューズＦＥが切断されると、冗長イネーブル信号ＸＲＥを有効レベルつまりハイレベル（Ｈ）とする。また、冗長アドレスメモリＸＲＡＭは、ヒューズＦ０〜Ｆｉが切断されることにより、対応する出力信号つまり冗長アドレス信号ＸＲ０〜ＸＲｉをそれぞれ選択的に有効レベルつまりハイレベルとする。
【００２０】
この実施例において、冗長イネーブル回路ＸＲＥＮに内蔵されるヒューズＦＥは、メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍのいずれかに何らかの障害が検出され、この不良ワード線が冗長ワード線ＷＲと置き換えられたとき、選択的に切断状態とされる。また、冗長アドレスメモリＸＲＡＭのヒューズＦ０〜Ｆｉは、冗長ワード線ＷＲと置き換えられた不良ワード線のＸアドレスに対応して、ビットごとに選択的に切断状態とされる。これにより、冗長イネーブル信号ＸＲＥは、メモリアレイＭＡＲＹの冗長ワード線ＷＲが使用状態にあることを示すものとなり、冗長アドレスメモリＸＲＡＭは、欠陥救済の対象となる不良ワード線のＸアドレスを保持するメモリとして機能する。
【００２１】
冗長切り換え回路ＸＲは、さらに、冗長アドレスメモリＸＲＡＭの出力信号つまり冗長アドレス信号ＸＲ０〜ＸＲｉを共通に受ける冗長アドレスデコーダＲＸＡＤ及び冗長アドレス比較回路ＲＸＡＣを備える。このうち、冗長アドレスデコーダＲＸＡＤには、さらに、冗長イネーブル回路ＸＲＥＮから冗長イネーブル信号ＸＲＥが供給され、その出力信号は前記冗長選択信号ＲＸ０〜ＲＸｍとなる。また、冗長アドレス比較回路ＲＸＡＣには、ＸアドレスバッファＸＢからＸ内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、冗長イネーブル回路ＸＲＥＮから冗長イネーブル信号ＸＲＥが供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが供給される。冗長アドレス比較回路ＲＸＡＣの出力信号は、冗長ワード線駆動信号ＷＲＤとしてワード線駆動回路ＷＤに供給される。
【００２２】
冗長切り換え回路ＸＲの冗長アドレスデコーダＲＸＡＤは、冗長イネーブル回路ＸＲＥＮから供給される冗長イネーブル信号ＸＲＥのハイレベルを受けて選択的に動作状態とされ、冗長アドレスメモリＸＲＡＭから供給される冗長アドレス信号ＸＲ０〜ＸＲｉをデコードして、冗長選択信号ＲＸ０〜ＲＸｍの対応するビットを択一的に有効レベルつまりロウレベルとする。これにより、冗長選択信号ＲＸ０〜ＲＸｍは、図４に示されるように、冗長イネーブル回路ＸＲＥＮのヒューズＦＥが切断状態になく冗長イネーブル信号ＸＲＥがロウレベルとされるときには、冗長アドレスメモリＸＲＡＭのヒューズＦ０〜Ｆｉつまりは冗長アドレス信号ＸＲ０〜ＸＲｉに関係なくすべて無効レベルつまりハイレベルとされ、冗長イネーブル信号ＸＲＥがハイレベルとされると、これらのヒューズＦ０〜Ｆｉの切断状態の組み合わせに応じて択一的にロウレベルとされる。
【００２３】
一方、冗長切り換え回路ＸＲの冗長アドレス比較回路ＲＸＡＣは、冗長イネーブル信号ＸＲＥ及び内部制御信号ＣＥがともにハイレベルとされることで選択的に動作状態とされ、冗長アドレスメモリＸＲＡＭから供給される冗長アドレス信号ＸＲ０〜ＸＲｉとアクセスに際してアクセス装置から入力されるアドレスつまりＸ内部アドレス信号Ｘ０〜Ｘｉとをビットごとに比較照合し、両者が全ビット一致したとき、その出力信号つまり冗長ワード線駆動信号ＷＲＤを所定のタイミングで選択的にハイレベルとする。この冗長ワード線駆動信号ＷＲＤは、前述のように、ワード線駆動回路ＷＤに供給され、そのハイレベルを受けてメモリアレイＭＡＲＹの冗長ワード線ＷＲが選択的に選択レベルとされる。
【００２４】
次に、メモリアレイＭＡＲＹを構成する相補ビット線Ｂ０＊〜Ｂｎ＊は、その下方において、ＹスイッチＹＳの対応するＰチャンネル型のスイッチＭＯＳＦＥＴＰ５及びＰ６に結合される。これらのスイッチＭＯＳＦＥＴの他方は、順次８個おきに相補共通データ線ＣＤ０＊〜ＣＤ７＊の非反転又は反転信号線に共通結合される。また、そのゲートは、順次８組ずつ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｐが供給される。なお、ビット線選択信号のビット数ｐ＋１が、相補ビット線の組数ｎ＋１に対して、
ｐ＋１＝（ｎ＋１）／８
なる関係にあることは言うまでもない。
【００２５】
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビットのＹ内部アドレス信号Ｙ０〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが供給される。また、ＹアドレスバッファＹＢには、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
【００２６】
ＹアドレスバッファＹＢは、スタティック型ＲＡＭが選択状態とされるとき、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとにＹ内部アドレス信号Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、内部制御信号ＣＥのハイレベルを受けて選択的に動作状態とされ、Ｙ内部アドレス信号Ｙ０〜Ｙｊをデコードして、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットを択一的にハイレベルとする。このとき、ＹスイッチＹＳのスイッチＭＯＳＦＥＴＰ５及びＰ６は、対応するビット線選択信号ＹＳ０〜ＹＳｐのハイレベルを受けて８対ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する８組の相補ビット線Ｂ０＊〜Ｂｎ＊と相補共通データ線ＣＤ０＊〜ＣＤ７＊との間を選択的に接続状態とする。
【００２７】
相補共通データ線ＣＤ０＊〜ＣＤ７＊は、その他方においてデータ入出力回路ＩＯの対応する単位回路に結合される。ここで、データ入出力回路ＩＯは、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位回路を備え、これらの単位回路のそれぞれは、データ入力バッファ，ライトアンプ，センスアンプならびにデータ出力バッファを含む。このうち、各単位回路のデータ入力バッファの入力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合され、その出力端子は対応するライトアンプの入力端子に結合される。また、データ出力バッファの入力端子は、対応するセンスアンプの出力端子に結合され、その出力端子は対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合される。各単位回路のライトアンプの出力端子及びセンスアンプの入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊にそれぞれ共通結合される。また、各単位回路のライトアンプには、タイミング発生回路ＴＧから内部制御信号ＷＥが共通に供給され、データ出力バッファには、内部制御信号ＯＥが共通に供給される。
【００２８】
データ入出力回路ＩＯの各単位回路のデータ入力バッファは、スタティック型ＲＡＭが書き込みモードで選択状態とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介して入力される８ビットの書き込みデータを取り込み、対応するライトアンプに伝達する。このとき、各単位回路のライトアンプは、内部制御信号ＷＥのハイレベルを受けて選択的に動作状態とされ、対応するデータ入力バッファから伝達される書き込みデータをもとに所定の相補書き込み信号を形成し、相補共通データ線ＣＤ０＊〜ＣＤ７＊からＹスイッチＹＳを介してメモリアレイＭＡＲＹの選択された８個のメモリセルＭＣに書き込む。
【００２９】
一方、データ入出力回路ＩＯの各単位回路のセンスアンプは、スタティック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された８個のメモリセルＭＣからＹスイッチＹＳならびに相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し信号を増幅し、対応するデータ出力バッファに伝達する。このとき、各単位回路のデータ出力バッファは、内部制御信号ＯＥのハイレベルを受けて選択的に動作状態とされ、これらの読み出し信号をデータ入出力端子ＩＯ０〜ＩＯ７から外部装置に出力する。
【００３０】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）マイクロプロセッサ等に搭載され冗長ワード線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線に何らかの障害が検出されこれが冗長ワード線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設けることで、欠陥救済の対象となるワード線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線を介してリーク電流が流されるのを防止することができるという効果が得られる。
（２）上記（１）項により、これらのワード線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるという効果が得られる。
（３）上記（１）項により、スタティック型ＲＡＭひいてはマイクロプロセッサ等の製品歩留りを高めることができるという効果が得られる。
【００３１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、スタティック型ＲＡＭは、複数の冗長ワード線を含むことができるし、これらの冗長ワード線に対応して複数の冗長切り換え回路を備えることができる。また、冗長ワード線に加えて任意数の冗長ビット線を含むこともできるし、これらの冗長ビット線に対応して同様な冗長切り換え回路を備えることができる。メモリアレイＭＡＲＹは、その周辺部を含めて複数のメモリマットに分割できる。さらに、スタティック型ＲＡＭは、×１６ビット又は×３２ビット等、任意のビット構成を採りうるし、そのブロック構成も種々の実施形態を採りうる。
【００３２】
図２において、冗長ワード線の切り換えが複数のワード線を単位として行われる場合、ＭＯＳＦＥＴＰ３及びＮ５は、切り換え単位となる複数のワード線ごとに設ければよい。また、冗長ワード線ＷＲに対応して設けられるＭＯＳＦＥＴＰ４及びＮ６ならびにインバータＶ４は、これを省略することができる。メモリアレイＭＡＲＹを構成するメモリセルＭＣは、例えばいわゆる高抵抗型メモリセルに置き換えてもよいし、例えばデュアルポート型メモリセルであってもよい。ワード線駆動回路ＷＤの回路構成はこの実施例による制約を受けないし、各回路を構成するＭＯＳＦＥＴの導電型及び電源電圧の極性等も任意に設定できる。図３において、冗長切り換え回路ＸＲは、任意のブロック構成を採りうる。また、冗長アドレスメモリＸＲＡＭには、ヒューズ以外の記憶手段を使用できるし、各冗長選択信号及び内部制御信号の有効レベルも任意に選択できる。
【００３３】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型ＲＡＭならびにこれを含むマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく、例えば、ダイナミック型ＲＡＭ等の各種メモリ集積回路やこれらのメモリ集積回路を内蔵する各種デジタル集積回路装置にも適用できる。この発明は、少なくとも欠陥救済のための冗長ワード線又は冗長ビット線を備える半導体記憶装置ならびにこのような半導体記憶装置を含む装置又はシステムに広く適用できる。
【００３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、マイクロプロセッサ等に搭載され冗長ワード線又は冗長ビット線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線又はビット線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線又はビット線が冗長ワード線又は冗長ビット線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設けることで、欠陥救済の対象となるワード線又はビット線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線又はビット線を介してリーク電流が流されるのを防止することができる。この結果、これらのワード線及びビット線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたスタティック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のスタティック型ＲＡＭに含まれるメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図３】図１のスタティック型ＲＡＭに含まれるＸ系冗長切り換え回路の一実施例を示すブロック図である。
【図４】図３のＸ系冗長切り換え回路の一実施例を示す動作条件図である。
【図５】この発明に先立って本願発明者等が開発したスタティック型ＲＡＭに含まれるメモリアレイ及び周辺部の一例を示す部分的な回路図である。
【符号の説明】
ＭＡＲＹ……メモリアレイ、ＷＤ……ワード線駆動回路、ＷＤ０〜ＷＤｍ……ワード線駆動信号、ＸＤ……Ｘアドレスデコーダ、ＲＸ０〜ＲＸｍ……冗長選択信号、ＷＲＤ……冗長ワード線駆動信号、ＸＲＥ……冗長イネーブル信号、ＸＲ……冗長切り換え回路、Ｘ０〜Ｘｉ……Ｘ内部アドレス信号、ＸＢ……Ｘアドレスバッファ、ＡＸ０〜ＡＸｉ……Ｘアドレス入力端子、ＹＳ……Ｙスイッチ、ＹＳ０〜ＹＳｐ……ビット線選択信号、ＹＤ……Ｙアドレスデコーダ、Ｙ０〜Ｙｊ……Ｙ内部アドレス信号、ＹＢ……Ｙアドレスバッファ、ＡＹ０〜ＡＹｊ……Ｙアドレス入力端子、ＣＤ０＊〜ＣＤ７＊……相補共通データ線、ＩＯ……データ入出力回路、ＩＯ０〜ＩＯ７……データ入出力端子、ＣＥ，ＷＥ，ＯＥ……内部制御信号、ＴＧ……タイミング発生回路、ＣＥＢ……チップイネーブル信号、ＷＥＢ……ライトイネーブル信号、ＯＥＢ……出力イネーブル信号。
ＭＣ……メモリセル、Ｗ０〜Ｗｍ……ワード線、ＷＲ……冗長ワード線、Ｂ０＊〜Ｂｎ＊……相補ビット線、ＳＶＣ０〜ＳＶＣｍ，ＳＶＣＲ……電源電圧供給線、ＳＶＳ０〜ＳＶＳｍ，ＳＶＳＲ……接地電位供給線、Ｐ１〜Ｐ６……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ６……ＮチャンネルＭＯＳＦＥＴ、ＮＡ１〜ＮＡ２……ナンド（ＮＡＮＤ）ゲート、Ｖ１〜Ｖ４……インバータ。
ＸＲＥＮ……冗長イネーブル回路、ＸＲＡＭ……冗長アドレスメモリ、Ｆ０〜Ｆｉ，ＦＥ……ヒューズ、ＸＲ０〜ＸＲｉ……冗長アドレス信号、ＲＸＡＣ……冗長アドレス比較回路、ＲＸＡＤ……冗長アドレスデコーダ。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、欠陥救済のための冗長切り換え回路を備えるスタティック型ＲＡＭ（ランダムアクセスメモリ）ならびにその製品歩留りの向上に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
直交して配置されるワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子状に配置されるスタティック型メモリセルとを含むメモリアレイをその基本構成要素とするスタティック型ＲＡＭがあり、このようなスタティック型ＲＡＭをＲＡＭモジュールとして搭載するマイクロプロセッサ等のデジタル集積回路装置がある。スタティック型ＲＡＭは、所定数の冗長ワード線及び冗長ビット線を備え、障害が検出された不良ワード線又は不良ビット線を上記冗長ワード線又は冗長ビット線と選択的に置き換えることによっていわゆる欠陥救済を実現するための冗長切り換え回路を備えることが多い。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、スタティック型ＲＡＭを搭載するマイクロプロセッサを開発し、その改版に際して次のような問題点に直面した。すなわち、このスタティック型ＲＡＭは、図５に示されるように、ｍ＋１本のワード線Ｗ０〜Ｗｍと１本の冗長ワード線ＷＲとを含むメモリアレイＭＡＲＹを備え、障害が検出されたワード線Ｗ０〜Ｗｍは、対応する冗長選択信号ＲＸ０〜ＲＸｍがロウレベルとされ冗長ワード線駆動信号ＷＲＤ及び冗長イネーブル信号ＸＲＥがともにハイレベルとされることにより選択的に冗長ワード線ＷＲと置き換えられる。このとき、置き換えの対象となるワード線Ｗ０〜Ｗｍは、冗長選択信号ＲＸ０〜ＲＸｍがロウレベルであるため、ワード線駆動回路ＷＤ０〜ＷＤｍに関係なく非選択レベルつまりロウレベルのままとされるが、これらのワード線に結合されるｎ＋１個のメモリセルＭＣには、回路の電源電圧及び接地電位が切断されることなく供給される。このため、置き換えの対象となるワード線Ｗ０〜Ｗｍの障害がワード線と回路の電源電圧又は接地電位との間の短絡障害であった場合等に、短絡経路を介したリーク電流が流され続ける。このリーク電流は、例えば他の回路のリークテストの妨げとなり、場合によってはスタティック型ＲＡＭひいてはマイクロプロセッサの製品歩留りを低下させる原因となる。
【０００４】
この発明の目的は、冗長ワード線又は冗長ビット線と置き換えられた不良ワード線又は不良ビット線のリーク電流を防止し、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることにある。
【０００５】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、マイクロプロセッサ等に搭載され冗長ワード線又は冗長ビット線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線又はビット線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線又はビット線が冗長ワード線又は冗長ビット線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設ける。
【０００７】
上記した手段によれば、欠陥救済の対象となるワード線又はビット線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線又はビット線を介してリーク電流が流されるのを防止できる。この結果、これらのワード線及びビット線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることができる。
【０００８】
【発明の実施の形態】
図１には、この発明が適用されたスタティック型ＲＡＭの一実施例のブロック図が示されている。また、図２には、図１のスタティック型ＲＡＭに含まれるメモリアレイＭＡＲＹならびにその周辺部の一実施例の部分的な回路図が示されている。さらに、図３には、図１のスタティック型ＲＡＭに含まれる冗長切り換え回路ＸＲの一実施例のブロック図が示され、図４には、その一実施例の動作条件図が示されている。これらの図をもとに、この実施例のスタティック型ＲＡＭの構成及び動作ならびに欠陥救済の概要とその特徴について説明する。なお、この実施例のスタティック型ＲＡＭは、特に制限されないが、所定のマイクロプロセッサにＲＡＭモジュールとして搭載される。また、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。さらに、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【０００９】
図１において、この実施例のスタティック型ＲＡＭは、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹを基本構成要素とする。このメモリアレイＭＡＲＹは、特に制限されないが、図２に示されるように、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍならびに１本の冗長ワード線ＷＲと、図の垂直方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂを、合わせて相補ビット線Ｂ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等については、その名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様）とを含む。これらのワード線及び相補ビット線の交点には、（ｍ＋２）×（ｎ＋１）個のスタティック型メモリセルＭＣが格子状に配置される。
【００１０】
メモリアレイＭＡＲＹを構成するメモリセルＭＣのそれぞれは、特に制限されないが、図２に例示されるように、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなるラッチを含む。メモリアレイＭＡＲＹの同一列に配置されたｍ＋２個のメモリセルＭＣのラッチの非反転及び反転入出力ノードは、Ｎチャンネル型の一対の制御ＭＯＳＦＥＴＮ５及びＮ６を介して対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線にそれぞれ共通結合される。
【００１１】
一方、メモリアレイＭＡＲＹの同一行に配置されたｎ＋１個のメモリセルＭＣの制御ＭＯＳＦＥＴＮ５及びＮ６のゲートは、対応するワード線Ｗ０〜Ｗｍあるいは冗長ワード線ＷＲにそれぞれ共通結合される。また、これらのメモリセルＭＣの電源電圧供給ノードつまりＭＯＳＦＥＴＰ１及びＰ２の共通結合されたソースは、対応する電源電圧供給線ＳＶＣ０〜ＳＶＣｍあるいはＳＶＣＲにそれぞれ共通結合され、その接地電位供給ノードつまりＭＯＳＦＥＴＮ１及びＮ２の共通結合されたソースは、対応する接地電位供給線ＳＶＳ０〜ＳＶＳｍあるいはＳＶＳＲにそれぞれ共通結合される。電源電圧供給線ＳＶＣ０〜ＳＶＣｍならびにＳＶＣＲは、その左方において対応するＰチャンネル型のスイッチＭＯＳＦＥＴ（スイッチ手段）Ｐ３又はＰ４を介して回路の電源電圧（電源電圧供給点）に結合され、接地電位供給線ＳＶＳ０〜ＳＶＳｍならびにＳＶＳＲは、対応するＮチャンネル型のスイッチＭＯＳＦＥＴ（スイッチ手段）Ｎ５又はＮ６を介して回路の接地電位（接地電位供給点）に結合される。各接地電位供給線のスイッチＭＯＳＦＥＴＮ５及びＮ６のゲートには、後述する冗長切り換え回路ＸＲから対応する冗長選択信号ＲＸ０〜ＲＸｍあるいは冗長イネーブル信号ＸＲＥがそれぞれ供給され、各電源電圧供給線のスイッチＭＯＳＦＥＴＰ３及びＰ４のゲートには、そのインバータＶ１又はＶ２による反転信号がそれぞれ供給される。
【００１２】
なお、冗長選択信号ＲＸ０〜ＲＸｍは、後述するように、通常すべてハイレベルとされ、対応するワード線に何らかの障害が検出されこれが冗長ワード線ＷＲと置き換えられたとき選択的にロウレベルとされる。また、冗長イネーブル信号ＸＲＥは、通常ロウレベルとされ、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられたとき選択的にハイレベルとされる。
【００１３】
これにより、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍに結合されるメモリセルＭＣは、対応するワード線が冗長ワード線ＷＲと置き換えられることなく使用され対応する冗長選択信号ＲＸ０〜ＲＸｍがハイレベルとされるとき、ｎ＋１個ずつそれぞれ選択的に動作可能な状態とされ、メモリアレイＭＡＲＹの冗長ワード線ＷＲに結合されるｎ＋１個のメモリセルＭＣは、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられ冗長イネーブル信号ＸＲＥがハイレベルとされるとき、選択的に動作可能な状態とされる。つまり、この実施例のスタティック型ＲＡＭでは、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍに結合されるそれぞれｎ＋１個のメモリセルＭＣの電源電圧供給経路及び接地電位供給経路が、対応するワード線Ｗ０〜Ｗｍに何らかの障害が検出されこれが冗長ワード線ＷＲと置き換えられることで選択的に切断される訳であって、欠陥救済の対象となるワード線と回路の電源電圧又は接地電位との間で短絡障害が発生している場合でも、これらのワード線を介してリーク電流が流されるのを防止することができる。この結果、ワード線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサの製品歩留りを高めることができるものとなる。
【００１４】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍならびに冗長ワード線ＷＲは、その左方において、ワード線駆動回路ＷＤの対応する単位回路に結合される。ここで、ワード線駆動回路ＷＤは、ワード線Ｗ０〜Ｗｍならびに冗長ワード線ＷＲに対応して設けられるｍ＋２個の単位回路を備え、これらの単位回路のそれぞれは、その出力端子がインバータＶ３又はＶ４を介してメモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍあるいは冗長ワード線ＷＲに結合されるナンド（ＮＡＮＤ）ゲートＮＡ１又はＮＡ２を含む。このうち、ワード線Ｗ０〜Ｗｍに対応するナンドゲートＮＡ１の一方の入力端子には、ＸアドレスデコーダＸＤから対応するワード線駆動信号ＷＤ０〜ＷＤｍが供給され、その他方の入力端子には、冗長切り換え回路ＸＲから対応する冗長選択信号ＲＸ０〜ＲＸｍが供給される。また、冗長ワード線ＷＲに対応するナンドゲートＮＡ２の一方の入力端子には、冗長切り換え回路ＸＲから冗長ワード線駆動信号ＷＲＤが供給され、その他方の入力端子には冗長イネーブル信号ＸＲＥが供給される。
【００１５】
なお、ワード線駆動回路ＷＤ０〜ＷＤｍは、後述するように、通常ロウレベルの非選択レベルとされ、Ｘアドレス信号つまりＸ内部アドレス信号Ｘ０〜Ｘｉにより対応するワード線Ｗ０〜Ｗｍが指定されたとき、所定のタイミングで選択的にハイレベルとされる。また、冗長ワード線駆動信号ＷＲＤは、通常ロウレベルの非選択レベルとされ、ワード線Ｗ０〜Ｗｍのいずれかが冗長ワード線ＷＲと置き換えられかつＸ内部アドレス信号Ｘ０〜Ｘｉによりこの不良ワード線が指定されたたとき、所定のタイミングで選択的にハイレベルとされる。
【００１６】
これらのことから、ワード線駆動回路ＷＤのワード線Ｗ０〜Ｗｍに対応して設けられる単位回路のそれぞれは、対応するワード線Ｗ０〜Ｗｍが冗長ワード線ＷＲと置き換えられることなく使用され冗長選択信号ＲＸ０〜ＲＸｍがハイレベルとされるとき、ワード線駆動回路ＷＤ０〜ＷＤｍのハイレベルを受けて対応するワード線Ｗ０〜Ｗｍを選択的にハイレベルの選択レベルとする。また、ワード線駆動回路ＷＤの冗長ワード線ＷＲに対応して設けられる単位回路は、冗長ワード線ＷＲがワード線Ｗ０〜Ｗｍのいずれかと置き換えられ冗長イネーブル信号ＸＲＥがハイレベルとされるとき、冗長ワード線駆動信号ＷＲＤのハイレベルを受けて冗長ワード線ＷＲを選択的にハイレベルの選択レベルとする。このとき、置き換えの対象となったワード線Ｗ０〜Ｗｍは、対応する冗長選択信号ＲＸ０〜ＲＸｍがロウレベルとされるため、非選択レベルのままとされる。
【００１７】
ＸアドレスデコーダＸＤ及び冗長切り換え回路ＸＲには、ＸアドレスバッファＸＢからｉ＋１ビットのＸ内部アドレス信号Ｘ０〜Ｘｉが共通に供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが共通に供給される。また、ＸアドレスバッファＸＢには、Ｘアドレス信号入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。なお、内部制御信号ＣＥは、チップイネーブル信号ＣＥＢがロウレベルとされスタティック型ＲＡＭが選択状態とされるとき、所定のタイミングで選択的にハイレベルとされる。
【００１８】
ＸアドレスバッファＸＢは、スタティック型ＲＡＭが選択状態とされるとき、Ｘアドレス信号入力端子ＡＸ０〜ＡＸｉを介して入力されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとにＸ内部アドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸＤ及び冗長切り換え回路ＸＲに供給する。また、ＸアドレスデコーダＸＤは、内部制御信号ＣＥのハイレベルを受けて選択的に動作状態とされ、ＸアドレスバッファＸＢから供給されるＸ内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応するワード線駆動回路ＷＤ０〜ＷＤｍを択一的に有効レベルつまりハイレベルとする。
【００１９】
一方、冗長切り換え回路ＸＲは、図３に示されるように、ヒューズＦＥを含む冗長イネーブル回路ＸＲＥＮと、ｉ＋１個のヒューズＦ０〜Ｆｉを含む冗長アドレスメモリＸＲＡＭとを備える。このうち、冗長イネーブル回路ＸＲＥＮは、図４に示されるように、ヒューズＦＥが切断状態にないとき、その出力信号つまり冗長イネーブル信号ＸＲＥを無効レベルつまりロウレベル（Ｌ）とし、ヒューズＦＥが切断されると、冗長イネーブル信号ＸＲＥを有効レベルつまりハイレベル（Ｈ）とする。また、冗長アドレスメモリＸＲＡＭは、ヒューズＦ０〜Ｆｉが切断されることにより、対応する出力信号つまり冗長アドレス信号ＸＲ０〜ＸＲｉをそれぞれ選択的に有効レベルつまりハイレベルとする。
【００２０】
この実施例において、冗長イネーブル回路ＸＲＥＮに内蔵されるヒューズＦＥは、メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍのいずれかに何らかの障害が検出され、この不良ワード線が冗長ワード線ＷＲと置き換えられたとき、選択的に切断状態とされる。また、冗長アドレスメモリＸＲＡＭのヒューズＦ０〜Ｆｉは、冗長ワード線ＷＲと置き換えられた不良ワード線のＸアドレスに対応して、ビットごとに選択的に切断状態とされる。これにより、冗長イネーブル信号ＸＲＥは、メモリアレイＭＡＲＹの冗長ワード線ＷＲが使用状態にあることを示すものとなり、冗長アドレスメモリＸＲＡＭは、欠陥救済の対象となる不良ワード線のＸアドレスを保持するメモリとして機能する。
【００２１】
冗長切り換え回路ＸＲは、さらに、冗長アドレスメモリＸＲＡＭの出力信号つまり冗長アドレス信号ＸＲ０〜ＸＲｉを共通に受ける冗長アドレスデコーダＲＸＡＤ及び冗長アドレス比較回路ＲＸＡＣを備える。このうち、冗長アドレスデコーダＲＸＡＤには、さらに、冗長イネーブル回路ＸＲＥＮから冗長イネーブル信号ＸＲＥが供給され、その出力信号は前記冗長選択信号ＲＸ０〜ＲＸｍとなる。また、冗長アドレス比較回路ＲＸＡＣには、ＸアドレスバッファＸＢからＸ内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、冗長イネーブル回路ＸＲＥＮから冗長イネーブル信号ＸＲＥが供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが供給される。冗長アドレス比較回路ＲＸＡＣの出力信号は、冗長ワード線駆動信号ＷＲＤとしてワード線駆動回路ＷＤに供給される。
【００２２】
冗長切り換え回路ＸＲの冗長アドレスデコーダＲＸＡＤは、冗長イネーブル回路ＸＲＥＮから供給される冗長イネーブル信号ＸＲＥのハイレベルを受けて選択的に動作状態とされ、冗長アドレスメモリＸＲＡＭから供給される冗長アドレス信号ＸＲ０〜ＸＲｉをデコードして、冗長選択信号ＲＸ０〜ＲＸｍの対応するビットを択一的に有効レベルつまりロウレベルとする。これにより、冗長選択信号ＲＸ０〜ＲＸｍは、図４に示されるように、冗長イネーブル回路ＸＲＥＮのヒューズＦＥが切断状態になく冗長イネーブル信号ＸＲＥがロウレベルとされるときには、冗長アドレスメモリＸＲＡＭのヒューズＦ０〜Ｆｉつまりは冗長アドレス信号ＸＲ０〜ＸＲｉに関係なくすべて無効レベルつまりハイレベルとされ、冗長イネーブル信号ＸＲＥがハイレベルとされると、これらのヒューズＦ０〜Ｆｉの切断状態の組み合わせに応じて択一的にロウレベルとされる。
【００２３】
一方、冗長切り換え回路ＸＲの冗長アドレス比較回路ＲＸＡＣは、冗長イネーブル信号ＸＲＥ及び内部制御信号ＣＥがともにハイレベルとされることで選択的に動作状態とされ、冗長アドレスメモリＸＲＡＭから供給される冗長アドレス信号ＸＲ０〜ＸＲｉとアクセスに際してアクセス装置から入力されるアドレスつまりＸ内部アドレス信号Ｘ０〜Ｘｉとをビットごとに比較照合し、両者が全ビット一致したとき、その出力信号つまり冗長ワード線駆動信号ＷＲＤを所定のタイミングで選択的にハイレベルとする。この冗長ワード線駆動信号ＷＲＤは、前述のように、ワード線駆動回路ＷＤに供給され、そのハイレベルを受けてメモリアレイＭＡＲＹの冗長ワード線ＷＲが選択的に選択レベルとされる。
【００２４】
次に、メモリアレイＭＡＲＹを構成する相補ビット線Ｂ０＊〜Ｂｎ＊は、その下方において、ＹスイッチＹＳの対応するＰチャンネル型のスイッチＭＯＳＦＥＴＰ５及びＰ６に結合される。これらのスイッチＭＯＳＦＥＴの他方は、順次８個おきに相補共通データ線ＣＤ０＊〜ＣＤ７＊の非反転又は反転信号線に共通結合される。また、そのゲートは、順次８組ずつ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｐが供給される。なお、ビット線選択信号のビット数ｐ＋１が、相補ビット線の組数ｎ＋１に対して、
ｐ＋１＝（ｎ＋１）／８
なる関係にあることは言うまでもない。
【００２５】
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビットのＹ内部アドレス信号Ｙ０〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制御信号ＣＥが供給される。また、ＹアドレスバッファＹＢには、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
【００２６】
ＹアドレスバッファＹＢは、スタティック型ＲＡＭが選択状態とされるとき、Ｙアドレス入力端子ＡＹ０〜ＡＹｊを介して入力されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとにＹ内部アドレス信号Ｙ０〜Ｙｊを形成し、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、内部制御信号ＣＥのハイレベルを受けて選択的に動作状態とされ、Ｙ内部アドレス信号Ｙ０〜Ｙｊをデコードして、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットを択一的にハイレベルとする。このとき、ＹスイッチＹＳのスイッチＭＯＳＦＥＴＰ５及びＰ６は、対応するビット線選択信号ＹＳ０〜ＹＳｐのハイレベルを受けて８対ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する８組の相補ビット線Ｂ０＊〜Ｂｎ＊と相補共通データ線ＣＤ０＊〜ＣＤ７＊との間を選択的に接続状態とする。
【００２７】
相補共通データ線ＣＤ０＊〜ＣＤ７＊は、その他方においてデータ入出力回路ＩＯの対応する単位回路に結合される。ここで、データ入出力回路ＩＯは、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位回路を備え、これらの単位回路のそれぞれは、データ入力バッファ，ライトアンプ，センスアンプならびにデータ出力バッファを含む。このうち、各単位回路のデータ入力バッファの入力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合され、その出力端子は対応するライトアンプの入力端子に結合される。また、データ出力バッファの入力端子は、対応するセンスアンプの出力端子に結合され、その出力端子は対応するデータ入出力端子ＩＯ０〜ＩＯ７に結合される。各単位回路のライトアンプの出力端子及びセンスアンプの入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊にそれぞれ共通結合される。また、各単位回路のライトアンプには、タイミング発生回路ＴＧから内部制御信号ＷＥが共通に供給され、データ出力バッファには、内部制御信号ＯＥが共通に供給される。
【００２８】
データ入出力回路ＩＯの各単位回路のデータ入力バッファは、スタティック型ＲＡＭが書き込みモードで選択状態とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介して入力される８ビットの書き込みデータを取り込み、対応するライトアンプに伝達する。このとき、各単位回路のライトアンプは、内部制御信号ＷＥのハイレベルを受けて選択的に動作状態とされ、対応するデータ入力バッファから伝達される書き込みデータをもとに所定の相補書き込み信号を形成し、相補共通データ線ＣＤ０＊〜ＣＤ７＊からＹスイッチＹＳを介してメモリアレイＭＡＲＹの選択された８個のメモリセルＭＣに書き込む。
【００２９】
一方、データ入出力回路ＩＯの各単位回路のセンスアンプは、スタティック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された８個のメモリセルＭＣからＹスイッチＹＳならびに相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し信号を増幅し、対応するデータ出力バッファに伝達する。このとき、各単位回路のデータ出力バッファは、内部制御信号ＯＥのハイレベルを受けて選択的に動作状態とされ、これらの読み出し信号をデータ入出力端子ＩＯ０〜ＩＯ７から外部装置に出力する。
【００３０】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）マイクロプロセッサ等に搭載され冗長ワード線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線に何らかの障害が検出されこれが冗長ワード線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設けることで、欠陥救済の対象となるワード線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線を介してリーク電流が流されるのを防止することができるという効果が得られる。
（２）上記（１）項により、これらのワード線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるという効果が得られる。
（３）上記（１）項により、スタティック型ＲＡＭひいてはマイクロプロセッサ等の製品歩留りを高めることができるという効果が得られる。
【００３１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、スタティック型ＲＡＭは、複数の冗長ワード線を含むことができるし、これらの冗長ワード線に対応して複数の冗長切り換え回路を備えることができる。また、冗長ワード線に加えて任意数の冗長ビット線を含むこともできるし、これらの冗長ビット線に対応して同様な冗長切り換え回路を備えることができる。メモリアレイＭＡＲＹは、その周辺部を含めて複数のメモリマットに分割できる。さらに、スタティック型ＲＡＭは、×１６ビット又は×３２ビット等、任意のビット構成を採りうるし、そのブロック構成も種々の実施形態を採りうる。
【００３２】
図２において、冗長ワード線の切り換えが複数のワード線を単位として行われる場合、ＭＯＳＦＥＴＰ３及びＮ５は、切り換え単位となる複数のワード線ごとに設ければよい。また、冗長ワード線ＷＲに対応して設けられるＭＯＳＦＥＴＰ４及びＮ６ならびにインバータＶ４は、これを省略することができる。メモリアレイＭＡＲＹを構成するメモリセルＭＣは、例えばいわゆる高抵抗型メモリセルに置き換えてもよいし、例えばデュアルポート型メモリセルであってもよい。ワード線駆動回路ＷＤの回路構成はこの実施例による制約を受けないし、各回路を構成するＭＯＳＦＥＴの導電型及び電源電圧の極性等も任意に設定できる。図３において、冗長切り換え回路ＸＲは、任意のブロック構成を採りうる。また、冗長アドレスメモリＸＲＡＭには、ヒューズ以外の記憶手段を使用できるし、各冗長選択信号及び内部制御信号の有効レベルも任意に選択できる。
【００３３】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型ＲＡＭならびにこれを含むマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく、例えば、ダイナミック型ＲＡＭ等の各種メモリ集積回路やこれらのメモリ集積回路を内蔵する各種デジタル集積回路装置にも適用できる。この発明は、少なくとも欠陥救済のための冗長ワード線又は冗長ビット線を備える半導体記憶装置ならびにこのような半導体記憶装置を含む装置又はシステムに広く適用できる。
【００３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、マイクロプロセッサ等に搭載され冗長ワード線又は冗長ビット線による欠陥救済機能を有するスタティック型ＲＡＭ等において、メモリアレイの各ワード線又はビット線に結合される所定数のメモリセルの電源電圧供給ノード又は接地電位供給ノードと電源電圧供給点又は接地電位供給点との間に、対応するワード線又はビット線が冗長ワード線又は冗長ビット線と置き換えられるとき選択的にオフ状態とされるスイッチ手段を設けることで、欠陥救済の対象となるワード線又はビット線と回路の電源電圧又は接地電位との間に短絡障害が発生している場合でも、これらのワード線又はビット線を介してリーク電流が流されるのを防止することができる。この結果、これらのワード線及びビット線のリーク障害により他の回路のリークテストが影響を受けるのを防止できるとともに、スタティック型ＲＡＭひいてはこれを搭載するマイクロプロセッサ等の製品歩留りを高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたスタティック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のスタティック型ＲＡＭに含まれるメモリアレイ及び周辺部の一実施例を示す部分的な回路図である。
【図３】図１のスタティック型ＲＡＭに含まれるＸ系冗長切り換え回路の一実施例を示すブロック図である。
【図４】図３のＸ系冗長切り換え回路の一実施例を示す動作条件図である。
【図５】この発明に先立って本願発明者等が開発したスタティック型ＲＡＭに含まれるメモリアレイ及び周辺部の一例を示す部分的な回路図である。
【符号の説明】
ＭＡＲＹ……メモリアレイ、ＷＤ……ワード線駆動回路、ＷＤ０〜ＷＤｍ……ワード線駆動信号、ＸＤ……Ｘアドレスデコーダ、ＲＸ０〜ＲＸｍ……冗長選択信号、ＷＲＤ……冗長ワード線駆動信号、ＸＲＥ……冗長イネーブル信号、ＸＲ……冗長切り換え回路、Ｘ０〜Ｘｉ……Ｘ内部アドレス信号、ＸＢ……Ｘアドレスバッファ、ＡＸ０〜ＡＸｉ……Ｘアドレス入力端子、ＹＳ……Ｙスイッチ、ＹＳ０〜ＹＳｐ……ビット線選択信号、ＹＤ……Ｙアドレスデコーダ、Ｙ０〜Ｙｊ……Ｙ内部アドレス信号、ＹＢ……Ｙアドレスバッファ、ＡＹ０〜ＡＹｊ……Ｙアドレス入力端子、ＣＤ０＊〜ＣＤ７＊……相補共通データ線、ＩＯ……データ入出力回路、ＩＯ０〜ＩＯ７……データ入出力端子、ＣＥ，ＷＥ，ＯＥ……内部制御信号、ＴＧ……タイミング発生回路、ＣＥＢ……チップイネーブル信号、ＷＥＢ……ライトイネーブル信号、ＯＥＢ……出力イネーブル信号。
ＭＣ……メモリセル、Ｗ０〜Ｗｍ……ワード線、ＷＲ……冗長ワード線、Ｂ０＊〜Ｂｎ＊……相補ビット線、ＳＶＣ０〜ＳＶＣｍ，ＳＶＣＲ……電源電圧供給線、ＳＶＳ０〜ＳＶＳｍ，ＳＶＳＲ……接地電位供給線、Ｐ１〜Ｐ６……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ６……ＮチャンネルＭＯＳＦＥＴ、ＮＡ１〜ＮＡ２……ナンド（ＮＡＮＤ）ゲート、Ｖ１〜Ｖ４……インバータ。
ＸＲＥＮ……冗長イネーブル回路、ＸＲＡＭ……冗長アドレスメモリ、Ｆ０〜Ｆｉ，ＦＥ……ヒューズ、ＸＲ０〜ＸＲｉ……冗長アドレス信号、ＲＸＡＣ……冗長アドレス比較回路、ＲＸＡＤ……冗長アドレスデコーダ。
Claims (2)
- 冗長ワード線又は冗長ビット線を含むメモリアレイと、
上記メモリアレイの障害が検出された不良ワード線又は不良ビット線と上記冗長ワード線又は冗長ビット線とを選択的に置き換える冗長切り換え回路と、
上記冗長ワード線又は冗長ビット線と置き換えられた不良ワード線又は不良ビット線に結合されるメモリセルの電源電圧供給経路又は接地電位供給経路を選択的に切断するスイッチＭＯＳＦＥＴとを具備し、
上記冗長切り換え回路は、
上記冗長ワード線又は冗長ビット線が不良ワード線又は不良ビット線と置き換えられたとき冗長イネーブル信号を選択的に有効レベルとする冗長イネーブル回路と、
上記冗長ワード線又は冗長ビット線と置き換えられた不良ワード線又は不良ビット線のアドレスを冗長アドレスとして保持する冗長アドレスメモリと、
上記冗長イネーブル信号の有効レベルを受けて選択的に動作状態とされ上記冗長アドレスメモリから出力される冗長アドレスをデコードして対応する冗長選択信号を択一的に有効レベルとする冗長アドレスデコーダと、
上記冗長イネーブル信号の有効レベルを受けて選択的に動作状態とされアクセスに際して供給されるアドレスと上記冗長アドレスメモリから出力される冗長アドレスとを比較照合して上記冗長ワード線又は冗長ビット線を選択的に選択状態とする冗長アドレス比較回路とを含み、
上記スイッチＭＯＳＦＥＴは、上記冗長選択信号に基づいてスイッチ制御されることを特徴とする半導体記憶装置。 - 請求項１において、
上記メモリセルは、スタティック型ＲＡＭで構成されていることを特徴とする半導体記憶装置。
Priority Applications (1)
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| JP04073896A JP3565647B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
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| JPH09213896A JPH09213896A (ja) | 1997-08-15 |
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| US6081465A (en) * | 1998-04-30 | 2000-06-27 | Hewlett-Packard Company | Static RAM circuit for defect analysis |
-
1996
- 1996-02-02 JP JP04073896A patent/JP3565647B2/ja not_active Expired - Fee Related
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| JPH09213896A (ja) | 1997-08-15 |
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