JPH08321590A - 半導体記憶装置のレイアウト方法、半導体記憶装置およびこれを用いたマイクロコンピュータ - Google Patents

半導体記憶装置のレイアウト方法、半導体記憶装置およびこれを用いたマイクロコンピュータ

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JPH08321590A
JPH08321590A JP7126077A JP12607795A JPH08321590A JP H08321590 A JPH08321590 A JP H08321590A JP 7126077 A JP7126077 A JP 7126077A JP 12607795 A JP12607795 A JP 12607795A JP H08321590 A JPH08321590 A JP H08321590A
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JP
Japan
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semiconductor memory
memory device
unit
unit memory
memory blocks
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JP7126077A
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Kazuyoshi Shiba
和佳 志波
Noriyuki Yabuoshi
法之 藪押
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 集積度を向上させるとともに、ワード線を低
抵抗化してアクセスの向上を可能とすることができる半
導体記憶装置のレイアウト技術を提供する。 【構成】 上側および下側が選択トランジスタで挟まれ
た複数のメモリセルを単位メモリブロックとし、この単
位メモリブロックを配列して構成されるマスクＲＯＭで
あって、列方向に配列された２つの単位メモリブロック
間において、上側（または下側）の選択トランジスタＳ
Ｔ１〜ＳＴ６または下側（または上側）の選択トランジ
スタＳＴ７〜ＳＴ１２を挟んで上下対称位置にある複数
のメモリセルＭ１〜Ｍ２０の対応されるワード線ＷＬ１
〜ＷＬ４がそれぞれ共通に接続され、この共通に接続さ
れたそれぞれのワード線ＷＬ１〜ＷＬ４は、このワード
線ＷＬ１〜ＷＬ４と異なる層に形成される配線、すなわ
ちＡＬ２層の配線により裏打ちされてレイアウトされて
いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置技術に
関し、特にマスクＲＯＭまたはフラッシュメモリ（ＥＥ
ＰＲＯＭ）などのレイアウトにおいて、集積度およびア
クセスの向上に好適な半導体記憶装置のレイアウト方
法、半導体記憶装置およびこれを用いたマイクロコンピ
ュータに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、発明者が検討した技術とし
て、半導体記憶装置の一例としてのマスクＲＯＭには、
クロスポイント型と呼ばれるマスクＲＯＭがある。この
構造において、メモリブロックは上側および下側を選択
トランジスタで挟まれた複数のメモリセルから構成さ
れ、このメモリセルにおけるそれぞれのトランジスタの
ドレインとソースは副ビット線で構成され、このビット
線と直交する方向にワード線が構成されている。
【０００３】なお、このようなマスクＲＯＭなどの半導
体記憶装置に関する技術については、たとえば昭和５９
年１１月３０日、株式会社オーム社発行、社団法人電子
通信学会編の「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５３
３などの文献に記載されている。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なクロスポイント型マスクＲＯＭにおいては、各メモリ
ビット毎にコンタクトを必要としないのでメモリセルサ
イズが小さくでき、集積度を向上させることができる。
すなわち、この集積度を向上させるために、ワード線の
線幅／間隔は最小ピッチで形成されている。
【０００５】一方、ワード線を低抵抗化する方法とし
て、ワード線と異なる層の配線で裏打ちする方法が考え
られるが、この場合にはトランジスタのゲートとコンタ
クトホール間またはスルーホールと裏打ちのための配線
間に余裕が必要であり、そのためにワード線の間隔を広
くする必要がある。
【０００６】従って、前記のようなマスクＲＯＭにおい
ては、ワード線の間隔が狭いために異なる層の配線で裏
打ちすることができず、よってワード線の低抵抗化がで
きないためにアクセスの高速化が困難となっている。
【０００７】また、このクロスポイント型マスクＲＯＭ
では、たとえば上側および下側に２つずつの選択トラン
ジスタが必要であるために、ワード線の線幅／間隔の最
小ピッチ化とは異なる観点において、この選択トランジ
スタを選択するための選択線の数も集積度の向上を妨げ
る要因となっている。
【０００８】そこで、本発明の目的は、上下対称位置に
あるメモリセルのワード線を共通にして裏打ちすること
によって、集積度を向上させるとともに、ワード線を低
抵抗化してアクセスの向上を可能とすることができる半
導体記憶装置のレイアウト方法、半導体記憶装置および
これを用いたマイクロコンピュータを提供することにあ
る。
【０００９】また、本発明の他の目的は、ワード線のレ
イアウトとは異なる観点において、選択トランジスタを
選択するための選択線の数を低減して集積度を向上させ
ることができる半導体記憶装置のレイアウト方法、半導
体記憶装置およびこれを用いたマイクロコンピュータを
提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体記憶装置のレイ
アウト方法は、上側および下側が選択トランジスタで挟
まれた複数のメモリセルによる単位メモリブロックを配
列して構成される半導体記憶装置に適用されるものであ
り、前記単位メモリブロックを上側または下側の選択ト
ランジスタを挟んで上下対称位置に配列し、この上下対
称位置に配列された２つの単位メモリブロック間におい
て、上側または下側の選択トランジスタを挟んで上下対
称位置にある複数のメモリセルの対応されるワード線を
それぞれ共通に接続してレイアウトするものである。
【００１３】この場合に、前記共通に接続されたそれぞ
れのワード線を、このワード線と異なる層に形成される
配線で裏打ちしてレイアウトするようにしたものであ
る。
【００１４】また、他の半導体記憶装置のレイアウト方
法は、前記上下対称位置に配列された２つの単位メモリ
ブロック間において、この２つの単位メモリブロック間
の外側にそれぞれ配列される選択トランジスタの選択線
を１段に共通にしてレイアウトするものである。
【００１５】この場合に、前記２つの単位メモリブロッ
ク間の内側に配列される選択トランジスタのソース線
を、このソース線と異なる層に形成される配線でワード
線と平行にレイアウトするようにしたものである。
【００１６】さらに、本発明の半導体記憶装置は、複数
のメモリセルのワード線抵抗を小さくするために、上側
または下側の選択トランジスタを挟んで上下対称位置に
ある複数のメモリセルの対応されるワード線をそれぞれ
共通に接続し、かつこの共通に接続されたそれぞれのワ
ード線をこのワード線と異なる層に形成される配線で裏
打ちするものである。
【００１７】また、他の半導体記憶装置は、選択トラン
ジスタの選択線の数を減らすために、２つの単位メモリ
ブロック間の外側にそれぞれ配列される選択トランジス
タの選択線を１段に共通とし、かつ内側に配列される選
択トランジスタのソース線を、このソース線と異なる層
に形成される配線でワード線と平行に取り出すものであ
る。
【００１８】特に、前記半導体記憶装置を、クロスポイ
ント型のマスクＲＯＭまたはフラッシュメモリなどの不
揮発性メモリとするものである。
【００１９】また、本発明のマイクロコンピュータは、
前記半導体記憶装置の他に、中央処理装置およびその周
辺回路を搭載するものである。
【００２０】
【作用】前記した半導体記憶装置のレイアウト方法、半
導体記憶装置およびこれを用いたマイクロコンピュータ
によれば、メモリセルにおけるそれぞれのトランジスタ
のゲートに接続されるワード線のレイアウトにおいて、
選択トランジスタを挟んで上下対称位置にあるワード線
を共通にしてＡＬ２層の配線で裏打ちすることにより、
集積度を向上させるとともに、ワード線を低抵抗化する
ことができ、これによってメモリセルに対するアクセス
を向上させることができる。
【００２１】また、選択トランジスタのゲートに接続さ
れる選択線のレイアウトにおいて、この選択トランジス
タのソース線をＡＬ２層の配線によりワード線方向に取
り出すことにより、選択トランジスタを上側（または下
側）で１段、下側（または上側）に２段にして選択線の
数を少なくすることができ、これによってメモリブロッ
ク、さらには半導体記憶装置の集積度を向上させること
ができる。
【００２２】これにより、半導体記憶装置、特にマスク
ＲＯＭまたはフラッシュメモリ、さらにこれを搭載した
マイクロコンピュータなどのレイアウトにおいて、集積
度およびアクセスの向上が可能とされるレイアウト設計
を行うことができる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００２４】（実施例１）図１は本発明の一実施例であ
る半導体記憶装置の要部を示すチップ構成図、図２は本
実施例の半導体記憶装置におけるメモリセルの接続を示
す回路図、図３は本実施例において、メモリセルの概略
レイアウトを示す説明図、図４は異なる層の配線による
裏打ちの方法を示す説明図である。
【００２５】まず、図１により本実施例の半導体記憶装
置の要部構成を説明する。
【００２６】本実施例の半導体記憶装置は、たとえば上
側および下側が選択トランジスタで挟まれた複数のメモ
リセルを単位メモリブロックとし、この単位メモリブロ
ックを行方向または列方向に配列して構成されるマスク
ＲＯＭとされ、このメモリマトリックスＭｅｍｏｒｙ
Ｍａｔｒｉｘの周辺は、行アドレスバッファＸＡＤＢ、
行アドレスデコーダＸＤＣＲ、データレジスタ＆センス
アンプ共用回路ＤＲ＆ＳＡ、列ゲートアレイ回路ＹＧ、
列アドレスバッファＹＡＤＢ、列アドレスデコーダＹＤ
ＣＲなどから構成されている。
【００２７】このマスクＲＯＭにおける基本動作は、ア
ドレス信号ＡＸが入力される行アドレスバッファＸＡＤ
Ｂ、行アドレスデコーダＸＤＣＲを介して行方向のアド
レスを指定し、一方列方向については、アドレス信号Ａ
Ｙが入力される列アドレスバッファＹＡＤＢ、列アドレ
スデコーダＹＤＣＲを介して列ゲートアレイ回路ＹＧに
よって列方向のアドレスを指定し、メモリマトリックス
Ｍｅｍｏｒｙ Ｍａｔｒｉｘの任意のメモリセルが選択
される。
【００２８】そして、読み出し時には、行方向および列
方向の指定によって選択されたメモリセルのデータが、
データレジスタ＆センスアンプ共用回路ＤＲ＆ＳＡで検
出・増幅され、さらに出力バッファ回路を介して外部端
子より出力データとして読み出されるようになってい
る。
【００２９】このメモリマトリックスＭｅｍｏｒｙ Ｍ
ａｔｒｉｘは、上側および下側が選択トランジスタで挟
まれた複数のメモリセルが単位メモリブロックとされ、
この単位メモリブロックが行方向または列方向に配列さ
れて構成されている。すなわち、図２に示すように、た
とえば２つの単位メモリブロックが列方向において、上
段のメモリブロックでは下側の選択トランジスタＳＴ７
〜ＳＴ１２、下段のメモリブロックでは上側の選択トラ
ンジスタＳＴ７〜ＳＴ１２を挟んで上下対称位置に配列
されている。
【００３０】そして、この２つの単位メモリブロック間
において、上側（または下側）の選択トランジスタＳＴ
１〜ＳＴ６または下側（または上側）の選択トランジス
タＳＴ７〜ＳＴ１２を挟んで上下対称位置にある複数の
メモリセルＭ１〜Ｍ２０の対応されるワード線ＷＬ１〜
ＷＬ４がそれぞれ共通に接続され、この共通に接続され
たそれぞれのワード線ＷＬ１〜ＷＬ４は、このワード線
ＷＬ１〜ＷＬ４と異なる層に形成される配線、すなわち
ＡＬ２層の配線により裏打ちされてレイアウトされてい
る。
【００３１】また、このメモリマトリックスＭｅｍｏｒ
ｙ Ｍａｔｒｉｘにおいては、メモリセルＭ１〜Ｍ２０
の上側（または下側）に、それぞれのトランジスタのド
レインまたはソースに接続される選択トランジスタＳＴ
１〜ＳＴ６が配設され、この選択トランジスタＳＴ１〜
ＳＴ６は副ビット線ＳＢＬ１〜ＳＢＬ６を介し対となっ
て主ビット線ＢＬ１〜ＢＬ３にそれぞれ接続され、また
メモリセルＭ１〜Ｍ２０の下側（または上側）において
も、それぞれのトランジスタのドレインまたはソースに
接続される選択トランジスタＳＴ７〜ＳＴ１２が配設さ
れ、この選択トランジスタＳＴ７〜ＳＴ１２は副ソース
線ＳＳＬ１〜ＳＳＬ６を介し対となって主ソース線ＳＬ
１〜ＳＬ３にそれぞれ接続されている。
【００３２】すなわち、この単位メモリブロックはクロ
スポイント型構造とされ、図３に示すように、メモリセ
ルＭ１〜Ｍ２０におけるそれぞれのトランジスタのドレ
インとソースはＮ+ 拡散層からなる副ビット線ＳＢＬ１
〜ＳＢＬ６で構成され、この副ビット線ＳＢＬ１〜ＳＢ
Ｌ６と直交する方向にワード線ＷＬ１〜ＷＬ４が構成さ
れている。ワード線ＷＬ１〜ＷＬ４は、たとえばＷＳｉ
2 とポリシリコンからなるポリサイド構造であり、この
ポリサイドとＮ+ 拡散層の交差部をソースおよびドレイ
ンとするメモリセルＭ１〜Ｍ２０のトランジスタが形成
されている。
【００３３】このポリサイド構造によるメモリセルＭ１
〜Ｍ２０のトランジスタは、各メモリビット毎にコンタ
クトを必要としないので、メモリセルサイズが小さくで
き、集積度の向上が可能となっており、このためにワー
ド線ＷＬ１〜ＷＬ４の線幅／間隔は最小ピッチで形成さ
れている。
【００３４】一方、ワード線ＷＬ１〜ＷＬ４の線幅／間
隔ピッチを小さくすることは、ＡＬ２層の配線で裏打ち
することによるワード線ＷＬ１〜ＷＬ４の低抵抗化が難
しいという問題が生じ、たとえば図４に示すように、Ａ
Ｌ２層の配線による裏打ちにはコンタクトホール（ＣＯ
ＮＴ）とトランジスタのゲート（ＡＬ１層）間、または
スルーホール（ＴＣ）と裏打ちのための配線（ＡＬ２
層）間に余裕が必要となっている。
【００３５】そこで、本実施例においては、集積度の向
上に起因するワード線ＷＬ１〜ＷＬ４の線幅／間隔を最
小ピッチにするとともに、ワード線ＷＬ１〜ＷＬ４の低
抵抗化に起因するＡＬ２層の配線による裏打ちを可能と
するために、図２のように上下対称位置にあるメモリセ
ルＭ１〜Ｍ２０のワード線ＷＬ１〜ＷＬ４を共通に接続
するとともに、この共通接続されたワード線ＷＬ１〜Ｗ
Ｌ４をＡＬ２層の配線により裏打ちを行っている。
【００３６】次に、本実施例の作用について、実際にメ
モリセルＭ１〜Ｍ２０のうちから任意に選択して読み出
し動作を行う場合を図２により説明する。この読み出し
動作においては、２対（４本）の選択線ＳＴＬ１〜ＳＴ
Ｌ４を切り換えることにより選択することができる。
【００３７】たとえば、メモリセルＭ１のデータを読み
出す場合には、選択線ＳＴＬ１，ＳＴＬ２のうち、選択
線ＳＴＬ１をハイレベルにして選択トランジスタＳＴ１
を動作させ、メモリセルＭ１のトランジスタのドレイン
となる副ビット線ＳＢＬ１を主ビット線ＢＬ１に接続す
る。
【００３８】かつ、選択線ＳＴＬ３，ＳＴＬ４のうち、
選択線ＳＴＬ４をハイレベルにして選択トランジスタＳ
Ｔ８を動作させ、メモリセルＭ１のトランジスタのソー
スとなる副ソース線ＳＳＬ２を主ソース線ＳＬ１に接続
する。
【００３９】同時に、ワード線ＷＬ１〜ＷＬ４のうち、
ワード線ＷＬ１を選択すると、メモリセルＭ１のトラン
ジスタの情報が選択トランジスタＳＴ１を介して主ビッ
ト線ＢＬ１に伝達され、センスアンプにより増幅されて
メモリセルＭ１の情報が読み出される。
【００４０】この場合に、読み出し電流は主ビット線Ｂ
Ｌ１より選択トランジスタＳＴ１、副ビット線ＳＢＬ１
となるＮ+ 拡散層の抵抗、メモリセルＭ１のトランジス
タ、副ソース線ＳＳＬ２となるＮ+ 拡散層の抵抗、選択
トランジスタＳＴ８を介して主ソース線ＳＬ１に流れ
る。
【００４１】同様に、他のメモリセルＭ２〜Ｍ２０を選
択する場合においても、選択線ＳＴＬ１，ＳＴＬ２のい
ずれか１本をハイレベル、選択線ＳＴＬ３，ＳＴＬ４の
いずれか１本をハイレベルにして、読み出すメモリセル
Ｍ２〜Ｍ２０におけるトランジスタの副ビット線ＳＢＬ
１〜ＳＢＬ６と副ソース線ＳＳＬ１〜ＳＳＬ６をそれぞ
れ主ビット線ＢＬ１〜ＢＬ３および主ソース線ＳＬ１〜
ＳＬ３に電気的に接続し、同時にワード線ＷＬ１〜ＷＬ
４を選択することによって読み出し動作を行うことがで
きる。
【００４２】従って、本実施例の半導体記憶装置によれ
ば、選択トランジスタＳＴ７〜ＳＴ１２を挟んで上下対
称位置にあるワード線ＷＬ１〜ＷＬ４を共通にしてＡＬ
２層の配線で裏打ちすることにより、メモリセルＭ１〜
Ｍ２０におけるそれぞれのトランジスタのゲートに接続
されるワード線ＷＬ１〜ＷＬ４のレイアウトにおいて、
ワード線ＷＬ１〜ＷＬ４を共通にすることによって集積
度を向上させるとともに、ＡＬ２層の配線による裏打ち
によってワード線ＷＬ１〜ＷＬ４を低抵抗化することが
できるので、メモリセルＭ１〜Ｍ２０に対するアクセス
を向上させることができる。
【００４３】（実施例２）図５は本発明の他の実施例で
ある半導体記憶装置におけるメモリセルの接続を示す回
路図である。
【００４４】本実施例の半導体記憶装置は、前記実施例
１と同様に上側および下側が選択トランジスタで挟まれ
た複数のメモリセルを単位メモリブロックとし、この単
位メモリブロックを行方向または列方向に配列して構成
されるマスクＲＯＭとされ、実施例１との相違点は、ワ
ード線のレイアウトとは異なる観点において、集積度を
向上させるために選択トランジスタの選択線の数を低減
する点である。
【００４５】すなわち、本実施例においては、図５に示
すように、上側（または下側）の選択トランジスタＳＴ
１〜ＳＴ６および下側（または上側）の選択トランジス
タＳＴ７〜ＳＴ１２で挟まれた複数のメモリセルＭ１〜
Ｍ２０が単位メモリブロックとされ、この２つの単位メ
モリブロックが列方向に配列され、外側にそれぞれ配列
される選択トランジスタＳＴ１〜ＳＴ６の選択線ＳＴＬ
１が１段に共通とされ、かつ内側に配列される選択トラ
ンジスタＳＴ７〜ＳＴ１２の主ソース線ＳＬ１がＡＬ２
層の配線でワード線ＷＬ１〜ＷＬ４と平行にレイアウト
されている。
【００４６】これにより、たとえば従来のように、複数
のメモリセルＭ１〜Ｍ２０による単位メモリブロックの
上側および下側、すなわち２つの単位メモリブロック間
の外側および内側に２段ずつの選択線が必要である場合
に比べて、本実施例においては集積度の向上の妨げとな
っている選択線ＳＴＬ１〜ＳＴＬ３の数を少なくするこ
とができる。
【００４７】従って、本実施例の半導体記憶装置によれ
ば、選択トランジスタＳＴ７〜ＳＴ１２の主ソース線Ｓ
Ｌ１をＡＬ２層の配線によりワード線ＷＬ１〜ＷＬ４の
方向に取り出すことにより、選択トランジスタＳＴ１〜
ＳＴ１２のゲートに接続される選択線ＳＴＬ１〜ＳＴＬ
３のレイアウトにおいて、選択トランジスタＳＴ１〜Ｓ
Ｔ６を上側（または下側）で１段、選択トランジスタＳ
Ｔ７〜ＳＴ１２を下側（または上側）に２段にして選択
線ＳＴＬ１〜ＳＴＬ３の数を少なくすることができるの
で、実施例１と別の観点から集積度を向上させることが
できる。
【００４８】以上、本発明者によってなされた発明を実
施例１および２に基づき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００４９】たとえば、本実施例の半導体記憶装置につ
いては、単位メモリブロックが配列されて構成されるマ
スクＲＯＭである場合について説明したが、本発明は前
記実施例に限定されるものではなく、フラッシュメモリ
（ＥＥＰＲＯＭ）、ＥＰＲＯＭなどの他の不揮発性メモ
リについても広く適用可能である。
【００５０】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるマスクＲＯＭなど
の半導体記憶装置に適用した場合について説明したが、
これに限定されるものではなく、この半導体記憶装置の
他に、さらに中央処理装置およびその周辺回路が搭載さ
れているマイクロコンピュータなどの各種コンピュータ
についても広く適用可能である。
【００５１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５２】(1).単位メモリブロックを上側または下側
の選択トランジスタを挟んで上下対称位置に配列し、こ
の上下対称位置に配列された２つの単位メモリブロック
間において、上側または下側の選択トランジスタを挟ん
で上下対称位置にある複数のメモリセルの対応されるワ
ード線をそれぞれ共通に接続し、この共通に接続された
それぞれのワード線を、このワード線と異なる層に形成
される配線で裏打ちしてレイアウトすることにより、裏
打ち用の配線を２ワード毎に１個とすることができるの
で、集積度を低下させることなく、ワード線の低抵抗化
によってメモリセルに対するアクセスの向上が可能とな
る。
【００５３】(2).単位メモリブロックを上側または下側
の選択トランジスタを挟んで上下対称位置に配列し、こ
の上下対称位置に配列された２つの単位メモリブロック
間において、この２つの単位メモリブロック間の外側に
それぞれ配列される選択トランジスタの選択線を１段に
共通にし、内側に配列される選択トランジスタのソース
線を、このソース線と異なる層に形成される配線でワー
ド線と平行にレイアウトすることにより、選択トランジ
スタを上側（または下側）で１段、下側（または上側）
に２段にして選択線の数を減らすことができるので、メ
モリブロック、さらには半導体記憶装置の集積度の向上
が可能となる。
【００５４】(3).前記(1) 〜(2) により、半導体記憶装
置、特にマスクＲＯＭまたはフラッシュメモリなどの不
揮発性メモリ、さらにこれを搭載したマイクロコンピュ
ータなどにおいて、集積度の向上およびアクセスの向上
が両立できるレイアウト設計が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１である半導体記憶装置の要部
を示すチップ構成図である。
【図２】実施例１の半導体記憶装置におけるメモリセル
の接続を示す回路図である。
【図３】実施例１において、メモリセルの概略レイアウ
トを示す説明図である。
【図４】実施例１において、異なる層の配線による裏打
ちの方法を示す説明図である。
【図５】本発明の実施例２である半導体記憶装置におけ
るメモリセルの接続を示す回路図である。
【符号の説明】
Ｍｅｍｏｒｙ Ｍａｔｒｉｘ メモリマトリックス ＸＡＤＢ 行アドレスバッファ ＸＤＣＲ 行アドレスデコーダ ＤＲ＆ＳＡ データレジスタ＆センスアンプ共用回路 ＹＧ 列ゲートアレイ回路 ＹＡＤＢ 列アドレスバッファ ＹＤＣＲ 列アドレスデコーダ Ｍ１〜Ｍ２０ メモリセル ＳＴ１〜ＳＴ１２ 選択トランジスタ ＷＬ１〜ＷＬ４ ワード線 ＢＬ１〜ＢＬ３ 主ビット線 ＳＢＬ１〜ＳＢＬ６ 副ビット線 ＳＬ１〜ＳＬ３ 主ソース線 ＳＳＬ１〜ＳＳＬ６ 副ソース線 ＳＴＬ１〜ＳＴＬ４ 選択線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 29/78

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 上側および下側が選択トランジスタで挟
    まれた複数のメモリセルを単位メモリブロックとし、こ
    の単位メモリブロックを行方向または列方向に配列して
    構成される半導体記憶装置のレイアウト方法であって、
    前記単位メモリブロックを前記上側または下側の選択ト
    ランジスタを挟んで上下対称位置に配列し、この上下対
    称位置に配列された２つの単位メモリブロック間におい
    て、前記上側または下側の選択トランジスタを挟んで上
    下対称位置にある前記複数のメモリセルの対応されるワ
    ード線をそれぞれ共通に接続してレイアウトすることを
    特徴とする半導体記憶装置のレイアウト方法。
  2. 【請求項２】 請求項１記載の半導体記憶装置のレイア
    ウト方法であって、前記共通に接続されたそれぞれのワ
    ード線を、このワード線と異なる層に形成される配線で
    裏打ちしてレイアウトすることを特徴とする半導体記憶
    装置のレイアウト方法。
  3. 【請求項３】 上側および下側が選択トランジスタで挟
    まれた複数のメモリセルを単位メモリブロックとし、こ
    の単位メモリブロックを行方向または列方向に配列して
    構成される半導体記憶装置のレイアウト方法であって、
    前記単位メモリブロックを前記上側または下側の選択ト
    ランジスタを挟んで上下対称位置に配列し、この上下対
    称位置に配列された２つの単位メモリブロック間におい
    て、この２つの単位メモリブロック間の外側にそれぞれ
    配列される選択トランジスタの選択線を１段に共通にし
    てレイアウトすることを特徴とする半導体記憶装置のレ
    イアウト方法。
  4. 【請求項４】 請求項３記載の半導体記憶装置のレイア
    ウト方法であって、前記上下対称位置に配列された２つ
    の単位メモリブロック間において、この２つの単位メモ
    リブロック間の内側に配列される選択トランジスタのソ
    ース線を、このソース線と異なる層に形成される配線で
    ワード線と平行にレイアウトすることを特徴とする半導
    体記憶装置のレイアウト方法。
  5. 【請求項５】 上側および下側が選択トランジスタで挟
    まれた複数のメモリセルを単位メモリブロックとし、こ
    の単位メモリブロックを行方向または列方向に配列して
    構成される半導体記憶装置であって、前記複数のメモリ
    セルのワード線抵抗を小さくするために、前記単位メモ
    リブロックが前記上側または下側の選択トランジスタを
    挟んで上下対称位置に配列され、この上下対称位置に配
    列された２つの単位メモリブロック間において、前記上
    側または下側の選択トランジスタを挟んで上下対称位置
    にある前記複数のメモリセルの対応されるワード線がそ
    れぞれ共通に接続され、かつこの共通に接続されたそれ
    ぞれのワード線がこのワード線と異なる層に形成される
    配線で裏打ちされていることを特徴とする半導体記憶装
    置。
  6. 【請求項６】 上側および下側が選択トランジスタで挟
    まれた複数のメモリセルを単位メモリブロックとし、こ
    の単位メモリブロックを行方向または列方向に配列して
    構成される半導体記憶装置であって、前記選択トランジ
    スタの選択線の数を減らすために、前記単位メモリブロ
    ックが前記上側または下側の選択トランジスタを挟んで
    上下対称位置に配列され、この上下対称位置に配列され
    た２つの単位メモリブロック間において、この２つの単
    位メモリブロック間の外側にそれぞれ配列される選択ト
    ランジスタの選択線が１段に共通とされ、かつ内側に配
    列される選択トランジスタのソース線が、このソース線
    と異なる層に形成される配線でワード線と平行に取り出
    されていることを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項５または６記載の半導体記憶装置
    であって、前記半導体記憶装置が、クロスポイント型の
    マスクＲＯＭまたはフラッシュメモリなどの不揮発性メ
    モリとされることを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項５、６または７記載の半導体記憶
    装置を用いたマイクロコンピュータであって、前記半導
    体記憶装置の他に、中央処理装置およびその周辺回路が
    搭載されていることを特徴とするマイクロコンピュー
    タ。
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