JP2774929B2 - 連想メモリのレイアウト構造 - Google Patents
連想メモリのレイアウト構造Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数の各メモリワード
に各格納データを記憶しておき、参照データが入力さ
れ、入力された参照データを用いて、所定の格納データ
が記憶されたメモリワードの検索を行う連想メモリ（Ａ
ｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式
メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍ
ｅｍｏｒｙ）の、半導体チップ上のレイアウト構造に関
する。
に各格納データを記憶しておき、参照データが入力さ
れ、入力された参照データを用いて、所定の格納データ
が記憶されたメモリワードの検索を行う連想メモリ（Ａ
ｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ，内容アドレス式
メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍ
ｅｍｏｒｙ）の、半導体チップ上のレイアウト構造に関
する。
【０００２】
【従来の技術】近年、上記のような検索機能を備えた連
想メモリが提案されている。図２は連想メモリの一例を
表わした回路ブロック図である。この連想メモリ１０に
は、一例として、５ビットを１ワードとする、互いに図
の横方向に並ぶ５ビットのメモリセルからなるメモリワ
ード１１ａ，１１ｂ，…，１１ｎが多数備えられてい
る。またこの連想メモリ１０は、１ワードの参照データ
が入力されラッチされる参照データレジスタ１２を備
え、参照データレジスタ１２にラッチされた参照データ
の全部もしくは所定の一部のビットパターンと、各メモ
リワード１１ａ，１１ｂ，…，１１ｎに記憶されたデー
タのうち、上記ビットパターンと対応する部分のビット
パターンとの一致不一致が比較され、各メモリワード１
１ａ，１１ｂ，…，１１ｎのそれぞれに対応して備えら
れた一致線１４ａ，１４ｂ，…，１４ｎのうちビットパ
ターンが一致したメモリワード１１ａ，１１ｂ，…，１
１ｎに対応する一致線１４ａ，１４ｂ，…，１４ｎに論
理‘１’（ここでは５．０Ｖとする）の一致信号が出力
され、それ以外の一致線１４ａ，１４ｂ，…，１４ｎに
論理‘０’の不一致信号が出力される。
想メモリが提案されている。図２は連想メモリの一例を
表わした回路ブロック図である。この連想メモリ１０に
は、一例として、５ビットを１ワードとする、互いに図
の横方向に並ぶ５ビットのメモリセルからなるメモリワ
ード１１ａ，１１ｂ，…，１１ｎが多数備えられてい
る。またこの連想メモリ１０は、１ワードの参照データ
が入力されラッチされる参照データレジスタ１２を備
え、参照データレジスタ１２にラッチされた参照データ
の全部もしくは所定の一部のビットパターンと、各メモ
リワード１１ａ，１１ｂ，…，１１ｎに記憶されたデー
タのうち、上記ビットパターンと対応する部分のビット
パターンとの一致不一致が比較され、各メモリワード１
１ａ，１１ｂ，…，１１ｎのそれぞれに対応して備えら
れた一致線１４ａ，１４ｂ，…，１４ｎのうちビットパ
ターンが一致したメモリワード１１ａ，１１ｂ，…，１
１ｎに対応する一致線１４ａ，１４ｂ，…，１４ｎに論
理‘１’（ここでは５．０Ｖとする）の一致信号が出力
され、それ以外の一致線１４ａ，１４ｂ，…，１４ｎに
論理‘０’の不一致信号が出力される。
【０００３】ここでは各フラグ線１４ａ，１４ｂ，…，
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力される。
このプライオリティエンコーダ１５からは論理‘１’の
一致信号が出力された一致線（ここでは一致線１４ｂと
一致線１４ｅの２本；ここでは論理‘１’の一致信号が
出力された一致線を「該当一致線」と呼ぶ）のうちの優
先度の最も高い最優先該当一致線に対応するアドレス信
号ＡＤが出力される。ここでは、添字のアルファベット
が若いほど優先順位が高いものとし、従ってここでは該
当一致線１４ｂが最優先該当一致線となる。このプライ
オリティエンコーダ１５から出力された、最優先該当一
致線１４ｂに対応するアドレス信号ＡＤは、必要に応じ
て、アドレスデコーダ１６に入力される。アドレスデコ
ーダ１６ではこの入力されたアドレス信号ＡＤをデコー
ドして各メモリワード１１ａ，１１ｂ，…，１１ｎのそ
れぞれに対応して備えられたワード線１７ａ，１７ｂ，
…，１７ｎのうちの入力されたアドレス信号ＡＤに対応
するいずれか１本のワード線（ここではワード線１７
ｂ）にアクセス信号（ここでは論理‘１’の信号）を出
力する。これによりアクセス信号の出力されたワード線
１７ｂに対応するメモリワード１１ｂに記憶されている
データが出力レジスタ１８に読み出される。
１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，
‘１’，…，‘０’の信号が出力されたものとする。こ
の信号はプライオリティエンコーダ１５に入力される。
このプライオリティエンコーダ１５からは論理‘１’の
一致信号が出力された一致線（ここでは一致線１４ｂと
一致線１４ｅの２本；ここでは論理‘１’の一致信号が
出力された一致線を「該当一致線」と呼ぶ）のうちの優
先度の最も高い最優先該当一致線に対応するアドレス信
号ＡＤが出力される。ここでは、添字のアルファベット
が若いほど優先順位が高いものとし、従ってここでは該
当一致線１４ｂが最優先該当一致線となる。このプライ
オリティエンコーダ１５から出力された、最優先該当一
致線１４ｂに対応するアドレス信号ＡＤは、必要に応じ
て、アドレスデコーダ１６に入力される。アドレスデコ
ーダ１６ではこの入力されたアドレス信号ＡＤをデコー
ドして各メモリワード１１ａ，１１ｂ，…，１１ｎのそ
れぞれに対応して備えられたワード線１７ａ，１７ｂ，
…，１７ｎのうちの入力されたアドレス信号ＡＤに対応
するいずれか１本のワード線（ここではワード線１７
ｂ）にアクセス信号（ここでは論理‘１’の信号）を出
力する。これによりアクセス信号の出力されたワード線
１７ｂに対応するメモリワード１１ｂに記憶されている
データが出力レジスタ１８に読み出される。
【０００４】上記のように、連想メモリ１０は、参照デ
ータの全部もしくは所定の一部のデータを用いて多数の
メモリワード１１ａ，１１ｂ，…，１１ｎに記憶された
内容（格納データ）を検索し、一致する格納データが記
憶されたメモリワードのアドレスを得て、そのメモリワ
ードに記憶された格納データ全体を読み出すことができ
るメモリである。
ータの全部もしくは所定の一部のデータを用いて多数の
メモリワード１１ａ，１１ｂ，…，１１ｎに記憶された
内容（格納データ）を検索し、一致する格納データが記
憶されたメモリワードのアドレスを得て、そのメモリワ
ードに記憶された格納データ全体を読み出すことができ
るメモリである。
【０００５】この連想メモリの一致検索のための回路構
成については、種々のものが提案されているが、ここで
はそのうちのいくつかの例について説明する。図３は、
特願平４−１６９３０２号において本出願人により提案
された回路構成を備えた連想メモリ中の、１つのメモリ
ワードの一例を表わした詳細回路図である。
成については、種々のものが提案されているが、ここで
はそのうちのいくつかの例について説明する。図３は、
特願平４−１６９３０２号において本出願人により提案
された回路構成を備えた連想メモリ中の、１つのメモリ
ワードの一例を表わした詳細回路図である。
【０００６】このメモリワード１１は、同一構成の５つ
のメモリセル１１−１，１１−２，…，１１−５から構
成されている。各メモリセル１１−１，１１−２，…，
１１−５には、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−５と第
２のインバータ２１−１，２１−２，…，２１−５が備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−５，２１−５によ
り各メモリセル１１−１，１１−２，…，１１−５に論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。
のメモリセル１１−１，１１−２，…，１１−５から構
成されている。各メモリセル１１−１，１１−２，…，
１１−５には、互いの出力が互いの入力に接続された、
第１インバータ２０−１，２０−２，…，２０−５と第
２のインバータ２１−１，２１−２，…，２１−５が備
えられており、これらのインバータ２０−１，２１−
１；２０−２，２１−２；…；２０−５，２１−５によ
り各メモリセル１１−１，１１−２，…，１１−５に論
理‘１’もしくは論理‘０’の１ビットの情報が記憶さ
れる。
【０００７】また各メモリセル１１−１，１１−２，
…，１１−５において、第１インバータ２０−１，２０
−２，…，２０−５の出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−５を介してビット線２
３−１，２３−２，…，２３−５と接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−５のゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−５の出力Ｎはチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
５を介してビットバー線２６−１，２６−２，…，２６
−５と接続されており、このトランジスタ２５−１，２
５−２，…，２５−５のゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−５において、ビット線２３−１，２３−２，
…，２３−５とビットバー線２６−１，２６−２，…，
２６−５との間をつなぐように互いにシリーズに接続さ
れた２つのＮチャンネルトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５が配
置されており、これら各２つのトランジスタ２７−１，
２８−１；２７−２，２８−２；…；２７−５，２８−
５のうちの一方のトランジスタ２７−１，２７−２，
…，２７−５のゲートは第１のインバータ２０−１，２
０−２，…，２０−５の出力、他方のトランジスタ２８
−１，２８−２，…，２８−５のゲートは第２のインバ
ータ２１−１，２１−２，…，２１−５の出力と接続さ
れている。
…，１１−５において、第１インバータ２０−１，２０
−２，…，２０−５の出力はＮチャンネルトランジスタ
２２−１，２２−２，…，２２−５を介してビット線２
３−１，２３−２，…，２３−５と接続されており、こ
のトランジスタ２２−１，２２−２，…，２２−５のゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１−１，２１−２，…，２１−５の出力Ｎはチ
ャンネルトランジスタ２５−１，２５−２，…，２５−
５を介してビットバー線２６−１，２６−２，…，２６
−５と接続されており、このトランジスタ２５−１，２
５−２，…，２５−５のゲートもワード線２４に接続さ
れている。さらに各メモリセル１１−１，１１−２，
…，１１−５において、ビット線２３−１，２３−２，
…，２３−５とビットバー線２６−１，２６−２，…，
２６−５との間をつなぐように互いにシリーズに接続さ
れた２つのＮチャンネルトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５が配
置されており、これら各２つのトランジスタ２７−１，
２８−１；２７−２，２８−２；…；２７−５，２８−
５のうちの一方のトランジスタ２７−１，２７−２，
…，２７−５のゲートは第１のインバータ２０−１，２
０−２，…，２０−５の出力、他方のトランジスタ２８
−１，２８−２，…，２８−５のゲートは第２のインバ
ータ２１−１，２１−２，…，２１−５の出力と接続さ
れている。
【０００８】また一致線１４には、各メモリセル１１−
１，１１−２，…，１１−５に対応して１つずつＮチャ
ンネルトランジスタ３６−１，３６−２，…，３６−５
が備えられており、それらのトランジスタ３６−１，３
６−２，…，３６−５は互いにシリーズに接続され、そ
れらのトランジスタ３６−１，３６−２，…，３６−５
の各ゲートは、各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５の中
点と接続されている。
１，１１−２，…，１１−５に対応して１つずつＮチャ
ンネルトランジスタ３６−１，３６−２，…，３６−５
が備えられており、それらのトランジスタ３６−１，３
６−２，…，３６−５は互いにシリーズに接続され、そ
れらのトランジスタ３６−１，３６−２，…，３６−５
の各ゲートは、各２つのトランジスタ２７−１，２８−
１；２７−２，２８−２；…；２７−５，２８−５の中
点と接続されている。
【０００９】またこの一致線１４にはもう１つのトラン
ジスタ３６−０がシリーズに接続されており、一致線１
４の図３の左端はこのトランジスタ３６−０を介して接
地されている。またこのトランジスタ３６−０のゲート
は制御線３０に接続されている。このような構造のメモ
リワード及びその周辺回路を備えた連想メモリにおい
て、一致検索は以下のようにして行なわれる。
ジスタ３６−０がシリーズに接続されており、一致線１
４の図３の左端はこのトランジスタ３６−０を介して接
地されている。またこのトランジスタ３６−０のゲート
は制御線３０に接続されている。このような構造のメモ
リワード及びその周辺回路を備えた連想メモリにおい
て、一致検索は以下のようにして行なわれる。
【００１０】メモリセル１１−１には、論理‘１’の情
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された参照データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。
報が記憶されているものとする。即ちこの場合第１のイ
ンバータ２０−１の出力側が論理‘１’、第２のインバ
ータ２１−１の出力側が論理‘０’の状態にある。この
メモリセル１１−１に対して論理‘１’の検索が行なわ
れるものとする。即ち、ビット線２３−１が論理
‘１’、ビットバー線２６−１が論理‘０’とされる。
ワード線２４は論理‘０’のままの状態に保持されてい
る。この場合トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ちメモリセル１１−１に記憶されたビット情報
とビット線２３−１、ビットバー線２６−１を経由して
入力された参照データ中のビット情報が一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。
【００１１】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ２８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
【００１２】また、マスクをかけたビットについては、
メモリセル１１−５に示すように、ビット線２３−５、
ビットバー線２６−５の双方とも論理‘１’とされる。
この場合このメモリセル１１−５に論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−５もしくはトランジスタ２
８−５のいずれかが‘オン’状態となり、これにより、
いずれの場合も、トランジスタ３６−５が‘オン’状態
になる。
メモリセル１１−５に示すように、ビット線２３−５、
ビットバー線２６−５の双方とも論理‘１’とされる。
この場合このメモリセル１１−５に論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ２７−５もしくはトランジスタ２
８−５のいずれかが‘オン’状態となり、これにより、
いずれの場合も、トランジスタ３６−５が‘オン’状態
になる。
【００１３】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
【００１４】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−５の全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の一致信号が出力される。
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−５の全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の一致信号が出力される。
【００１５】このように、この図３に示す構造の場合、
検索に先立って一致線１４がプリチャージされ、検索に
より一致した場合にだけトランジスタ３６−０，３６−
１，３６−２，…，３６−５を経由してディスチャージ
されるため、各検索毎にディスチャージされるのは、ほ
とんどの場合多数の一致線のうちの極く一部であって、
大部分の一致線はプリチャージされた状態にとどまり、
したがって次の検索の際にプリチャージする必要のある
一致線の本数が少なくて済み、検索に伴う消費電力が低
く押えられる。
検索に先立って一致線１４がプリチャージされ、検索に
より一致した場合にだけトランジスタ３６−０，３６−
１，３６−２，…，３６−５を経由してディスチャージ
されるため、各検索毎にディスチャージされるのは、ほ
とんどの場合多数の一致線のうちの極く一部であって、
大部分の一致線はプリチャージされた状態にとどまり、
したがって次の検索の際にプリチャージする必要のある
一致線の本数が少なくて済み、検索に伴う消費電力が低
く押えられる。
【００１６】図４は、特願平５−２１６４２４号におい
て本出願人により提案された連想メモリの、１つのメモ
リワードを表した回路図である。図３に示した回路の各
構成要素と対応する構成要素には、図３に付した番号と
同一の番号を付して示し、相違点のみについて説明す
る。図４に示すメモリワードには、図３に示すメモリワ
ードにおけるメモリセル毎の各２つのＮチャンネルトラ
ンジスタ２７−１，２８−１；２７−２，２８−２；
…；２７−５，２８−５に代えて、各２つのＰチャンネ
ルトランジスタ３７−１，３８−１；３７−２，３８−
２；…；３７−５，３８−５が備えられている。これら
各２つのＰチャンネルトランジスタ３７−１，３８−
１；３７−２，３８−２；…；３７−５，３８−５のう
ちの一方のトランジスタ３７−１，３７−２，…，３７
−５のゲートは、第２のインバータ２１−１，２１−
２，…，２１−５の出力と接続され、他方のトランジス
タ３８−１，３８−２，…，３８−５のゲートは、第１
のインバータ２０−１，２０−２，…，２０−５の出力
と接続されている。
て本出願人により提案された連想メモリの、１つのメモ
リワードを表した回路図である。図３に示した回路の各
構成要素と対応する構成要素には、図３に付した番号と
同一の番号を付して示し、相違点のみについて説明す
る。図４に示すメモリワードには、図３に示すメモリワ
ードにおけるメモリセル毎の各２つのＮチャンネルトラ
ンジスタ２７−１，２８−１；２７−２，２８−２；
…；２７−５，２８−５に代えて、各２つのＰチャンネ
ルトランジスタ３７−１，３８−１；３７−２，３８−
２；…；３７−５，３８−５が備えられている。これら
各２つのＰチャンネルトランジスタ３７−１，３８−
１；３７−２，３８−２；…；３７−５，３８−５のう
ちの一方のトランジスタ３７−１，３７−２，…，３７
−５のゲートは、第２のインバータ２１−１，２１−
２，…，２１−５の出力と接続され、他方のトランジス
タ３８−１，３８−２，…，３８−５のゲートは、第１
のインバータ２０−１，２０−２，…，２０−５の出力
と接続されている。
【００１７】また、一致線１４とグラウンドＧＮＤとの
間に互いに直列に接続されたトランジスタ３６−０，３
６−１，３６−２，…，３６−５のうち、トランジスタ
３６−０とトランジスタ３６−１との間にＰチャンネル
トランジスタ３９が配置されている。このトランジスタ
３９のゲートは、トランジスタ３６−０側にダイオード
接続されている。
間に互いに直列に接続されたトランジスタ３６−０，３
６−１，３６−２，…，３６−５のうち、トランジスタ
３６−０とトランジスタ３６−１との間にＰチャンネル
トランジスタ３９が配置されている。このトランジスタ
３９のゲートは、トランジスタ３６−０側にダイオード
接続されている。
【００１８】このような構造のメモリワード及びその周
辺回路を備えた連想メモリにおいて、一致検索は以下の
ようにして行なわれる。メモリセル１１−１には、図３
の説明の場合と同様に、論理‘１’の情報が記憶されて
いるものとする。即ちこの場合第１のインバータ２０−
１の出力側が論理‘１’、第２のインバータ２１−１の
出力側が論理‘０’の状態にある。
辺回路を備えた連想メモリにおいて、一致検索は以下の
ようにして行なわれる。メモリセル１１−１には、図３
の説明の場合と同様に、論理‘１’の情報が記憶されて
いるものとする。即ちこの場合第１のインバータ２０−
１の出力側が論理‘１’、第２のインバータ２１−１の
出力側が論理‘０’の状態にある。
【００１９】このメモリセル１１−１に対して論理
‘１’の検索が行なわれるものとする。即ち、ビット線
２３−１が論理‘１’、ビットバー線２６−１が論理
‘０’とされる。ワード線２４は論理‘０’のままの状
態に保持されている。この場合トランジスタ３７−１の
ゲートには論理‘０’の電圧が印加され、ビット線２３
−１の論理‘１’の信号がトランジスタ３６−１のゲー
トに印加され、これによりトランジスタ３６−１が‘オ
ン’状態となる。即ちメモリセル１１−１に記憶された
ビット情報とビット線２３−１、ビットバー線２６−１
を経由して入力された参照データ中のビット情報が一致
する場合に、対応するトランジスタ３６−１が‘オン’
状態となる。
‘１’の検索が行なわれるものとする。即ち、ビット線
２３−１が論理‘１’、ビットバー線２６−１が論理
‘０’とされる。ワード線２４は論理‘０’のままの状
態に保持されている。この場合トランジスタ３７−１の
ゲートには論理‘０’の電圧が印加され、ビット線２３
−１の論理‘１’の信号がトランジスタ３６−１のゲー
トに印加され、これによりトランジスタ３６−１が‘オ
ン’状態となる。即ちメモリセル１１−１に記憶された
ビット情報とビット線２３−１、ビットバー線２６−１
を経由して入力された参照データ中のビット情報が一致
する場合に、対応するトランジスタ３６−１が‘オン’
状態となる。
【００２０】また、メモリセル１１−２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ３８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０−２の出力側が論理‘０’、第２のインバ
ータ２１−２の出力側が論理‘１’の状態にある。この
メモリセル１１−２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３−２が論理
‘１’、ビットバー線２６−２が論理‘０’とされる。
この場合、トランジスタ３８−２を経由して論理‘０’
の状態にあるビットバー線２６−２の信号がトランジス
タ３６−２のゲートに印加され、したがってこのトラン
ジスタ３６−２は‘オフ’状態にととどまることにな
る。即ち不一致の場合、一致線１４にプリチャージされ
ていた電荷はディスチャージされない。
【００２１】また、マスクをかけたビットについては、
メモリセル１１−５に示すように、ビット線２３−５、
ビットバー線２６−５の双方とも論理‘１’とされる。
この場合このメモリセル１１−５に論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ３７−５もしくはトランジスタ３
８−５のいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−５が‘オン’状態とな
る。
メモリセル１１−５に示すように、ビット線２３−５、
ビットバー線２６−５の双方とも論理‘１’とされる。
この場合このメモリセル１１−５に論理‘１’の情報が
記憶されているか論理‘０’の情報が記憶されているか
に応じてトランジスタ３７−５もしくはトランジスタ３
８−５のいずれかが‘オン’状態となり、これによりい
ずれの場合もトランジスタ３６−５が‘オン’状態とな
る。
【００２２】検索にあたっては制御線３０が先ず論理
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
‘０’となり、トランジスタ３２が‘オン’状態となっ
てインバータ３１の入力側の一致線１４がプリチャージ
され、その後制御線３０が論理‘１’となり、トランジ
スタ３２が‘オフ’状態となってプリチャージが停止す
るとともにトランジスタ３６−０が‘オン’状態とな
る。
【００２３】このとき、メモリセルに記憶された情報と
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−５の全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。
入力された検索の情報がこのメモリワード１１を構成す
る全てのメモリセルにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−５の全てが
‘オン’状態となり一致線１４にプリチャージされた電
荷がディスチャージされ、インバータ３１から論理
‘１’の信号が出力される。
【００２４】このように、この図４に示す構造の場合、
図３に示す構造の場合と同様に、検索に先立って一致線
１４がプリチャージされ、検索により一致した場合にだ
けディスチャージされるため、次の検索の際にプリチャ
ージする必要のある一致線の本数が少なくて済み、検索
に伴う消費電力が低く押えられる。図５は、図３，図４
に示す１つのメモリワード１１を構成する複数のメモリ
セルの、半導体チップ上のレイアウトを示した模式図で
ある。ここでは、１つのメモリワードは、８個もしくは
それ以上の数のメモリセルから構成されているものとし
て図示されている。
図３に示す構造の場合と同様に、検索に先立って一致線
１４がプリチャージされ、検索により一致した場合にだ
けディスチャージされるため、次の検索の際にプリチャ
ージする必要のある一致線の本数が少なくて済み、検索
に伴う消費電力が低く押えられる。図５は、図３，図４
に示す１つのメモリワード１１を構成する複数のメモリ
セルの、半導体チップ上のレイアウトを示した模式図で
ある。ここでは、１つのメモリワードは、８個もしくは
それ以上の数のメモリセルから構成されているものとし
て図示されている。
【００２５】複数のメモリセル …，１１０−ｉ，１１
０−ｊ，…，１１０−ｍ，１１０−ｎ，… が図の左右
に一列に配列された形で形成されており、またそれらの
メモリセル …，１１−ｉ，１１−ｊ，…，１１−ｋ，
… に沿って図３，図４に示す一致線１４に相当する拡
散層１４０が延びている。その拡散層１４０には各メモ
リセル …，１１０−ｉ，１１０−ｊ，…，１１０−
ｍ，１１０−ｎ，… からは図３，図４に示す各トラン
ジスタ３６−１，３６−２，…，３６−５のゲートに相
当するポリシリコン層 …，３６０−ｉ，３６０−ｊ，
…，３６０−ｍ，３６０−ｎ，… が拡散層１４０を横
切るように延びており、拡散層１４０の、ポリシリコン
層 …，３６０−ｉ，３６０−ｊ，…，３６０−ｍ，３
６０−ｎ，… が横切る各部分に各トランジスタが形成
されている。
０−ｊ，…，１１０−ｍ，１１０−ｎ，… が図の左右
に一列に配列された形で形成されており、またそれらの
メモリセル …，１１−ｉ，１１−ｊ，…，１１−ｋ，
… に沿って図３，図４に示す一致線１４に相当する拡
散層１４０が延びている。その拡散層１４０には各メモ
リセル …，１１０−ｉ，１１０−ｊ，…，１１０−
ｍ，１１０−ｎ，… からは図３，図４に示す各トラン
ジスタ３６−１，３６−２，…，３６−５のゲートに相
当するポリシリコン層 …，３６０−ｉ，３６０−ｊ，
…，３６０−ｍ，３６０−ｎ，… が拡散層１４０を横
切るように延びており、拡散層１４０の、ポリシリコン
層 …，３６０−ｉ，３６０−ｊ，…，３６０−ｍ，３
６０−ｎ，… が横切る各部分に各トランジスタが形成
されている。
【００２６】また、複数のメモリセル …，１１０−
ｉ，１１０−ｊ，…，１１０−ｍ，１１０−ｎ，… に
跨ってポリシリコン層２４０が延びている。ポリシリコ
ン層２４０は、図３，図４に示すワード線２４に相当
し、図３，図４に示すトランジスタ２２−１，２５−
１；２２−２，２５−２；…；２２−５，２５−５のゲ
ートを構成するポリシリコン層をそのまま一致線１４の
配線とすることでレイアウト面積を抑えている。
ｉ，１１０−ｊ，…，１１０−ｍ，１１０−ｎ，… に
跨ってポリシリコン層２４０が延びている。ポリシリコ
ン層２４０は、図３，図４に示すワード線２４に相当
し、図３，図４に示すトランジスタ２２−１，２５−
１；２２−２，２５−２；…；２２−５，２５−５のゲ
ートを構成するポリシリコン層をそのまま一致線１４の
配線とすることでレイアウト面積を抑えている。
【００２７】さらに図の上下方向には、図３，図４に示
すビット線２３−１，２３−２，…，２３−５に相当す
るメタル配線 …，２３０−ｉ，２３０−ｊ，…，２３
０−ｍ，２３０−ｎ，…、および、図３，図４に示すビ
ットバー線２６−１，２６−２，…，２６−５に相当す
るメタル配線 …，２６０−ｉ，２６０−ｊ，…，２６
０−ｍ，２６０−ｎ，… が延びている。
すビット線２３−１，２３−２，…，２３−５に相当す
るメタル配線 …，２３０−ｉ，２３０−ｊ，…，２３
０−ｍ，２３０−ｎ，…、および、図３，図４に示すビ
ットバー線２６−１，２６−２，…，２６−５に相当す
るメタル配線 …，２６０−ｉ，２６０−ｊ，…，２６
０−ｍ，２６０−ｎ，… が延びている。
【００２８】
【発明が解決しようとする課題】図３，図４に示す一致
線１４は、レイアウト上、図５に示すように拡散層１４
０で形成することが好ましいが、この拡散層１４０は配
線抵抗が高く、そこにプリチャージされた電荷がディス
チャージされるのに時間がかかり、このことが検索動作
速度の低下を招くという問題がある。この検索動作速度
を向上させるためには、拡散層１４０の配線長を短くす
ることが望ましいが、各メモリセル …，１１０−ｉ，
１１０−ｊ，…，１１０−ｍ，１１０−ｎ，… の横方
向のピツチを抑えるにも限界がある。
線１４は、レイアウト上、図５に示すように拡散層１４
０で形成することが好ましいが、この拡散層１４０は配
線抵抗が高く、そこにプリチャージされた電荷がディス
チャージされるのに時間がかかり、このことが検索動作
速度の低下を招くという問題がある。この検索動作速度
を向上させるためには、拡散層１４０の配線長を短くす
ることが望ましいが、各メモリセル …，１１０−ｉ，
１１０−ｊ，…，１１０−ｍ，１１０−ｎ，… の横方
向のピツチを抑えるにも限界がある。
【００２９】本発明は、上記事情に鑑み、検索動作の高
速化が図られた、連想メモリのレイアウト構造を提供す
ることを目的とする。
速化が図られた、連想メモリのレイアウト構造を提供す
ることを目的とする。
【００３０】
【課題を解決するための手段】上記目的を達成する本発
明の連想メモリのレイアウト構造は、それぞれが１ビッ
トのデータを格納する複数のメモリセルから成る、複数
の各メモリワードそれぞれに、前記１ビットのデータの
集合から成る格納データを記憶しておき、参照データが
入力され、入力された参照データを用いて、所定の格納
データが記憶されたメモリワードの検索を行う連想メモ
リの、半導体チップ上のレイアウト構造において、
（１）複数の各メモリワードそれぞれに対応して配置さ
れた、検索時に、各メモリワードに所定の格納データが
格納されているか否かを示す一致信号が出力される各一
致線を備え、（２）複数の各メモリワードそれぞれを構
成する複数のメモリセルが、各メモリワードに対応する
各一致線を挾んだ両側に配列されてなることを特徴とす
るものである。
明の連想メモリのレイアウト構造は、それぞれが１ビッ
トのデータを格納する複数のメモリセルから成る、複数
の各メモリワードそれぞれに、前記１ビットのデータの
集合から成る格納データを記憶しておき、参照データが
入力され、入力された参照データを用いて、所定の格納
データが記憶されたメモリワードの検索を行う連想メモ
リの、半導体チップ上のレイアウト構造において、
（１）複数の各メモリワードそれぞれに対応して配置さ
れた、検索時に、各メモリワードに所定の格納データが
格納されているか否かを示す一致信号が出力される各一
致線を備え、（２）複数の各メモリワードそれぞれを構
成する複数のメモリセルが、各メモリワードに対応する
各一致線を挾んだ両側に配列されてなることを特徴とす
るものである。
【００３１】
【作用】本発明の連想メモリのレイアウト構造は、一致
線を挾んだ両側にメモリセルを配置したため、一致線の
長さが約半分で済むこととなり、その分プリチャージさ
れた電荷がすばやくディスチャージされ、検索動作速度
が向上する。また、図３，図４に示すワード線２４に相
当する、図５に示すポリシリコン層２４０も配線抵抗が
大きく、このことが動作速度の低下を招く原因となり、
このため、従来、必要によってはメタル層による裏打ち
を行ったり、レイアウト面積の増加やレイアウト自身に
厳しい条件を課すことが行われていたが、本発明によれ
ば、ワード線が２本に分かれることにはなるが、その長
さは約半分になり、このことも動作速度の向上に寄与す
ることになる。
線を挾んだ両側にメモリセルを配置したため、一致線の
長さが約半分で済むこととなり、その分プリチャージさ
れた電荷がすばやくディスチャージされ、検索動作速度
が向上する。また、図３，図４に示すワード線２４に相
当する、図５に示すポリシリコン層２４０も配線抵抗が
大きく、このことが動作速度の低下を招く原因となり、
このため、従来、必要によってはメタル層による裏打ち
を行ったり、レイアウト面積の増加やレイアウト自身に
厳しい条件を課すことが行われていたが、本発明によれ
ば、ワード線が２本に分かれることにはなるが、その長
さは約半分になり、このことも動作速度の向上に寄与す
ることになる。
【００３２】さらに、本発明によればワード線が２本に
分かれることから、それら２本のワード線の各１本ずつ
を独立にアクティブにすることが可能となり、従って例
えばメモリワードの偶数ビットのみ、もしくは奇数ビッ
トのみを互いに独立にアクセスすることが可能となる。
分かれることから、それら２本のワード線の各１本ずつ
を独立にアクティブにすることが可能となり、従って例
えばメモリワードの偶数ビットのみ、もしくは奇数ビッ
トのみを互いに独立にアクセスすることが可能となる。
【００３３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の、連想メモリの半導体チップ
上のレイアウト構造を示す模式図である。この図１にお
いては、解り易さのため、レイアウトの相違を越えて、
図５に示すレイアウト構造の各要素に対応する要素に図
５に付した番号を同一の番号を付して示し、相違点につ
いてのみ説明する。
１は、本発明の一実施例の、連想メモリの半導体チップ
上のレイアウト構造を示す模式図である。この図１にお
いては、解り易さのため、レイアウトの相違を越えて、
図５に示すレイアウト構造の各要素に対応する要素に図
５に付した番号を同一の番号を付して示し、相違点につ
いてのみ説明する。
【００３４】この図１に示すメモリセル …，１１０−
ｉ，１１０−ｊ，…，１１０−ｍ，１１０−ｎ，…
は、拡散層１４０（一致線１４；図３，図４参照）を挾
んだ、図１の上下に、互いに隣接するビットのメモリセ
ルが交互に配列されている。このため、拡散層１４０
は、図５に示すレイアウトと比べ約半分の長さで済み、
その分プリチャージされた電荷が高速にディスチャージ
され、検索動作速度が向上する。
ｉ，１１０−ｊ，…，１１０−ｍ，１１０−ｎ，…
は、拡散層１４０（一致線１４；図３，図４参照）を挾
んだ、図１の上下に、互いに隣接するビットのメモリセ
ルが交互に配列されている。このため、拡散層１４０
は、図５に示すレイアウトと比べ約半分の長さで済み、
その分プリチャージされた電荷が高速にディスチャージ
され、検索動作速度が向上する。
【００３５】また、このレイアウトに伴って、ワード線
２４（図３，図４参照）に対応するポリシリコン層２４
０が二本に分れる。このため、それら二本のポリシリコ
ン層２４０（ワード線２４）を別々にアクティブにする
ことにより、例えばポリシリコン層２４０ａをアクティ
ブにすると、奇数ビットのメモリセルをアクセスするこ
とができ、ポリシリコン層２４０ｂをアクティブにする
と偶数ビットのメモリセルをアクセスすることができ、
このように１つのメモリワード内の奇数ビットのメモリ
セルと偶数ビットのメモリセルを互いに独立にアクセス
できるように構成することもできる。
２４（図３，図４参照）に対応するポリシリコン層２４
０が二本に分れる。このため、それら二本のポリシリコ
ン層２４０（ワード線２４）を別々にアクティブにする
ことにより、例えばポリシリコン層２４０ａをアクティ
ブにすると、奇数ビットのメモリセルをアクセスするこ
とができ、ポリシリコン層２４０ｂをアクティブにする
と偶数ビットのメモリセルをアクセスすることができ、
このように１つのメモリワード内の奇数ビットのメモリ
セルと偶数ビットのメモリセルを互いに独立にアクセス
できるように構成することもできる。
【００３６】さらに、図１に示すレイアウトに伴って、
ビット線 …，２３０−ｉ，２３０−ｊ，…，２３０−
ｍ，２３０−ｎ，…、および、ビットバー線 …，２６
０−ｉ，２６０−ｊ，…，２６０−ｍ，２６０−ｎ，…
は、一例として、図示のように、互いに間に入り込んだ
形に配線される。
ビット線 …，２３０−ｉ，２３０−ｊ，…，２３０−
ｍ，２３０−ｎ，…、および、ビットバー線 …，２６
０−ｉ，２６０−ｊ，…，２６０−ｍ，２６０−ｎ，…
は、一例として、図示のように、互いに間に入り込んだ
形に配線される。
【００３７】
【発明の効果】以上説明したように、本発明の連想メモ
リのレイアウト構造によれば、一致線の長さがほぼ半分
で済み、したがって検索動作速度の向上が図られる。
リのレイアウト構造によれば、一致線の長さがほぼ半分
で済み、したがって検索動作速度の向上が図られる。
【図１】本発明の一実施例の、連想メモリの半導体チッ
プ上のレイアウト構造を示す模式図である。
プ上のレイアウト構造を示す模式図である。
【図２】連想メモリの一例を表わした回路ブロック図で
ある。
ある。
【図３】連想メモリ中の、１つのメモリワードの一例を
表わした詳細回路図である。
表わした詳細回路図である。
【図４】連想メモリの、１つのメモリワードの他の例を
表わした回路図である。
表わした回路図である。
【図５】図３，図４に示す１つのメモリワードを構成す
る複数のメモリセルの、半導体チップ上のレイアウトを
示した模式図である。
る複数のメモリセルの、半導体チップ上のレイアウトを
示した模式図である。
１１０−ｉ，１１０−ｊ，１１０−ｍ，１１０−ｎ メ
モリセル １４０ 拡散層（一致線） ２４０ ワード線 ２３０−ｉ，２３０−ｊ，２３０−ｍ，２３０−ｎ ビ
ット線 ２６０−ｉ，２６０−ｊ，２６０−ｍ，２６０−ｎ ビ
ットバー線 ３６０−ｉ，３６０−ｊ，３６０−ｍ，３６０−ｎ ポ
リシリコン層
モリセル １４０ 拡散層（一致線） ２４０ ワード線 ２３０−ｉ，２３０−ｊ，２３０−ｍ，２３０−ｎ ビ
ット線 ２６０−ｉ，２６０−ｊ，２６０−ｍ，２６０−ｎ ビ
ットバー線 ３６０−ｉ，３６０−ｊ，３６０−ｍ，３６０−ｎ ポ
リシリコン層
Claims (1)
- 【請求項１】 それぞれが１ビットのデータを格納する
複数のメモリセルから成る、複数の各メモリワードそれ
ぞれに、前記１ビットのデータの集合から成る格納デー
タを記憶しておき、参照データが入力され、入力された
参照データを用いて、所定の格納データが記憶されたメ
モリワードの検索を行う連想メモリの、半導体チップ上
のレイアウト構造において、 前記複数の各メモリワードそれぞれに対応して配置され
た、検索時に、該各メモリワードに所定の格納データが
格納されているか否かを示す一致信号が出力される各一
致線を備え、 前記複数の各メモリワードそれぞれを構成する前記複数
のメモリセルが、該各メモリワードに対応する前記各一
致線を挾んだ両側に配列されてなることを特徴とする連
想メモリのレイアウト構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29682493A JP2774929B2 (ja) | 1993-11-26 | 1993-11-26 | 連想メモリのレイアウト構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29682493A JP2774929B2 (ja) | 1993-11-26 | 1993-11-26 | 連想メモリのレイアウト構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153280A JPH07153280A (ja) | 1995-06-16 |
| JP2774929B2 true JP2774929B2 (ja) | 1998-07-09 |
Family
ID=17838635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29682493A Expired - Fee Related JP2774929B2 (ja) | 1993-11-26 | 1993-11-26 | 連想メモリのレイアウト構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774929B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306180A (ja) * | 1996-05-13 | 1997-11-28 | Nec Corp | 連想メモリ |
-
1993
- 1993-11-26 JP JP29682493A patent/JP2774929B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153280A (ja) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |
|
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