JP3128383B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリと称
される電気的に一括又は部分的に一括消去可能な不揮発
性半導体記憶装置（不揮発性メモリ）に関し、特に過剰
消去されたメモリセルが生じた場合にも正常な読み出し
が行えるように対策を施したフラシュメモリに関する。

【０００２】

【従来の技術】近年、不揮発性メモリの分野において
は、電気的にデータの書換えが可能なもので、ビット当
たりのコストが安く、小型化が可能で大容量化に向くセ
ル構成の素子の開発がさかんに行われている。これは半
導体メモリによる磁気記憶媒体の置き換えを考えたもの
である。このような大容量、低コストを実現するための
セルは、現在のところＥＰＲＯＭと同様にセル当たりフ
ローティングゲート（ＦＧ）を一個有する１トランジス
タ／１セル構成である。

【０００３】図１７はフラシュメモリの一般的なセル構
造の例を示す図である。図において、参照番号２０１は
制御電極（コントロールゲートＣＧ）、２０２はフロー
ティングゲート（ＦＧ）、２０３はソース（Ｓ）、２０
４はドレイン（Ｄ）、２０５は基板（ベース）であり、
酸化皮膜２１２で覆われている。２１１はコントロール
ゲート２０１に接続されるワード線、２１３はソース２
０３に接続される共通ソース線、２１４はドレイン２０
４に接続されるビット線である。フローティングゲート
２０２とベース２０５の間がトンネル酸化膜である。

【０００４】図１８はフラシュメモリの読出、書き込み
及び消去の方法を説明する図であり、（１）は読出時
を、（２）は書き込み時を、（３）は消去時を示す。図
１８の（１）に示すように、読出時には、ＥＰＲＯＭと
同様にソースに０Ｖ、ドレイン（ビット線）に約１Ｖ、
コントロールゲート（ワード線）に約５Ｖの電圧を印加
し、ビット線に電流が流れるかどうかをセンスアンプで
検出することによって行っている。書き込みは、図１８
の（２）に示すように、ソースＳに０Ｖ、ドレインＤに
約６Ｖ、コントロールゲートＣＧに約１２Ｖの電圧を印
加することにより、ドレイン近傍のアバランシェブレー
クダウンにより発生する熱電子をフローティングゲート
ＦＧに注入することによって行われる。消去は、図１８
の（３）に示すように、ソースＳに約１０Ｖ、ドレイン
Ｄを開放、コントロールゲートＣＧに０Ｖの電圧を印加
することにより、フローティングゲートＦＧとソースＳ
の間に高電界を印加し、ファウラーノルドハイム（Ｆｏ
ｗｌｅｒＮｏｒｄｈｅｉｍ）トンネル現象により、フロ
ーティングゲートＦＧからソースＳへ電子を引き抜くこ
とによって行われる。ソースは共通の線に接続されてお
り、消去は共通ソース線に接続されるすべてのセルに対
して行われることになる。なおここでは、読出時の条件
から定まるドレインとソースの関係から各電極に名称を
付し、便宜上この名称を書き込み時及び消去時にも適用
する。すなわち、ビット線に接続される側の電極を、動
作モードにかかわらずドレインと呼ぶこととする。

【０００５】上記のように消去は共通ソース線に接続さ
れるすべてのセルに対して同時に行われるため、対象と
なるメモリセルの特性のばらつきやメモリセルにデータ
が書き込まれているかいないかの状態によって、消去後
の状態に差がでる。特に消去によってフローティングゲ
ートＦＧから電子を引き抜き過ぎた状態になると、フロ
ーティングゲートＦＧが正の状態になり、そのメモリセ
ルが非選択であってもそのメモリセルが接続されるビッ
ト線にリーク電流が発生して正常な読出ができなくなる
過剰消去という問題が発生する。図１９は、消去するメ
モリセルに書き込まれているデータによる消去状態の差
を説明する図である。

【０００６】通常フローティングゲートＦＧに電子を注
入した状態、すなわち書き込みを行った状態にデータの
「０」を対応させ、フローティングゲートＦＧに電子が
注入されない状態にデータの「１」を対応させている。
従って、読出時にメモリセルをオン状態にする閾値電圧
Ｖｔｈは、「０」のメモリセルの方が「１」のメモリセ
ルよりも高く、図１８の（１）の電圧を印加して読出を
行った時に、「１」のメモリセルならばオン状態になっ
てビット線に電流が流れるが、「０」のメモリセルはオ
フ状態になってビット線に電流が流れない。消去とはす
べてのメモリセルの閾値電圧Ｖｔｈをデータの「１」に
対応するレベルまで低下させこと、すなわち「０」のメ
モリセルの閾値電圧Ｖｔｈをデータの「１」に対応する
レベルまで低下させことである。消去により「０」のメ
モリセルの閾値電圧Ｖｔｈは図１９に示すように変化す
るが、同時に「１」のメモリセルの閾値電圧Ｖｔｈはデ
ータの「１」に対応するレベルから更に低下する。もし
閾値電圧が、たとえコントロールゲートＣＧに読出用の
電圧（５Ｖ）が印加されなくてもメモリセルがオン状態
になる電圧レベルにまで低下すると、そのメモリセルが
非選択であってもそのメモリセルが接続されるビット線
にリーク電流が発生して正常な読出ができなくなる過剰
消去状態になる。実際には、大きなリーク電流が流れる
ような過剰消去状態にまで消去されることはほとんどな
いが、一本のビット線に多くのメモリセルが接続されて
いる場合、それぞれのメモリセルのリーク電流は微小で
あっても合わせれば大きなリーク電流になり、正常な読
出が行えなくなる。

【０００７】このような過剰消去による影響を低減する
ため、選択されるメモリセルと同一のワード線をゲート
入力とするソース選択トランジスタを追加した構成が提
案されている。図２０はこの従来例の構成を示す図であ
る。図２０の構成を有するフラッシュメモリにおいて
は、１ＡＡ、１ＡＢ、…はメモリセル、２Ａはワード
線、３Ａはビット線、４Ａは共通ソース線、５は共通ソ
ース、６Ａは選択トランジスタ、６１Ａはダイオードで
ある。ワード線とビット線には、アクセスするメモリセ
ルの位置と動作モードに応じてロウデコーダとコラムデ
コーダから選択的に電圧が印加され、共通ソース５には
動作モードに応じて共通ソース制御部から所定の電圧が
印加される。なお図２０では、共通ソース線４Ａは２行
のメモリセルに共通に設けたが、各行毎に設けてもよ
い。また選択トランジスタ６Ａは同一の行に属するメモ
リセルを１グループとし、そのグループ毎に設ければよ
く、メモリセルの個数は任意に定めればよい。

【０００８】いまメモリセル１ＡＡをアクセスするとす
る。読出時にはワード線２Ａに約５Ｖ、ビット線３Ａに
約１Ｖが印加され、共通ソース５に０Ｖが印加される。
選択トランジスタ６Ａのゲートにはワード線２Ａの約５
Ｖが印加されるため選択トランジスタ６Ａがオン状態に
なり共通ソース線４Ａに０Ｖが印加されるため、メモリ
セル１ＡＡのソースに０Ｖが印加され、図１８の（１）
と同様の条件で読出が行われる。ワード線２Ａ以外のワ
ード線には０Ｖが印加されるため、６Ａ以外の選択トラ
ンジスタはすべてオフ状態であり、４Ａ以外の共通ソー
ス線はすべて開放（オープン）状態になる。そのため隣
接するメモリセルを除いて、メモリセル１ＡＡ以外のビ
ット線３Ａに接続されるメモリセルにたとえ過剰消去メ
モリセルがあっても、ビット線にリーク電流が流れるこ
とはなくなり、正常な読出が行われる。

【０００９】書き込み時には、ワード線２Ａに約１２
Ｖ、ビット線３Ａに約６Ｖ、共通ソース５に０Ｖが印加
され、読出時と同様にアクセスされるメモリセルの行の
選択トランジスタがオン状態になり、図１８の（２）と
同様の電圧条件が印加される。消去時は、すべてのワー
ド線２Ａに０Ｖ、共通ソース５に約１２Ｖが印加され、
すべてのビット線が開放される。共通ソース５の電圧約
１２Ｖは、ダイオードを介して各共通ソース線４Ａに印
加され、各メモリセルに図１８の（３）と同様の消去電
圧が印加される。図２０の構成では、選択トランジスタ
を介して共通ソース線に消去電圧約１２Ｖを印加するこ
とはできないため、共通ソース５との間にこのようなダ
イオードが、共通ソース線毎に必要になる。

【００１０】

【発明が解決しようとする課題】図２１は図２０の回路
の素子配列部分の平面図であり、図２２はダイオード６
１Ａの断面図である。参照番号１０１ＡＡはメモリセル
１ＡＡのドレインがビット線３Ａに接続されるコンタク
トホールを、１０２Ａは選択トランジスタ６Ａが共通ソ
ース５に接続されるコンタクトホールを、１０３Ａはダ
イオード６１Ａが共通ソース５に接続されるコンタクト
ホールを、１０４はメモリセル１ＡＡのフローティング
ゲートを表し、図２０の参照番号もこれに対応する。ワ
ード線は２層目のポリシリコン、ビット線はアルミニウ
ム、共通ソース線７Ａは拡散層、フローティングゲート
は１層目のポリシリコンで形成される。

【００１１】図２１から明らかなように、素子配列の関
係から各共通ソース線と共通ソース５との間のダイオー
ドを共通ソース線と共通ソース５の交差部分に形成する
必要があり、このようなダイオードを形成するためには
ある程度の大きさのスペースが必要になる。そのため、
ワード線とワード線の間の間隔をダイオードがない場合
に比べて大きくする必要があり高集積化が難しくなるだ
けでなく、ダイオードを形成するためのウエハ工程も増
加するという問題がある。

【００１２】本発明は上記問題点に鑑みてなされたもの
であり、過剰消去の影響を低減するために複数のメモリ
セルで構成されるグループ毎にゲートがワード線に接続
される選択トランジスタを設け、この選択トランジスタ
を介してグループに属するメモリセルのソースを共通ソ
ースに接続するようにした不揮発性半導体記憶装置にお
いて、消去時にソースに消去電圧を供給するためのダイ
オードをなくして高集積化及び工程の簡略化を図ると共
に、それに付随した書き込み及び消去に適した素子構造
の実現を目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の不揮発性
半導体記憶装置の原理構成図でり、図２は本発明におけ
る各動作モードでの各部の印加電圧の条件を示す図であ
る。上記目的を達成する本発明の不揮発性半導体記憶装
置は、過剰消去の影響を低減するために複数のメモリセ
ルで構成されるグループ毎にゲートがワード線に接続さ
れる選択トランジスタを設け、この選択トランジスタを
介してグループに属するメモリセルのソースを共通ソー
スに接続するようにした従来の不揮発性半導体記憶装置
において、消去時にソースに消去電圧を供給するための
ダイオードをなくすと共に、書き込み時と消去時はドレ
インとソースの関係を従来と逆転し、書き込み時にはド
レインを接地してソースに正電圧を印加し、消去時には
ソースを接地してドレインに高電圧を印加するようにす
る。

【００１４】すなわち、本発明の不揮発性半導体記憶装
置は、格子状に配置された複数の第一行線２Ａ、２Ｂ、
…及び複数の第一列線３Ａ、３Ｂ、…と、第一行線に平
行に配置された複数の第二行線４Ａ、４Ｂ、…と、第一
行線と第一列線の交点に対応して配置され制御電極が第
一行線に接続され、第一電極が第二行線に接続され、第
二電極が第一列線に接続された複数の不揮発性記憶素子
１ＡＡ、１ＡＢ、１ＡＣ、…、１ＢＡ…とを備える不揮
発性半導体記憶装置において、第一列線３Ａ、３Ｂ、…
に平行に配置された一本又は複数本の第二列線５と、第
二列線５と第一行線２Ａ、２Ｂ、…の交点に対応して配
置され、制御電極が第一行線に接続され、第一電極が第
二列線５に接続され、第二電極が第二行線に接続された
複数の能動素子６Ａ、６Ｂ、…とを備え、読出時には選
択する記憶素子が接続される第一行線に第三電圧（約５
Ｖ）を、それ以外の第一行線に第一電圧（約０Ｖ）を、
選択する記憶素子が接続される第一列線に第二電圧（約
１Ｖ）を、それ以外の第一列線に第一電圧（約０Ｖ）
を、第二列線５に第一電圧をそれぞれ印加し、書き込み
時には選択する記憶素子が接続される第一行線に第五電
圧（約１２Ｖ）を、それ以外の第一行線に第一電圧（約
０Ｖ）を、選択する記憶素子が接続される第一列線に第
一電圧（約０Ｖ）を、第二列線（５）に第四電圧（約６
Ｖ）をそれぞれ印加し、選択する記憶素子が接続される
第一列線以外の第一列線を開放し、消去時には第一行線
に第七電圧を、第一列線に消去電圧である第六電圧をそ
れぞれ印加することを特徴とする。

【００１５】

【作用】メモリセルにおいては、ソースとドレインの関
係は基本的には対称であり、いずれをソース又はドレイ
ンとすることもできる。そのためドレインに高電圧を印
加し、ソースを開放して消去することも、ソースに正電
圧を印加し、ドレインを開放して書き込むこともでき
る。

【００１６】図１と図２０を比較して明らかなように、
本発明の不揮発性半導体記憶装置においては、従来例と
同様に、共通ソース線である第二行線４Ａ、４Ｂ、…
と、共通ソースである第二列線５と、選択トランジスタ
である複数の能動素子６Ａ、６Ｂ、が設けられている
が、第二列線５と各第二行線４Ａ、４Ｂ、…とを接続す
るダイオードは除かれている。このダイオードは消去時
に第二列線５に印加される高電圧を第二行線に印加する
ためのものであり、このダイオードがないために第二行
線に消去のための高電圧を印加することはできない。そ
こで本発明の不揮発性半導体記憶装置においては、図２
に示すように、消去時にはドレインに高電圧を印加し、
ソースを開放している。これにより、ソースに高電圧を
印加する必要がなくなるため、ダイオードを除くことが
可能になり、高集積化及び工程の簡略化が図れる。

【００１７】上記のように、メモリセルにおけるソース
とドレインの関係は基本的には対称であるが、後述する
ように、実際には書き込み時に正電圧が印加される電極
は書き込み効率を向上させるためホットキャリアが発生
しやすい構造に作られており、消去時に高電圧が印加さ
れる電極は耐圧が向上するような構造に作られている。
そのため、従来の不揮発性半導体記憶装置においては、
共通ソース線に接続され第一電極（ソース）に耐圧向上
処理が施されており、ビット線に接続される第二電極
（ドレイン）にホットキャリアが発生しやすくなる処理
が施されている。しかし本発明では、消去時には第二電
極（ドレイン）に高電圧が印加されるため、第二電極
（ドレイン）に耐圧向上処理を施す必要がある。耐圧向
上処理とホットキャリアが発生しやすくなる処理は相反
する処理であるため、第二電極（ドレイン）にホットキ
ャリアが発生しやすくなる処理を施すことはできない。
そのため、書き込み時も電極の関係を逆転して第一電極
（ソース）に正電圧を印加するようにし、第一電極（ソ
ース）にホットキャリアが発生しやすくなる処理を施す
ようにする。

【００１８】

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。なお図においては、同一の機能部分には同
一の参照番号を付して表すこととする。図３は本発明の
第一実施例のフラシュメモリの構成を示す図である。本
実施例では、表示の関係からワード線が２Ａ、２Ｂ、２
Ｃ、２Ｄの４本、ビット線が３Ａ、３Ｂ、３Ｃ、３Ｄの
４本、メモリセルが１ＡＡ、１ＡＢ、…、の１６個の部
分のみを示すが、実際にはより多数のメモリセルが存在
する。４Ａと４Ｂは共通ソース線であり、４Ａには上位
２行分のメモリセルのソースが接続され、４Ｂには下位
２行分のメモリセルのソースが接続される。５は共通ソ
ースである。６Ａ乃至６Ｄはワード線毎に設けられたソ
ース選択トランジスタであり、それぞれゲートがワード
線に、第一電極が共通ソース５に、第二電極が共通ソー
ス線４Ａ又は４Ｂに接続される。７はアドレス信号をデ
コードしてワード線に選択的に電圧を印加するロウデコ
ーダある。８１乃至８５はビット線３Ａ、３Ｂ、３Ｃ、
３Ｄの電圧を制御する部分であり、コラムデコーダ８１
はアドレス信号をデコードして列選択信号を出力し、コ
ラムデゲートトランジスタ８３Ａ乃至８３Ｄは列選択信
号に従ってビット線をバス線３１に接続するかどうかを
制御する。８４は書き込み時にビット線を０Ｖにするた
めの書込接地回路であり、８５は消去時にビット線に高
電圧を印加する消去電源回路である。１０は読出時にビ
ット線に流れる電流を検出して、メモリセルに記憶され
ているデータを検出するセンスアンプである。９１と９
２は共通ソース５の電圧を制御する部分であり、９１は
読出時に共通ソース５を０Ｖにするための読出接地回路
であり、９２は書き込み時に共通ソース５に正電圧を印
加する書込電源回路である。

【００１９】図４は第一実施例のフラシュメモリの素子
配列部分の平面図である。１０１ＡＡはメモリセル１Ａ
Ａのドレインとビット線を接続するコンタクトホールで
あり、１０２Ａはソース選択トランジスタ６Ａと共通ソ
ース５を接続するコンタクトホールであり、図３の同一
番号で示した点に対応する。図２１で説明したのと同様
に、ワード線は２層目のポリシリコン、ビット線はアル
ミニウム、共通ソース線７Ａは拡散層、フローティング
ゲートは１層目のポリシリコンで形成される。

【００２０】図５は、ロウデコーダ７の回路構成の一部
を示す図である。７０、７１、７２、７５、７９はＮチ
ャンネルエンハンスメント型トランジスタであり、７
４、７７、７８はＰチャンネルエンハンスメント型トラ
ンジスタであり、７３はＮチャンネルデプリーション型
トランジスタである。このような回路構成は広く知られ
ているのでここでは詳しい説明は省略するが、ＶＣＣに
は５Ｖが印加される。／ＰＧＭは書き込みの制御信号で
あり、書き込み時には０Ｖ、その他の時には５Ｖにな
る。ＶＰは、読出時には５Ｖ、書き込み時には１２Ｖに
なり、それぞれのモードに応じてワード線が選択か非選
択かによって所定の電圧が出力される。またＶＣは通常
５Ｖであるが、消去時にすべてのビート線に消去電圧を
印加したい時には０Ｖになる。

【００２１】コラムデコーダ８１も図５と同様の回路構
成を有するが、／ＰＧＭ及びＶＰの電圧値が異なる。す
なわち、／ＰＧＭは読出時には５Ｖ、それ以外の時には
０Ｖになり、ＶＰは読出時には５Ｖ、それ以外の時には
１２Ｖになる。図６はセンスアンプ１０の回路構成を示
す図であり、図７は書込電源回路９２及び消去電源回路
８５の回路構成を示す図であり、図８は読出接地回路９
１及び書込接地回路８４の回路構成を示す図であり、こ
れらもよく知られた回路構成であるから、説明を省略す
る。

【００２２】次に本実施例での動作を、メモリセル１Ａ
Ａをアクセスするものとして説明する。読出時には、ロ
ウデコーダ７によりメモリセル１ＡＡが接続されるワー
ド線２Ａは「Ｈ」（５Ｖ程度）に、それ以外のワード線
２Ｂ、２Ｃ、２Ｄは「Ｌ」（０Ｖ程度）にされ、コラム
デコーダ８１によりコラムゲート選択線８２Ａは「Ｈ」
（５Ｖ程度）に、それ以外のコラムゲート選択線８２
Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）にされ、読出
接地回路９１により共通ソース５は０Ｖ程度にされ、書
込電源回路９２は開放状態になり、センスアンプ１０に
よりバス線３１は１Ｖ程度にされ、書込接地回路８４と
消去電源回路８５は共に開放状態になるので、ソース選
択トランジスタ６Ａがオンして共通ソース線４Ａが０Ｖ
程度に、コラムゲートトランジスタ８３Ａがオンしてビ
ット線３アが１Ｖ程度になる。すなわち、選択されるメ
モリセル１ＡＡのソースに０Ｖ程度、ドレインに１Ｖ程
度、コントロールゲートに５Ｖ程度が印加され、記憶さ
れているデータによってビット線３Ａに流れる電流の量
が変化するので、その差をセンスアンプ１０で検出す
る。この時、ワード線２Ａに接続されるメモリセルのコ
ントロールゲートには５Ｖ程度が印加されるが、それら
のメモリセルの接続されるビット線はコラムゲートトラ
ンジスタ８３Ｂ、８３Ｃ、８３Ｄはオフ状態であるた
め、バス線３１には影響しない。またビット線３Ａに接
続されるメモリセルのコントロールゲートには０Ｖ程度
が印加されるだけであり、それらに記憶されたデータに
かかわらずビット線には影響しない。

【００２３】メモリセル１ＣＡ、１ＤＡのソースが接続
される共通ソース線４Ｂは、ソース選択トランジスタ６
Ｃ、６Ｄがオフ状態であるため開放状態であり、たとえ
メモリセル１ＣＡ、１ＤＡが過剰消去されていても、ビ
ット線３Ａにリーク電流が流れることはない。但し、本
実施例では、メモリセル１ＢＡのソースが接続される共
通ソース線４Ａは共通ソース５に接続された状態にある
ため、もしメモリセル１ＢＡが過剰消去されていれば、
そのリーク電流がビット線３Ａに流れる。しかし前述の
ように、過剰消去によって個々のメモリセルに流れるリ
ーク電流は小さいため、一個の過剰消去されたメモリセ
ルのリーク電流であれば、ほとんど無視できる。図３の
構成であれば、たとえビット線に多数のメモリセルが接
続されていても、リーク電流が影響するのは隣接するメ
モリセルのみであり、過剰消去により読出が行えないと
いう問題は生じない。

【００２４】書込時には、ロウデコーダ７によりメモリ
セル１ＡＡが接続されるワード線２Ａは「Ｈ」（１２Ｖ
程度）に、それ以外のワード線２Ｂ、２Ｃ、２Ｄは
「Ｌ」（０Ｖ程度）にされ、コラムデコーダ８１により
コラムゲート選択線８２Ａは「Ｈ」（５Ｖ程度又は１２
Ｖ程度）に、それ以外のコラムゲート選択線８２Ｂ、８
２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）にされ、書込電源回
路９２により共通ソース５は６Ｖ程度にされ、読出接地
回路９１は開放状態になり、書込接地回路８４によりバ
ス線３１は０Ｖ程度又は６Ｖ程度にされ、センスアンプ
１０と消去電源回路８５は共に開放になるので、ソース
選択トランジスタ６Ａがオンして共通ソース線４Ａが６
Ｖ程度に、コラムゲートトランジスタ８３Ａがオンして
ビット線３Ａが０Ｖ程度又は６Ｖ程度になる。すなわ
ち、選択されるメモリセル１ＡＡのソースに６Ｖ程度、
ドレインに０Ｖ又は６Ｖ程度、コントロールゲートに１
２Ｖ程度が印加され、書き込むデータにより書込接地回
路８４の電圧を０Ｖ程度又は６Ｖ程度にすることによっ
て、データ「０」か「１」を書き込む。

【００２５】消去時には、ロウデコーダ７によりワード
線２Ａ、２Ｂ、２Ｃ、２Ｄはすべて「Ｌ」（０Ｖ程度）
にされ、コラムデコーダ８１によりコラムゲート選択線
８２Ａは「Ｈ」（１２Ｖ程度）に、それ以外のコラムゲ
ート選択線８２Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程
度）にされ、読出接地回路９１と書込電源回路９２は開
放状態になり、消去電源回路８５によりバス線３１は１
２Ｖ程度にされ、書込接地回路８４とセンスアンプ１０
は共に開放状態になるので、ソース選択トランジスタ６
Ａ、6 Ｂがオフして共通ソース線４Ａが開放状態にな
り、コラムゲートトランジスタ８３Ａがオンしてビット
線３Ａが１０Ｖ程度になる。すなわち、ビット線３Ａに
接続されるメモリセル１ＡＡ、１ＢＡ、１ＣＡ、１ＤＡ
は、ソースが開放状態に、ドレインに１０Ｖ程度、コン
トロールゲートに０Ｖ程度が印加されてフローティング
ゲートの電子が引き抜かれる状態になる。これにより、
これらのメモリセルがすべて消去された状態、すなわち
「１」が書き込まれた状態になる。

【００２６】上記の例では、ビット線単位で消去を行っ
たが、もし消去時に複数のコラムゲートトランジスタを
オン状態にするような信号をコラムゲート８１から出力
するようにすれば、複数のビット線に接続されるメモリ
セルが同時に消去できる。以上のように、第一実施例に
おいては、過剰消去したメモリセルが発生しても正常な
読出が行えるようにソース選択トランジスタを設ける場
合でも、共通ソース線に消去電圧を印加するためのダイ
オードを設ける必要がないため、図４に示すように素子
の配列間隔を小さくでき、ダイオードを形成する工程も
必要なくなる。これにより、高集積化したフラッシュメ
モリが低コストで実現できる。

【００２７】また本実施例のフラッシュメモリでは、ビ
ット線単位での消去が可能になり、より広範囲の応用が
可能になる。従来のフラッシュメモリのメモリ素子は図
１７に示したような構造を有し、ソースには消去時１２
Ｖ程度の高電圧が印加されるが、ソースの接合耐圧が不
十分であると、接合降服電流が流れ、消去電流が増加す
るという問題が発生する。また接合降服電流により発生
したホットキャリアがゲート酸化膜にトラップされ、書
き込み／消去特性を劣化させるという問題もある。そこ
でこのような高電圧に耐えられるようにソースに不純物
濃度勾配をなだらかにする等の接合耐圧向上の処理を施
すことが行われる。

【００２８】また従来のフラッシュメモリのメモリ素子
においては、書き込み時にドレインに書き込み電圧６Ｖ
程度が印加され、ドレイン近傍のアバランシェブレーク
ダウンにより発生するホットキャリアをフローティング
ゲートに注入することにより書き込みが行われる。ドレ
イン近傍でのホットキャリアの発生効率が低いと書き込
み特性が悪くなる。そこでドレインに不純物濃度勾配を
急峻にする等のホットキャリアの発生効率を向上させる
措置を施すことが行われる。

【００２９】ところが本発明では、書き込み時と消去時
は従来のドレインとソースの関係を逆転させるため、従
来と同様にソースに接合耐圧向上処理を、ドレインにホ
ットキャリア発生効率向上処理を施した場合、実際に高
電圧が印加されるドレインでは接合耐圧が不十分であ
り、書き込み時にホットキャリアが発生するソース近傍
でホットキャリアの発生効率が低いという問題が生じ
る。このような問題を解決するようにしたのが、次に示
す第二実施例から第四実施例である。

【００３０】図９はドレインに接合耐圧向上の処理を施
すようにした第二実施例におけるメモリ素子の構造を示
す図である。図１７と比較して明らかなように、本実施
例のメモリ素子構造と図１７の従来のメモリ素子構造の
異なる点は、Ｎ⁺ 領域であるドレイン２０４とチャンネ
ル及び基板（Ｐ−ＳＵＢ）２０５との間にＮ^- 領域２０
６を用意するという処理が施してある点である。また従
来のフラッシュメモリのメモリ素子において接合耐圧向
上処理を行ったものでは、上記のようにソースに接合耐
圧向上処理を施したものだけであり、本実施例のように
ドレインに接合耐圧向上処理を施したものはない。この
処理によりドレイン２０４部分の不純物濃度勾配がなだ
らかになり、接合耐圧が向上する。これにより、消去時
にドレインに高電圧を印加した時に流れる接合降服電流
を低減できる。

【００３１】また読出時も、耐圧向上の処理を施してあ
るドレイン２０４側に１Ｖ程度を印加するため、ドレイ
ン２０４近傍で発生するホットキャリアが長時間で徐々
にトラップされ、これにより、しきい値が変動するとい
ったソフトライト又はリードディスターブと呼ばれる問
題も従来のものに比べて緩和される。書き込み時には、
６Ｖ程度の書き込み電圧が、不純物濃度勾配がなだらか
なドレイン２０４でなく、通常の不純物濃度勾配を有す
るソースに印加されるため、書き込み特性が悪化すると
いった問題は生じない。

【００３２】図１０はソースにホットキャリアの発生効
率向上の処理を施すようにした第三実施例におけるメモ
リ素子の構造を示す図である。図１７と比較して明らか
なように、本実施例のメモリ素子構造と図１７の従来の
メモリ素子構造の異なる点は、Ｎ⁺ 領域であるソース２
０３とチャンネル及び基板（Ｐ−ＳＵＢ）２０５との間
にＰ⁺ 領域を用意するという処理が施してある点であ
る。また従来のフラッシュメモリのメモリ素子において
ホットキャリアの発生効率向上処理を行ったものでは、
上記のようにドレインにホットキャリア発生効率向上処
理を施したものだけであり、本実施例のようにソースに
ホットキャリア発生効率向上処理を施したものはない。
この処理によりソース２０３部分の不純物濃度勾配が急
峻になり、ホットキャリアの発生効率が向上する。これ
により、書き込み時の書き込み特性が向上する。

【００３３】また読出時は、ドレイン２０４に１Ｖ程度
を印加するため、ドレイン２０４近傍で発生するホット
キャリアが長時間で徐々にトラップされ、これにより、
しきい値が変動するといったソフトライト又はリードデ
ィスターブと呼ばれる問題は発生しない。消去時には、
１０Ｖ程度の消去用高電圧は、不純物濃度勾配が急峻な
ソース２０３でなく、通常の不純物濃度勾配を有するド
レインに印加されるため、接合降服電流が増加して発生
したホットキャリアがゲート酸化膜にトラップされ、書
き込み／消去特性を悪化させるといった問題は生じな
い。

【００３４】図１１は上記の第二実施例及び第三実施例
で説明した処理を両方共施した第四実施例におけるメモ
リ素子の構造を示す図である。すなわち、第四実施例は
ドレインに接合耐圧向上の処理を、ソースにホットキャ
リアの発生効率向上の処理を施すようにしたものであ
る。このように上記の第二実施例及び第三実施例で説明
した処理を両方共施すことにより、接合降服電流の低減
と書き込み特性の向上が同時に実現される。

【００３５】フラッシュメモリにおいては、消去時にソ
ースに印加する消去電圧を低減するため、コントロール
ゲートに負電圧を印加する負電圧消去法が提案されてい
る。第五実施例は、本発明を負電圧消去を行うフラッシ
ュメモリに適用した実施例である。第五実施例のフラッ
シュメモリは、図３に示した第一実施例の構成と同じ構
成を有するが、消去時の印加電圧のみが異なる。図１２
は第五実施例における消去時の印加電圧を示す図であ
る。図示のように、コントロールゲートＣＧには約−１
０Ｖが印加され、ドレインＤには約５Ｖが印加され、ソ
ースＳは開放される。このような印加電圧条件を実現す
るため、消去時には、ロウデコーダ７によりワード線２
Ａ、２Ｂ、２Ｃ、２Ｄはすべて−１０Ｖ程度の「Ｌ」と
して、コラムデコーダ８１によりコラムゲート選択線８
２Ａは「Ｈ」（７Ｖ程度）に、それ以外のコラムゲート
選択線８２Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）に
され、読出接地回路９１と書込電源回路９２は開放状態
になり、消去電源回路８５によりバス線３１は５Ｖ程度
にされ、書込接地回路８４とセンスアンプ１０は共に開
放状態になるので、ソース選択トランジスタ６Ａ、6 Ｂ
がオフして共通ソース線４Ａが開放状態になり、コラム
ゲートトランジスタ８３Ａがオンしてビット線３Ａが５
Ｖ程度になる。すなわち、ビット線３Ａに接続されるメ
モリセル１ＡＡ、１ＢＡ、１ＣＡ、１ＤＡは、ソースが
開放状態に、ドレインに５Ｖ程度、コントロールゲート
に−１０Ｖ程度が印加されてフローティングゲートの電
子が引き抜かれる状態になる。これにより、これらのメ
モリセルがすべて消去された状態、すなわち「１」が書
き込まれた状態になる。

【００３６】本実施例では、ドレインに印加する消去電
圧を５Ｖ程度に低減でき、接合降服電流が流れるといっ
た問題を抑制できる。またドレインに高電圧を印加する
必要がなくなるため、上記のドレインの耐圧向上のため
の不純物濃度勾配をなだらかにする等の処理が必要なく
なる。更に、ロウデコーダ７よりワード線に印加する電
圧を選択的に負電圧にすれば、ビット線単位だけでなく
ワード線単位でも消去がおこなえるようになり、より細
かい動作が可能になる。

【００３７】第一実施例及び第五実施例では、消去電圧
をビット線を介して選択的に印加できるようにしており
細かい動作が可能になるが、フラッシュメモリの特徴の
一つはすべてのメモリセルが同時に消去可能である点で
あり、すべてが同時に消去可能であることによる利点も
ある。第六実施例はすべてのメモリセルを同時に消去可
能にした実施例である。

【００３８】図１３は第六実施例のフラッシュメモリの
構成を示す図である。図３と比べて明らかなように、第
一実施例の構成と異なる点は、ビット線３Ａ、３Ｂ、３
Ｃ、３Ｄのコラムデゲートトランジスタ８３Ａ乃至８３
Ｄが接続されるのと反対側にビット線バイアストランジ
スタ８７Ａ、８７Ｂ、８７Ｃ、８７Ｄを設け、このビッ
ト線バイアストランジスタ８７Ａ、８７Ｂ、８７Ｃ、８
７Ｄのもう一方の側を消去電源線８８で接続し、この消
去電源線８８に消去電源回路８５を接続する点である。
ビット線バイアストランジスタ８７Ａ、８７Ｂ、８７
Ｃ、８７Ｄのゲート電極には、消去時に消去時にビット
線バイアストランジスタを導通させる信号を出力するビ
ット線バイアス選択回路８６の出力が接続される。図３
においては、消去電源回路８５はバス線３１に接続され
ていた。

【００３９】図１３の第六実施例の回路の動作は、読出
時と書き込み時は図３の回路と同一である。図３の回路
においては、消去電源回路８５は読出時と書き込み時に
は開放状態になるが、図１３の回路においても、読出時
と書き込み時にはビット線バイアストランジスタ８７
Ａ、８７Ｂ、８７Ｃ、８７Ｄが非導通状態になるため、
開放状態と実質的に同一である。従って、第六実施例の
回路の読出時と書き込み時の動作は第一実施例と同一で
あり、ここでは説明を省略する。

【００４０】消去時には、ロウデコーダ７によりワード
線２Ａ、２Ｂ、２Ｃ、２Ｄはすべて「Ｌ」（０Ｖ程度）
にされ、コラムデコーダ８１によりコラムゲート選択線
８２Ａ、８２Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）
にされ、ビット線バイアス選択回路８６によりその出力
線は「Ｈ」（１２Ｖ程度）にされ、読出接地回路９１と
書込電源回路９２は開放状態になり、消去電源回路８５
により消去電源線８８は１２Ｖ程度にされ、書込接地回
路８４とセンスアンプ１０は共に開放状態になるので、
ソース選択トランジスタ６Ａ、６Ｂがオフして共通ソー
ス線４Ａが開放状態になり、コラムゲートトランジスタ
８３Ａ、８３Ｂ、８３Ｃ、８３Ｄがオフし、ビット線バ
イアストランジスタ８７Ａ、８７Ｂ、８７Ｃ、８７Ｄが
すべてオンしてビット線３Ａ、３Ｂ、３Ｃ、３Ｄが１０
Ｖ程度になる。すなわち、すべてのメモリセルが、ソー
スは開放状態に、ドレインに１０Ｖ程度が印加され、コ
ントロールゲートに０Ｖ程度が印加されてフローティン
グゲートの電子が引き抜かれる状態になる。これによ
り、これらのメモリセルがすべて消去された状態、すな
わち「１」が書き込まれた状態になる。

【００４１】なお図３の回路においても、消去時にコラ
ムデコーダ８１によりコラムゲート選択線を全選択状態
として、ビット線３Ａ、３Ｂ、３Ｃ、３Ｄをすべて選択
することにより、全メモリセルを同時に消去することが
可能になる。図５のデコード回路をコラムデコード回路
に使用するならば、図中のＶＣを０Ｖにすることで、コ
ラムゲート選択線を全選択状態にできる。

【００４２】また別の方法として、コラムデコード回路
へのプリデコーダ出力を複数の出力線を選択するような
信号にすることにより、複数のビット線単位でのセクタ
消去がかのうになる。図４の第一実施例の回路では、書
き込みを行うメモリセルと同じワード線に接続される非
書き込みメモリセルにおいては、コントロールゲートに
１２Ｖ程度、ソースに６Ｖ程度が印加され、ドレインが
開放された状態になる。そのためメモリセルがオン状態
になり、チャンネル電流を流して接続されるビット線３
Ｂ、３Ｃ、３Ｄを充電する恐れがある。このようなチャ
ンネル電流が流れると、誤った書き込みが行われる危険
性がある。第七実施例はこの誤書き込みを防止するよう
にした実施例である。

【００４３】図１４は第七実施例の構成を示す図であ
る。図３と比べて明らかなように、第一実施例の構成と
異なる点は、ビット線３Ａ、３Ｂ、３Ｃ、３Ｄが第二コ
ラムデゲートトランジスタ１８７Ａ、１８７Ｂ、１８７
Ｃ、１８７Ｄを介して第二バス線１８９に共通に接続さ
れる点である。第二コラムゲートトランジスタ１８７
Ａ、１８７Ｂ、１８７Ｃ、１８７Ｄのゲートは、コラム
デコーダ８１の出力を反転するインバータ回路１８６に
接続され、第二バス線１８９には誤書き込み防止電源回
路１８８が接続される。

【００４４】図１４の回路の読出時と消去時の動作は第
一実施例の動作と同様であり、書き込み時の動作のみが
異なる。メモリセル４ＡＡに書き込みを行う場合、ロウ
デコーダ７によりメモリセル１ＡＡが接続されるワード
線２Ａは「Ｈ」（１２Ｖ程度）に、それ以外のワード線
２Ｂ、２Ｃ、２Ｄは「Ｌ」（０Ｖ程度）にされ、コラム
デコーダ８１によりコラムゲート選択線８２Ａは「Ｈ」
（５Ｖ程度又は１２Ｖ程度）に、それ以外のコラムゲー
ト選択線８２Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）
にされ、書込電源回路９２により共通ソース５は６Ｖ程
度にされ、読出接地回路９１は開放状態になり、書込接
地回路８４によりバス線３１は０Ｖ程度又は６Ｖ程度に
され、センスアンプ１０と消去電源回路８５は共に開放
になり、誤書き込み防止電源回路１８８により第二バス
線１８９は６Ｖ程度にされるので、ソース選択トランジ
スタ６Ａがオンして共通ソース線４Ａが６Ｖ程度に、コ
ラムゲートトランジスタは８３Ａがオンして８３Ｂ、８
３Ｃ、８３Ｄがオフになり、第二コラムゲートトランジ
スタは１８７Ａがオフして、１８７Ｂ、１８７Ｃ、１８
７Ｄがオンするので、ビット線３Ａが０Ｖ程度又は６Ｖ
程度になり、３Ｂ、３Ｃ、３Ｄが６Ｖ程度になる。すな
わち、選択されるメモリセル１ＡＡのソースに６Ｖ程
度、ドレインに０Ｖ又は６Ｖ程度、コントロールゲート
に１２Ｖ程度が印加され、書き込むデータにより書込接
地回路８４の電圧を０Ｖ程度又は６Ｖ程度にすることに
よって、データ「０」か「１」を書き込む。ワード線２
Ａに接続されるそれ以外のメモリセル１ＡＢ、１ＡＣ、
１ＡＤにおいては、ソースに６Ｖ程度、ドレインに６Ｖ
程度、コントロールゲートに１２Ｖ程度が印加されるの
で、メモリセルがオン状態になってもチャンネル電流を
流すことがなく、チャンネル電流による誤書き込みの危
険性が低減される。

【００４５】上記のように、第七実施例においては誤書
き込みの危険性が低減されるが、書き込み時に各部に電
圧を印加するタイミングを変えることにより、誤書き込
みの危険性を一層低減できる。図１５と図１６はそのた
めの第七実施例の電圧印加タイミングの例である。例え
ばメモリセル１ＡＡに書き込みを行う場合、図１５に示
すように、共通ソース線４Ａと非選択ビット線３Ｂ、３
Ｃ、３Ｄに書き込み電圧と誤書き込み防止電圧を印加す
るタイミングをほぼ同じにする。これにより、過渡的な
メモリセルのソースとドレインの電位の違いによる誤書
き込みを一層確実に防止できる。

【００４６】また別の方法として、共通ソース線４Ａと
非選択ビット線３Ｂ、３Ｃ、３Ｄに書き込み電圧と誤書
き込み防止電圧を印加するタイミングを異なるようにし
ても、図１６のように、書き込み電圧と誤書き込み防止
電圧を印加後に、ワード線に印加する電圧を立ち上げて
も同様に過渡的な誤書き込みを防止できる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
過剰消去されたメモリセルが存在する場合にも正常な読
出が行えるようにするために共通ソース線を選択するソ
ース選択トランジスタを設けた不揮発性半導体記憶装置
において、消去のためのダイオードが必要なくなるため
小型化及び工程の簡略化による低コスト化が可能にな
る。更にこのような不揮発性半導体記憶装置をおいて、
書き込み／消去特性の劣化がなくなる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明における各モードでの電圧印加条件を示
す図である。

【図３】本発明の第一実施例の構成を示す図である。

【図４】第一実施例の素子配列部分の平面図である。

【図５】第一実施例のデコーダ部の回路構成を示す図で
ある。

【図６】第一実施例のセンスアンプ回路の構成を示す図
である。

【図７】第一実施例の書込電源回路／消去電源回路の構
成を示す図である。

【図８】第一実施例の読出接地回路／書込接地回路の構
成を示す図である。

【図９】本発明の第二実施例における素子構造を示す図
である。

【図１０】本発明の第三実施例における素子構造を示す
図である。

【図１１】本発明の第四実施例における素子構造を示す
図である。

【図１２】本発明の第五実施例における消去時の電圧印
加条件を示す図である。

【図１３】本発明の第六実施例の構成を示す図である。

【図１４】本発明の第七実施例の構成を示す図である。

【図１５】第七実施例における書込タイミングの例を示
す図である。

【図１６】第七実施例における書込タイミングの例を示
す図である。

【図１７】不揮発性半導体記憶装置（メモリ）の構造を
示す図である。

【図１８】フラッシュメモリの読出、書込及び消去の方
法を説明する図である。

【図１９】フラッシュメモリにおける過剰消去を説明す
る図である。

【図２０】過剰消去セルの影響を低減した従来のフラッ
シュメモリの構成を示す図である。

【図２１】図２０の回路の素子配列部分の平面図であ
る。

【図２２】図２０の回路のダイオードの素子構造を示す
図である。

【符号の説明】

１ＡＡ、１ＡＢ…メモリセル ２Ａ、２Ｂ…ワード線 ３Ａ、３Ｂ…ビット線 ４Ａ、４Ｂ…共通ソース線 ５…共通ソース ６Ａ、６Ｂ…選択トランジスタ ７…ロウデコーダ ８１…コラムデコーダ

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 格子状に配置された複数の第一行線（２
   Ａ、２Ｂ、…）及び複数の第一列線（３Ａ、３Ｂ、…）
   と、 該第一行線に平行に配置された複数の第二行線（４Ａ、
   ４Ｂ、…）と、 前記第一行線と第一列線の交点に対応して配置され、制
   御電極が前記第一行線に接続され、第一電極が前記第二
   行線に接続され、第二電極が前記第一列線に接続された
   複数の不揮発性記憶素子（１ＡＡ、１ＡＢ、１ＡＣ、
   …、１ＢＡ…）とを備える不揮発性半導体記憶装置にお
   いて、 前記第一列線（３Ａ、３Ｂ、…）に平行に配置された一
   本又は複数本の第二列線（５）と、 該第二列線（５）と前記第一行線（２Ａ、２Ｂ、…）の
   交点に対応して配置され、制御電極が前記第一行線に接
   続され、第一電極が前記第二列線（５）に接続され、第
   二電極が前記第二行線に接続された複数の能動素子（６
   Ａ、６Ｂ、…）とを備え、 読出時には、選択する記憶素子が接続される第一行線に
   第三電圧（５Ｖ）を、それ以外の第一行線に第一電圧
   （０Ｖ）を、選択する記憶素子が接続される第一列線に
   第二電圧（１Ｖ）を、それ以外の第一列線に前記第一電
   圧（０Ｖ）を、前記第二列線（５）に第一電圧をそれぞ
   れ印加し、 書き込み時には、選択する記憶素子が接続される第一行
   線に第五電圧（１２Ｖ）を、それ以外の第一行線に前記
   第一電圧（０Ｖ）を、選択する記憶素子が接続される第
   一列線に前記第一電圧（０Ｖ）を、前記第二列線（５）
   に第四電圧（６Ｖ）をそれぞれ印加し、前記選択する記
   憶素子が接続される第一列線以外の第一列線を開放し、 消去時には、前記第一行線に前記能動素子（６Ａ、６
   Ｂ、…）を非動作状態にする第七電圧を、前記第一列線
   に消去電圧である第六電圧をそれぞれ印加することを特
   徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記不揮発性記憶素子（１ＡＡ、１Ａ
   Ｂ、１ＡＣ、…、１ＢＡ…）の前記第二電極には、不純
   物濃度勾配をなだらかにする耐圧向上処理が施されてい
   ることを特徴とする請求項１に記載の不揮発性半導体記
   憶装置。
3. 【請求項３】 前記不揮発性記憶素子（１ＡＡ、１Ａ
   Ｂ、１ＡＣ、…、１ＢＡ…）の前記第一電極には、不純
   物濃度勾配を急峻にするホットキャリア発生効率向上処
   理が施されていることを特徴とする請求項１に記載の不
   揮発性半導体記憶装置。
4. 【請求項４】 前記不揮発性記憶素子（１ＡＡ、１Ａ
   Ｂ、１ＡＣ、…、１ＢＡ…）の前記第二電極には、不純
   物濃度勾配をなだらかにする耐圧向上処理が施されてお
   り、前記第一電極には不純物濃度勾配を急峻にするホッ
   トキャリア発生効率向上処理が施されていることを特徴
   とする請求項１に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記不揮発性記憶素子（１ＡＡ、１Ａ
   Ｂ、１ＡＣ、…、１ＢＡ…）の前記第二電極の耐圧は、
   前記第一電極の耐圧よりも高いことを特徴とする請求項
   １に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記不揮発性記憶素子（１ＡＡ、１Ａ
   Ｂ、１ＡＣ、…、１ＢＡ…）の前記第二電極の不純物濃
   度勾配は、前記第一電極の不純物濃度勾配よりもなだら
   かであることを特徴とする請求項１に記載の不揮発性半
   導体記憶装置
7. 【請求項７】 消去時に前記第一列線に前記第六電圧を
   選択的に印加可能であり、第一列線単位で消去可能であ
   ることを特徴とする請求項１に記載の不揮発性半導体記
   憶装置。
8. 【請求項８】 消去時に複数の前記第一列線に前記第六
   電圧を印加可能であり、該第六電圧が印加される複数の
   第一列線に接続されるすべての不揮発性記憶素子が同時
   に消去可能であることを特徴とする請求項１に記載の不
   揮発性半導体記憶装置。
9. 【請求項９】 前記第七電圧は負電圧であり、前記第六
   電圧は前記第三電圧と同一であることを特徴とする請求
   項１に記載の不揮発性半導体記憶装置。
10. 【請求項１０】 書き込み時に非選択記憶素子に接続さ
    れる第一列線に、誤書き込みを防止するための第八電圧
    を印加することを特徴とする請求項１に記載の不揮発性
    半導体記憶装置。
11. 【請求項１１】 前記第二列線に前記第四電圧（６Ｖ）
    を印加するタイミングと、非選択記憶素子に接続される
    第一列線に前記第八電圧を印加するタイミングが略同時
    であることを特徴とする請求項１０に記載の不揮発性半
    導体記憶装置。
12. 【請求項１２】 前記第二列線と前記非選択記憶素子に
    接続される第一列線にそれぞれ前記第四電圧（６Ｖ）と
    前記第八電圧を印加した後に、前記第一行線に前記第五
    電圧を印加することを特徴とする請求項１０に記載の不
    揮発性半導体記憶装置。