KR19980071738A - 반도체 메모리 - Google Patents

반도체 메모리 Download PDF

Info

Publication number
KR19980071738A
KR19980071738A KR1019980006081A KR19980006081A KR19980071738A KR 19980071738 A KR19980071738 A KR 19980071738A KR 1019980006081 A KR1019980006081 A KR 1019980006081A KR 19980006081 A KR19980006081 A KR 19980006081A KR 19980071738 A KR19980071738 A KR 19980071738A
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
floating gate
gate electrode
cell
Prior art date
Application number
KR1019980006081A
Other languages
English (en)
Other versions
KR100433435B1 (ko
Inventor
요 다까노
Original Assignee
다까노 야스아끼
상요 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다까노 야스아끼, 상요 덴기 가부시끼가이샤 filed Critical 다까노 야스아끼
Publication of KR19980071738A publication Critical patent/KR19980071738A/ko
Application granted granted Critical
Publication of KR100433435B1 publication Critical patent/KR100433435B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5624—Concurrent multilevel programming and programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 메모리 셀의 기록 상태를 정확하게 제어하면서 고속의 기록을 행할 수 있고, 또한 간단한 회로 구성의 반도체 메모리를 제공할 수 있다.
플래시 EEPROM(1)의 외부로부터 지정된 2비트의 데이타(입력 데이타)는 리드·라이트 증폭부(2)로부터 데이타 버스 DB 및 칼럼 디코더(124)를 통해 선택된 하나의 비트선 BLa∼BLz로 전송된다. 임의의 하나의 메모리 셀(101)로부터 판독된 2비트의 데이타(리드 데이타)는 비트선 BLa∼BLz로부터 칼럼 디코더(124) 및 데이타 버스 DB를 통해 리드·라이트 증폭부(2)로 전송된다. 리드·라이트 증폭부(2)는 후기(後記)하도록 리드 데이타로부터 2비트의 출력 데이타를 생성한다.

Description

반도체 메모리
본 발명은 반도체 메모리에 관한 것이고, 상세하게는 불휘발성 반도체 메모리, 특히 플래시 EEPROM(Electrically Erasable and Programmable Read Only Memory)에 관한 것이다.
최근, 강유전체 메모리, EPROM(Erasable and Programmable Read Only Memory), EEPROM 등의 불휘발성 반도체 메모리가 주목받고 있다. EPROM이나 EEPROM에서는 부유 게이트에 전하를 축적하고, 전하의 유무에 따른 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써, 데이타의 기억을 행하도록 되어 있다. 또한, EEPROM에는 플래시 EEPROM이 있다. 플래시 EEPROM은 메모리 칩 전체에서 데이타의 소거를 행하던지, 또는 메모리 셀 어레이를 임의의 블럭으로 나눠 그 각 블럭 단위로 데이타의 소거를 행한다
플래시 EEPROM에는 (1) 기억된 데이타의 불휘발성, (2) 저소비 전력, (3) 전기적 재기록 (온보드 재기록) 가능, (4) 저비용이라는 장점이 있기 때문에, 휴대 전화나 휴대 정보 단말 등에서의 프로그램이나 데이타의 저장용 메모리로서, 그 이용 범위가 점점 더 확대되고 있다.
플래시 EEPROM을 구성하는 메모리 셀에는 스플릿 게이트형이나 스택트 게이트형 등이 있다.
스플릿 게이트형 메모리 셀을 이용하는 플래시 EEPROM은 USP5029130 (G11C 11/40)에 개시되어 있다.
도 18에, 동일 공보에 기재되어 있는 스플릿 게이트형 메모리 셀(101)의 단면구조를 도시한다.
P형 단결정 실리콘 기판(102) 상에 N형의 소스 영역 S 및 드레인 영역 D가 형성되어 있다. 소스 영역 S와 드레인 영역 D에 끼워진 채널 영역 CH 상에, 실리콘 산화막(103)을 통해 부유 게이트 전극 FG가 형성되어 있다. 부유 게이트 전극 FG 상에 실리콘 산화막(104)을 통해 제어 게이트 전극 CG가 형성되어 있다. 제어 게이트 전극 CG의 일부는 실리콘 산화막(103)을 통해 채널 영역 CH 상에 배치되고, 선택 게이트(105)를 구성하고 있다.
도 15에, 동일 공보에 기재되어 있는 스플릿 게이트형 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 전체 구성을 도시한다.
메모리 셀 어레이(122)는 복수의 메모리 셀(101)이 매트릭스형으로 배치되어 구성되어 있다. 행(로우) 방향으로 배열된 각 메모리 셀(101)의 제어 게이트 전극 CG는 공통의 워드선 WLa∼WLz에 접속되어 있다. 열(칼럼) 방향으로 배열된 각 메모리 셀(101)의 드레인 영역 D는 공통의 비트선 BLa∼BLz에 접속되어 있다. 모든 메모리 셀(101)의 소스 영역 S는 공통 소스선 SL에 접속되고, 그 공통 소스선 SL은 접지되어 있다.
각 워드선 WLa∼WLz는 로우 디코더(123)에 접속되고, 각 비트선 BLa∼BLz는 칼럼 디코더(124)에 접속되어 있다.
플래시 EEPROM(121)의 외부로부터 지정된 행 어드레스 및 열 어드레스는 어드레스 패드(125)로 입력된다. 그 행 어드레스 및 칼럼 어드레스는 어드레스 패드(125)로부터 어드레스 버퍼(126)를 통해 어드레스 래치(127)로 전송된다. 어드레스 래치(127)에서 래치된 각 어드레스 중, 행 어드레스는 로우 디코더(123)로 전송되고, 열 어드레스는 칼럼 디코더(124)로 전송된다.
로우 디코더(123)는 어드레스 래치(127)에서 래치된 행 어드레스에 대응한 하나의 워드선 WLa∼WLz를 선택하고, 각 워드선 WLa∼WLz의 전압을 후기(後記)하는 각 동작 모드에 대응하여 제어한다. 즉, 각 워드선 WLa∼WLz의 전압을 제어함으로써, 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압이 제어된다.
칼럼 디코더(124)는 어드레스 래치(127)에서 래치된 열 어드레스에 대응한 하나의 비트선 BLa∼BLz를 선택하고, 각 비트선 BLa∼BLz의 전압을 후기하는 각 동작모드에 대응하여 제어한다. 즉, 각 비트선 BLa∼BLz의 전압을 제어함으로써, 각 메모리 셀(101)의 드레인 영역(204)의 전압이 제어된다.
플래시 EEPROM(121)의 외부로부터 지정된 데이타는 데이타 패드(128)로 입력된다. 그 데이타는 데이타 패드(128)로부터 입력 버퍼(129)를 통해 칼럼 디코더(124)로 전송된다. 칼럼 디코더(124)는 상기한 바와 같이 선택된 비트선 BLa∼BLz의 전압을 그 데이타에 대응하여 후기하도록 제어한다.
임의의 메모리 셀(101)로부터 판독된 데이타는 비트선 BLa∼BLz로부터 칼럼 디코더(124)를 통해 센스 증폭기(130)로 전송된다. 센스 증폭기(130)는 전류 센스 증폭기이다. 칼럼 디코더(124)는 선택한 하나의 비트선 BLa∼BLz와 센스 증폭기(130)를 접속한다. 센스 증폭기(130)에서 판별된 데이타는 출력 버퍼(131)로부터 데이타 패드(128)를 통해 외부로 출력된다.
또한, 상기한 각 회로(123∼131)의 동작은 제어 코어 회로(132)에 의해 제어된다.
다음에, 플래시 EEPROM(121)의 각 동작 모드(소거 동작, 기록 동작, 판독 동작)에 대해, 도 16을 참조하여 설명한다. 또한, 모든 동작 모드에서도 공통 소스선 SL의 전압은 접지 레벨(=0V)로 유지된다. 그 때문에, 모든 동작 모드에서도 모든 메모리 셀(101)의 소스 영역 S의 전압은 0V가 된다. 또한, 기판(102)의 전압도 접지 레벨로 유지된다.
(a) 소거 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 그 워드선 WLm에 접속된 모든 메모리 셀(101)에 기억된 데이타가 소거되는 경우에 대해 설명한다.
모든 비트선 BLa∼BLz의 전압은 0V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프된다.
워드선 WLm의 전압은 15V가 되고, 그 이외의 워드선(비선택 워드선) WLa∼WL1, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 15V가 되고, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 0V로 클램프된다.
부유 게이트 전극 FG와 드레인 영역 D 사이의 정전 용량과, 제어 게이트 전극 CG와 부유 게이트 전극 FG 사이의 정전 용량을 비교하면, 전자가 압도적으로 크다. 즉, 부유 게이트 전극 FG는 드레인 영역 D와 강하게 커플링하고 있다. 그 때문에, 제어 게이트 전극 CG가 15V, 드레인 영역 D가 0V로 되어도, 부유 게이트 전극 FG의 전압은 그다지 변화하지 않고, 제어 게이트 전극 CG와 부유 게이트 전극 FG의 전압차가 커져 각 전극 CG, FG 사이에 고전계가 생긴다.
그 결과, 파울러-노드 하임·터널 전류(Fowler­Nordheim Tunnel Current, 이하, FN 터널 전류라고 함)가 흐르고, 부유 게이트 전극 FG 중의 전자가 제어 게이트 전극 CG측으로 방출되어, 메모리·셀(101)에 기억된 데이타의 소거가 행해진다.
상기 소거 동작은 선택된 워드선 WLm에 접속되어 있는 모든 메모리 셀(101)에 대해 행해진다.
또한, 복수의 워드선 WLa∼WLz를 동시에 선택함으로써, 그 각 워드선에 접속되어 있는 모든 메모리 셀(101)에 대해 소거 동작을 행할 수 있다. 이와 같이, 메모리 셀 어레이(122)를 복수 세트의 워드선 WLa∼WLz 마다 임의의 블럭으로 나눠 그 각 블럭 단위로 데이타의 소거를 행하는 소거 동작을 블럭 소거라 한다.
(b) 기록 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 칼럼 디코더(124)에 의해 비트선 BLm이 선택되며, 그 워드선 WLm과 비트선 BLm과의 교점에 접속된 메모리 셀(101)이 선택되고, 그 메모리 셀(101)에 데이타를 기록하는 경우에 대해 설명한다.
워드선 WLm의 전압은 lV로 되고, 그 외의 워드선(비선택 워드선) WLa∼WLl, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 1V로 되고, 비선택 워드선WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 0V로 클램프된다.
비트선 BLm의 전압은 12V로 되고, 그 이외의 비트선(비선택 비트선) BLa∼BLl, BLn∼BLz의 전압은 0V로 클램프된다. 그 때문에, 비트선 BLm에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 12V로 되고, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프된다.
메모리 셀(101)에서, 부유 게이트 전극 FG와, 소스 영역 S 및 드레인 영역 D에 의해 구성되는 트랜지스터의 임계치 전압 Vth는 0.5V이다. 따라서, 선택된 메모리 셀(101)에서는 소스 영역 S 내의 전자가 반전 상태의 채널 영역 CH 내로 이동된다. 한편, 드레인 영역 D의 전압은 12V이기 때문에, 드레인 영역 D와 부유 게이트 전극 FG 사이의 정전 용량을 통한 커플링에 의해 부유 게이트 전극 FG의 전압이 상승되어 12V에 가까워진다. 그 때문에, 제어 게이트 전극 CG와 부유 게이트 전극 FG 사이에는 고전계가 생긴다. 따라서, 채널 영역 CH 내의 전자는 가속되어 열 전자로 되고, 부유 게이트 전극 FG로 주입된다. 그 결과, 선택된 메모리 셀(101)의 부유 게이트 전극 FG에 전하가 축적되고, 1비트의 데이타가 기록되어 기억된다.
상기 기록 동작은 소거 동작과 달리, 선택된 메모리 셀(101)마다 행할 수 있다.
(c) 판독 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 칼럼 디코더(124)에 의해 비트선 BLm이 선택되며, 그 워드선 WLm과 비트선 BLm과의 교점에 접속된 메모리 셀(101)이 선택되고, 그 메모리 셀(101)로부터 데이타가 판독되는 경우에 대해 설명한다.
워드선 WLm의 전압은 4V가 되고, 그 이외의 워드선(비선택 워드선) WLa∼WLl, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 4V로 되고, 비선택 워드선WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 0V로 클램프된다.
비트선 BLm의 전압은 3V로 되고, 그 이외의 비트선(비선택 비트선) BLa∼BLl, BLn∼BLz의 전압은 0V로 클램프된다. 그 때문에, 비트선 BLm에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 3V로 되고, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프된다.
상기한 바와 같이, 소거 상태의 메모리 셀(101)의 부유 게이트 전극 FG에는 마이너스 전하가 축적되어 있지 않기 때문에, 부유 게이트 전극 FG는 플러스로 대전되어 있다. 그에 반해, 기록 상태의 메모리 셀(101)의 부유 게이트 전극 FG에는 마이너스 전하가 축적되기 때문에, 부유 게이트 전극 FG는 마이너스로 대전되어 있다. 따라서, 소거 상태의 메모리 셀(101)의 부유 게이트 전극 FG 직하(直下)의 채널 영역CH는 온 상태로 되어 있고, 기록 상태의 메모리 셀(101)의 부유 게이트 전극 FG 직하의 채널 영역 CH는 오프 상태로 되어 있다. 그 때문에, 제어 게이트 전극 CG에 4V가 인가될 때에, 드레인 영역 D로부터 소스 영역 S를 향해 흐르는 셀 전류는 소거 상태의 메모리 셀(101) 쪽이 기록 상태의 메모리 셀(101)보다도 커진다.
상기 소거 상태와 기록 상태의 각 메모리 셀(101) 사이의 셀 전류의 대소를 센스 증폭기(130)로 판별함으로써, 선택된 메모리 셀(101)에 기억된 데이타의 값을 판독할 수 있다. 예를 들면, 소거 상태의 메모리 셀(101)의 데이타의 값을 「1」, 기록 상태의 메모리 셀(101)의 데이타의 값을 「0」으로서 판독을 행한다. 즉, 각 메모리 셀(101)에, 소거 상태의 데이타 값「1」과, 기록 상태의 데이타 값「0」의 2치(=1비트)를 기억시켜 그 데이타 값을 판독할 수 있다.
상기 판독 동작은 소거 동작과 달리, 선택된 메모리 셀(101)마다 행할 수 있다. 즉, 스플릿 게이트형 메모리 셀(101)에서 소스 영역 S를 드레인이라고 부르고, 드레인 영역 D를 소스라고 부르는 플래시 EEPROM은 WO92/18980 (G11C 13/00)에 개시되어 있다. 도 17에, 그 경우의 각 동작 모드에서의 각 부의 전압을 도시한다.
그런데, 최근 플래시 EEPROM의 집적도를 향상시키기 위해, 메모리 셀에 소거 상태와 기록 상태의 2치(=1비트)를 기억시킬 뿐만 아니라 3치 이상을 기억시키는 것[다치(多値) 기억 동작]이 요구되고 있다.
도 18에, 판독 동작에서의 스플릿 게이트형 메모리 셀(101)의 부유 게이트 전극 FG의 전압(부유 게이트 전압) Vfg와 셀 전류 Icell과의 특성을 나타낸다. 또한, 부유 게이트 전압 Vfg는 소스 영역 S에 대한 부유 게이트 전극 FG의 전압이다.
판독 동작에서, 제어 게이트 전극 CG에는 정전압(=4V)이 인가되기 때문에, 제어 게이트 전극CG 직하의 채널 영역 CH는 정저항으로서 기능한다. 따라서, 메모리 셀(101)은 부유 게이트 전극 FG와 소스 영역 S 및 드레인 영역 D로 구성되는 트랜지스터와, 제어 게이트 전극 CG 직하의 채널 영역 CH로 이루어지는 정저항을 직렬 접속한 것으로 간주할 수 있다.
따라서, 부유 게이트 전압 Vfg가 일정치(=3.5V) 미만의 영역에서는 트랜지스터의 특성이 지배적이 된다. 그 때문에, 메모리 셀(101)에서 상기 트랜지스터의 임계치 전압 Vth(=0.5V)보다도 부유 게이트 전압 Vfg가 작은 영역에서는 셀 전류 Icell은 0㎂로 된다. 그리고, 부유 게이트 전압 Vfg가 임계치 전압 Vth를 넘으면, 셀 전류 Icell은 우측으로 상승하는 특성을 나타낸다. 또한, 부유 게이트 전압 Vfg가 3.5V를 넘는 영역에서는 게이트 전극 CG 직하의 채널 영역 CH로 이루어지는 정저항의 특성이 지배적이고, 셀 전류 Icell은 포화한다.
그런데, 부유 게이트 전압 Vfg는 기록 동작에서 부유 게이트 전극 FG에 축적된 전하에 의해 생기는 전압 Vfgw와, 드레인 영역 D로부터의 커플링에 의해 생기는 전압 Vfgc와의 합이다(Vfg=Vfgw+Vfgc). 판독 동작에서, 전압 Vfgc는 일정하기 때문에, 셀 전류 Icell은 전압 Vfgw에 의해 일률적으로 결정된다. 또한, 기록 동작에서 부유 게이트 전극 FG에 축적되는 전하량은 기록 동작의 동작 시간을 조정함으로써 제어될 수 있다. 따라서, 기록 동작에서 그 동작 시간을 조정하여 부유 게이트 전극 FG에 축적되는 전하량을 제어함으로써 전압 Vfgw를 제어하면, 부유 게이트 전압 Vfg를 제어할 수 있다. 그 결과, 판독 동작에서의 셀 전류Icell을 임의로 설정할 수 있다.
그래서, 도 18에 도시된 바와 같이 셀 전류 Icell이 20㎂ 미만의 영역을 데이타 값「00」, 20㎂이상 50㎂ 미만의 영역을 데이타 값「01」, 50㎂이상 80㎂미만의 영역을 데이타 값「10」, 80㎂ 이상의 영역을 데이타 값「11」에 각각 대응시킨다. 그리고, 기록 동작에서 부유 게이트 전압 Vfg가 상기 각 셀 전류 Icell(=20, 50, 80㎂)에 대응한 값이 되도록, 기록 동작의 동작 시간을 조정한다.
즉, 소거 상태의 메모리 셀(101)의 부유 게이트 전극에는 전하가 축적되지 않기 때문에, 데이타 값 「11」을 기억하는 것과 동일한 상태로 되어 있다. 이 때, 부유 게이트 전압 Vfg는 전압 Vc(=1.75V) 이상으로 되어 있다.
그리고, 기록 동작이 행해지고, 부유 게이트 전극 FG에 전하가 축적됨에 따라 부유 게이트 전압 Vfg는 저하해간다. 그 때문에, 부유 게이트 전압 Vfg가 전압 Vb(=1.25V)이상 Vc(=1.75V) 미만이 된 시점에서 기록 동작을 정지시키면, 메모리 셀(101)에 데이타 값「10」의 입력 데이타가 기록되게 된다. 또한, 부유 게이트 전압Vfg가 전압 Va(=0.75V) 이상 Vb 미만이 된 시점에서 기록 동작을 정지시키면, 메모리 셀(101)에 데이타 값 「01」의 입력 데이타가 기록되게 된다. 또한, 부유 게이트 전압 Vfg가 전압 Va 미만이 된 시점에서 기록 동작을 정지시키면, 메모리 셀(101)에 데이타 값 「00」의 입력 데이타가 기록되게 된다.
또한, 각 전압 Va, Vb, Vc는 판독 동작에서의 메모리 셀(101)의 부유 게이트 전압 Vfg와 셀 전류 Icell의 특성에 따라 적절한 값으로 설정해 놓는다
이와 같이 함으로써, 각 전압 Va, Vb, Vc를 메모리 셀(101)의 임계치 전압으로서, 하나의 메모리 셀(101)에 4치(=2비트)의 데이타를 기억시킬 수 있다.
그런데, 플래시 EEPROM(121)에 상기한 바와 같은 다치 기억 동작을 행하게 하기 위해서는 기록 동작 시에 메모리 셀(101)의 부유 게이트 전압 Vfg를 정밀하게 제어함으로써 기록 상태를 정확하게 제어하는 것이 필요 불가결하다. 즉, 기록 후의 메모리 셀(101)의 부유 게이트 전압 Vfg를 정밀도 좋게 소망의 값으로 설정하는 것이 중요하다.
그 방법으로서, 현재 일반적으로 이용되는 것이 검증 기록 방식이다. 예를 들면, 다치 기억 동작에서의 검증 기록 방식에 대해서는, 특개평4-57294호 공보(G11C 16/04, HO1L 27/115, HO1L 29/788, HO1L 29/792)에 개시되어 있다.
검증 기록 방식으로는 메모리 셀(101)에 대해 우선 일정 시간(수백 nsec∼수 μsec)만 기록 동작을 행하고, 다음에 검증을 위한 판독 동작(검증 판독 동작)을 행한다. 계속해서, 기록 동작에서 기록해야 하는 데이타 값과, 판독 동작에서 판독된 데이타 값(즉, 기록 동작에서 실제로 기록된 데이타 값)을 비교한다(비교 동작). 여기서, 기록해야 하는 데이타 값과 판독된 데이타 값이 일치하지 않으면, 다시 일정 시간만 기록 동작을 행한다. 이와 같이, 기록해야 하는 데이타 값과 판독된 데이타 값이 일치할 때까지, 기록 동작→검증 판독 동작→비교 동작을 1사이클로서, 이 사이클을 반복적으로 행한다.
검증 기록 방식에는 아래와 같은 문제점이 있다.
(1) 메모리 셀(101)에 대한 데이타의 기록에 직접 기여하지 않는 동작(검증 판독 동작 및 비교 동작)이 필요하다. 따라서, 기록 동작으로부터 검증 판독 동작으로 이행할 때에, 상기한 기록 동작에서의 각 부의 전압 조건(기록 바이어스 조건)으로부터 상기한 판독 동작에서의 각 부의 전압 조건(판독 바이어스 조건)으로 전환하기 위한 기간(수 μsec)이 필요해진다. 또한, 검증 판독 동작을 행하기 위한 기간이나, 비교 동작을 행하기 위한 기간도 필요해진다. 즉, 검증 판독 동작 및 비교 동작을 행하기 위한 기간은 합쳐서 약 100∼300nsec이다.
(2) 부유 게이트 전압 Vfg를 보다 정밀하게 제어하기 위해서는, 1회의 기록 조작에서의 부유 게이트 전압 Vfg의 변화량을 작게 억제할 필요가 있기 때문에, 1회의 기록 동작을 행하는 시간을 짧게 해야 한다. 그 결과, 상기 사이클(기록 동작→검증 판독 동작→비교 동작)의 반복 횟수가 증가하고, 기록 동작 전체에 필요한 시간(총 기록 시간)이 증대한다.
(3) 상기 사이클의 각 동작을 전환하기 위한 타이밍 제어는 정밀하고 복잡하기 때문에, 제어 코어 회로(132)에 큰 부담이 된다.
(4) 상기 (1)∼(3)에 의해, 검증 기록 방식은 메모리 셀(101)의 부유 게이트 전압 Vfg를 정밀하게 제어하면서, 고속 기록을 행하는 데는 불리한 방식이라 할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 이루어지는 것으로, 그 목적은 메모리 셀의 기록 상태를 정확하게 제어하면서 고속 기록을 행할 수 있고, 또한 간단한 회로 구성의 반도체 메모리를 제공하는 데에 있다.
청구항1에 기재된 발명은 메모리 셀에 흐르는 셀 전류에 기초하여, 메모리 셀이 소망의 소거 상태에 도달한 것을 판정하고, 소거 동작을 제어하는 것을 그 요지로 한다.
청구항2에 기재된 발명은 먼저, 메모리 셀의 부유 게이트 전극을 고전압으로 제어하여 부유 게이트 전극에 대량의 전하를 축적하고, 다음에 부유 게이트 전극으로부터 전하를 조금씩 방출시키며, 그 때 메모리 셀에 흐르는 셀 전류에 기초하여 부유 게이트 전극의 전압을 정밀하게 제어함으로써, 메모리 셀을 소망의 기록 상태로 제어하여 메모리 셀에 소망의 데이타 값을 기억시키는 것을 그 요지로 한다.
청구항3에 기재된 발명은 먼저, 메모리 셀의 부유 게이트 전극을 소망의 전압의 근방으로 제어하여 부유 게이트 전극에 소망의 전하량 근방의 전하를 축적하고, 다음에 부유 게이트 전극으로부터 전하를 조금씩 방출시키고, 그 때에 메모리 셀에 흐르는 셀 전류에 기초하여 부유 게이트 전극의 전압을 정밀하게 제어함으로써 메모리 셀을 소망의 기록 상태로 제어하여, 메모리 셀에 소망의 데이타 값을 기억시키는 것을 그 요지로 한다.
청구항4에 기재된 발명은 청구항1∼3중 어느 1항에 기재된 반도체 메모리에 있어서, 상기한 부유 게이트 전극으로부터 전하를 조금씩 방출할 때에 메모리 셀에 흐르는 셀 전류를 검출하는 수단과, 메모리 셀에 기억된 데이타를 판독할 때에 메모리 셀에 흐르는 셀 전류를 검출하는 수단을 공유화하는 것을 그 요지로 한다.
청구항5에 기재된 발명은 청구항1∼4중 어느 1항에 기재된 반도체 메모리에서 스플릿 게이트형의 메모리 셀을 이용하고, 소스 영역 및 드레인 영역의 전압은 판독 동작시와 동일하게 설정하며, 제어 게이트 전극의 전압만을 판독 동작시보다도 높게 설정함으로써, 부유 게이트 전극으로부터 전하를 조금씩 방출시키는 동작과, 메모리 셀에 흐르는 셀 전류를 검출하는 동작을 동시에 행하는 것을 그 요지로 한다.
청구항6에 기재된 발명은 청구항1∼5중 어느 1항에 기재된 반도체 메모리에 있어서, 부유 게이트 전극의 전압을 제어하여 메모리 셀에 흐르는 셀 전류가 복수의 설정치사이의 어떤 범위 내에 있는지를 검출하고, 그 설정치의 각 범위를 복수개의 기록 상태에 대응시킴으로써, 메모리 셀에 대해 복수개의 기록 상태를 설정하여 다치의 데이타를 기억시키는 것을 그 요지로 한다.
청구항7에 기재된 발명은 청구항1∼6중 어느 1항에 기재된 반도체 메모리에 있어서, 상기 메모리 셀이 복수개 배열되어 구성된 메모리 셀 어레이는 가상 접지 방식을 취하는 것을 그 요지로 한다.
도 1은 제1 실시 형태의 블럭 회로도.
도 2는 제1 실시 형태의 주요부 회로도.
도 3은 제1 실시 형태의 설명도.
도 4는 제1 및 제2 실시 형태의 특성도.
도 5는 제1 및 제2 실시 형태의 설명도.
도 6은 제1 및 제2 실시 형태의 특성도.
도 7은 제1 및 제2 실시 형태의 설명도.
도 8은 제1 및 제2 실시 형태의 특성도.
도 9는 제1 및 제2 실시 형태의 특성도.
도 10은 제2 실시 형태의 블럭 회로도.
도 11은 제2 실시 형태의 메모리 셀 어레이의 단면도.
도 12는 제2 실시 형태의 주요부 회로도.
도 13은 제2 실시 형태의 설명도.
도 14는 제1 실시 형태 및 종래의 형태의 메모리 셀의 단면도.
도 15는 종래의 형태의 블럭 회로도.
도 16은 종래의 형태의 설명도.
도 17은 종래의 형태의 설명도.
도 18은 종래의 형태의 특성도.
도면의 주요 부분에 대한 부호의 설명
S : 소스 영역
D : 드레인 영역
CG : 제어 게이트 전극
FG : 부유 게이트 전극
SD : 소스·드레인 영역
2 : 리드·라이트 증폭부
9 : 제어 코어 회로
101, 51 : 메모리 셀
(제1 실시 형태)
이하, 본 발명을 스플릿 게이트형 메모리 셀을 이용하는 플래시 EEPROM에 구체화한 제1 실시 형태를 도면을 따라 설명한다. 또한, 본 실시 형태에서 도 14∼도 18에 도시된 종래의 형태와 동일한 구성 부재에 대해서는 부호를 동일하게 함으로써 그 상세한 설명을 생략한다.
도 1에, 본 실시 형태의 스플릿 게이트형 메모리 셀(101)을 이용한 플래시 EEPROM(1)의 전체 구성을 도시한다. 본 실시 형태에서는, 하나의 메모리 셀(101)에 4치(=2비트) 데이타를 기억시킬 수 있다.
도 1에 도시된 플래시 EEPROM(1)에서, 도 15에 도시된 종래의 플래시 EEPROM(121)과 다른 것은 아래와 같다.
(1) 입력 버퍼(129), 센스 증폭기(130), 출력 버퍼(131)대신에, 리드·라이트 증폭부(2)가 설치되어 있다. 리드·라이트 증폭부(2)는 데이타 버스 DB를 통해 칼럼 디코더(124)에 접속되어 있다.
(2) 리드·라이트 증폭부(2)에는 2개의 데이타 패드(3a, 3b)가 접속되어 있다.
플래시 EEPROM(1)의 외부로부터 지정된 2비트의 데이타(입력 데이타)에서의 상위 비트는 데이타 패드(3a)에 입력되고, 하위 비트는 데이타 패드(3b)에 입력된다. 그 2비트의 입력 데이타는 리드·라이트 증폭부(2)로부터 데이타 버스 DB 및 ]칼럼 디코더(124)를 통해 선택된 하나의 비트선 BLa∼BLz로 전송된다.
임의의 하나의 메모리 셀(101)로부터 판독된 2비트의 데이타(리드 데이타)는 비트선 BLa∼BLz로부터 칼럼 디코더(124) 및 데이타 버스 DB를 통해 리드·라이트 증폭부(2)로 전송된다. 리드·라이트 증폭부(2)는 후기하도록 리드 데이타로부터 2비트의 출력 데이타를 생성시킨다. 그 2비트의 출력 데이타에서의 상위 비트는 데이타 패드(3a)로부터 출력되고, 하위 비트는 데이타 패드(3b)로부터 출력된다.
(3) 칼럼 디코더(124)는 어드레스 래치(127)에서 래치된 열 어드레스에 대응한 하나의 비트선 BLa∼BLz를 선택하고, 그 비트선 BLa∼BLz와 데이타 버스 DB를 접속시킨다.
(4) 기준 전압 생성부(4)는 기준 셀부(6)에 후기하는 정전압(=Va, Vb, Vc, Va', Vb', Vc')을 공급한다.
(5) 공통 소스선 SL은 공통 소스선 전압 생성부(5)에 접속되어 있다. 공통 소스선 전압 생성부(5)는 공통 소스선 SL의 전압을 도 3에 도시된 각 동작 모드에 대응시켜 제어함과 동시에, 기준 셀부(6)로 정전압(=3V)을 공급한다
(6) 워드선 전압 생성부(7)는 로우 디코더(123)를 통해 접속된 워드선 WLa∼WLz의 전압을 도 3에 도시된 각 동작 모드에 대응하여 제어함과 동시에, 기준 셀부(6)로 2종류의 정전압(=4V, 10V)을 공급한다.
(7) 기준 셀부(6)는 각 기준 데이타 버스 RDBa∼RDBc를 통해 기준 셀 전류 센스 증폭기(8)에 접속되어 있다.
(8) 기준 셀 전류 센스 증폭기(8)의 출력은 리드·라이트 증폭부(2)로 보내어진다.
(9) 제어 코어 회로(9)는 상기한 각 회로(2∼8, 123∼127)의 동작을 제어한다.
도 2에 플래시 EEPROM(1)의 주요부 구성을 도시한다.
기준 셀부(6)는 3개의 기준 셀 블럭 6a∼6c로 구성되어 있다.
각 기준 셀 블럭 6a∼6c는 각각 판독용 기준 셀(31), 소거·판독용 기준 셀(32), 기준 셀렉터(33)로 구성되어 있다.
각 기준 셀(31, 32)은 각 메모리 셀(101)과 동일한 공정에 의해 동일 치수 형상으로 메모리 셀 어레이(122) 근방에 형성되어 있다.
각 기준 셀(31, 32)의 소스 영역 S는 공통 소스선 전압 생성부(5)에 접속되어 정전압(=3V)이 인가되어 있다. 각 판독용 기준 셀(31)의 제어 게이트 전극 CG는 워드선 전압 생성부(7)에 접속되고, 정전압(=4V)이 인가되어 있다. 각 소거·판독용 기준 셀(32)의 제어 게이트 전극 CG는 워드선 전압 생성부(7)에 접속되어 정전압(=10V)이 인가되어 있다.
각 기준 셀(31, 32)의 부유 게이트 전극 FG는 기준 전압 생성부(4)에 접속되어 각 정전압이 인가되어 있다. 즉, 기준 셀 블럭(6a)에서 판독용 기준 셀(31)의 부유 게이트 전극 FG에는 전압 Va(=0.75V)가 인가되고, 소거·판독용 기준 셀(32)의 부유 게이트 전극 FG에는 전압 Va'(=0.6V)이 인가되어 있다. 기준 셀 블럭(6b)에서, 판독용 기준 셀(31)의 부유 게이트 전극 FG에는 전압 Vb(=1.25V)가 인가되고, 소거·판독용 기준 셀(32)의 부유 게이트 전극 FG에는 전압 Vb'(=1V)이 인가되어 있다. 기준 셀 블럭(6c)에서, 판독용 기준 셀(31)의 부유 게이트 전극 FG에는 전압 Vc(=1.75V)가 인가되고, 소거·판독용 기준 셀(32)의 부유 게이트 전극 FG에는 전압 Vc'(=1.5V)이 인가되어 있다.
또한, 전압 Vb'은 각 전압 Va, Vb의 중간치로 설정되고, 전압 Vc'은 각 전압Vb, Vc의 중간치로 설정되어 있다. 또한, 전압 Va'은 상기 트랜지스터 [메모리 셀(101)에서 부유 게이트 전극 FG와 소스 영역 S 및 드레인 영역 D에 의해 구성되는 트랜지스터]의 임계치 전압 Vth(=0.5V)에 약간의 전압(=0.1V) 만큼을 더한 값으로 설정되어 있다.
기준 셀 블럭(6a)의 기준 셀렉터(33)는 판독 동작 시에는 판독용 기준 셀(31)을 선택하고, 소거·판독 동작시에는 소거·판독용 기준 셀(32)을 선택하며, 그 선택한 기준 셀(31, 32)의 드레인 영역 D를 기준 데이타 버스 RDBa에 접속시킨다. 기준 셀 블럭(6b)의 기준 셀렉터(33)는 기준 셀 블럭(6a)과 동일하게 선택한 각 기준 셀(31, 32) 중 어느 한 쪽의 드레인 영역 D를 기준 데이타 버스 RDBb에 접속시킨다. 기준 셀 블럭(6c)의 기준 셀렉터(33)는 기준 셀 블럭(6a)과 동일하게 선택한 각 기준 셀(31, 32) 중 어느 한 쪽 드레인 영역 D를 기준 데이타 버스 RDBc에 접속시킨다.
기준 셀 전류 센스 증폭기(8)는 3개의 기준 셀 전류 센스 증폭기(8a∼8c)로 구성되어 있다.
기준 셀 전류 센스 증폭기(8a)는 판독 동작 및 소거·판독 동작에서, 기준 셀 블럭(6a)에 대해 도 3에 도시된 바와 같이 기준 데이타 버스 RDBa를 통해 각 기준 셀(31, 32)의 드레인 영역 D의 전압을 제어함과 동시에, 기준 데이타 버스 RDBa를 통해 전송되어온 각 기준 셀(31, 32)의 셀 전류를 전압으로 변환시켜 출력한다. 기준 셀 전류 센스 증폭기(8b)는 기준 셀 블럭(6b)에 대해 기준 셀 전류 센스 증폭기(8a)와 동일한 동작을 행한다. 기준 셀 전류 센스 증폭기(8c)는 기준 셀 블럭(6c)에 대해 기준 셀 전류 센스 증폭기(8a)와 동일한 동작을 행한다.
각 기준 셀 전류 센스 증폭기(8a∼8c)의 출력 전압은 리드·라이트 증폭부(2)로 보내진다.
리드·라이트 증폭부(2)는 입력 데이타 래치 회로(21), 기록 전압 생성부(22), 메모리 셀 전류 센스 증폭기(23), 비교 증폭기(24a∼24c), 출력 데이타 디코드 회로(25), 비교기(26)로 구성되어 있다.
입력 데이타 래치 회로(21)는 각 데이타 패드(3a, 3b)로부터 전송되어 오는 입력 데이타를 래치한다.
기록 전압 생성부(22)는 도 5에 도시된 바와 같이 기록 동작에서 입력 데이타 래치 회로(21)에서 래치된 입력 데이타에 대응한 기록 전압 Vpp를 생성하고, 그 기록 전압 Vpp를 데이타 버스 DB로 공급한다.
메모리 셀 전류 센스 증폭기(23)는 판독 동작 및 소거·판독 동작에서 도 3에 도시된 바와 같이 데이타 버스 DB를 통해 선택된 메모리 셀(101)의 드레인 영역 D의 전압을 제어함과 동시에, 데이타 버스 DB를 통해 전송되어온 메모리 셀(101)의 셀 전류를 전압으로 변환시켜 출력한다.
각 비교 증폭기(24a∼24c)는 각각 메모리 셀 전류 센스 증폭기(23)의 출력 전압과 각 기준 셀 전류 센스 증폭기(8a∼8c)의 출력 전압을 비교한다.
출력 데이타 디코드 회로(25)는 도 7에 도시된 바와 같이 각 비교 증폭기(24a∼24c)의 비교 결과에 기초하여 출력 데이타를 생성하고, 그 출력 데이타를 각 데이타 패드(3a, 3b)로 전송한다.
비교기(26)는 입력 데이타 래치 회로(21)에서 래치된 입력 데이타와, 출력 데이타 디코드 회로(25)가 생성된 출력 데이타를 비교하고, 그 비교 결과에 기초하여 소거·판독 동작 정지 신호 SS를 생성한다.
다음에, 플래시 EEPROM(1)의 각 동작 모드(소거 동작, 판독 동작, 기록 동작, 소거·판독 동작)에 대해 도 3∼도 9를 참조하여 설명한다. 또한, 모든 동작 모드에서도 기판(102)의 전압은 접지 레벨로 유지된다.
(a) 소거 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 그 워드선 WLm에 접속된 모든 메모리 셀(101)에 기억된 데이타가 소거되는 경우에 대해 설명한다.
모든 비트선 BLa∼BLz의 전압은 0V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프된다.
워드선 WLm의 전압은 15V로 되고, 그 이외의 워드선(비선택 워드선) WLa∼WLl, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 15V로 되고, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극CG의 전압은 0V로 클램프된다.
공통 소스선 SL의 전압은 0V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 소스 영역 S의 전압은 0V로 클램프된다.
그 결과, 본 실시 형태의 플래시 EEPROM(1)에서도, 종래의 플래시 EEPROM(121)의 소거 동작과 동일한 작용에 따라 선택된 워드선 WLm에 접속되어 있는 모든 메모리 셀(101)에 기억된 데이타의 소거가 행해진다.
(b) 판독 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 칼럼 디코더(124)에 의해 비트선 BLm이 선택되며, 그 워드선 WLm과 비트선 BLm과의 교점에 접속된 메모리 셀(101)이 선택되고, 그 메모리 셀(101)로부터 데이타가 판독되는 경우에 대해 설명한다.
워드선 WLm의 전압은 4V로 되고, 그 이외의 워드선(비선택 워드선) WLa∼WL1, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 4V로 되고, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 0V로 클램프된다.
비트선 BLm의 전압은 0V로 되고, 그 이외의 비트선(비선택 비트선) BLa∼BLl, BLn∼BLz의 전압은 3V로 된다. 그 때문에, 비트선 BLm에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프되고, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 3V로 된다.
공통 소스선 SL의 전압은 3V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 소스 영역 S의 전압은 3V로 된다.
이와 같이, 본 실시 형태의 플래시 EEPROM(1)에서는 선택된 메모리 셀(101)의 소스 영역 S와 드레인 영역 D의 전압 조건이, 종래의 플래시 EEPROM(121)과는 반대로 되어 있다. 그러나, 종래의 기술에서 설명된 바와 같이 판독 동작시의 셀 전류 Icell은 부유 게이트 전극 FG의 전압(부유 게이트 전압) Vfg에 의해 규정된다. 그 때문에, 메모리 셀(101)에서 소스 영역 S 및 드레인 영역 D에 인가하는 전압을 반전시켜도 판독 동작은 가능하다.
따라서, 플래시 EEPROM(1)에서도 플래시 EEPROM(121)의 판독 동작과 동일한 작용에 의해 선택된 메모리 셀(101)에는 부유 게이트 전압 Vfg에 대응한 셀 전류 Icell이 흐른다.
도 4에 판독 동작에서의 메모리 셀(101)의 부유 게이트 전압 Vfg와 셀 전류 Icell의 특성을 나타낸다.
상기한 바와 같이, 각 기준 셀 블럭(6a∼6c)의 판독용 기준 셀(31)의 부유 게이트 전극 FG에는 기준 전압 생성부(4)로부터 각 전압 Va, Vb, Vc가 인가되어 있다. 또한, 각 판독용 기준 셀(31)의 소스 영역 S에는 공통 소스선 전압 생성부(5)로부터 정전압(=3V)이 인가되어 있다. 또한, 각 판독용 기준 셀(31)의 드레인 영역 D의 전압은 각 기준 셀 전류 센스 증폭기(8a∼8c)에 의해 0V로 클램프되어 있다. 그리고, 각 판독용 기준 셀(31)의 제어 게이트 전극 CG에는 워드선 전압 생성부(7)로부터 정전압(=4V)이 인가되어 있다.
즉, 각 판독용 기준 셀(31)의 제어 게이트 전극 CG 및 각 영역 S, D의 전압은 선택된 메모리 셀(101)과 동일하게 되어 있다. 그 때문에, 선택된 메모리 셀(101)과 동일한 작용에 의해 각 판독용 기준 셀(31)에는 각각의 부유 게이트 전극FG에 인가된 전압(부유 게이트 전압 Vfg)에 대응한 셀 전류 Icell이 흐른다.
따라서, 기준 셀 블럭(6a)의 판독용 기준 셀(31)에는 전압 Va를 부유 게이트 전압 Vfg로 하는 셀 전류 Icell(=20㎂)이 흐른다. 또한, 기준 셀 블럭(6b)의 판독용 기준 셀(31)에는 전압 Vb를 부유 게이트 전압 Vfg로 하는 셀 전류 Icell(=50㎂)이 흐른다. 또한, 기준 셀 블럭(6c)의 판독용 기준 셀(31)에는 전압 Vc를 부유 게이트 전압 Vfg로 하는 셀 전류 Icell(=80㎂)이 흐른다.
상기한 바와 같이, 각 기준 셀 전류 센스 증폭기(8a∼8c)는 각각 각 기준 셀 블럭(6a∼6c)의 판독용 기준 셀(31)의 셀 전류 Icell을 전압으로 변환시킨다. 또한, 메모리 셀 전류 센스 증폭기(23)는 선택된 메모리 셀(101)의 셀 전류 Icell을 전압으로 변환시킨다. 각 비교 증폭부(24a∼24c)는 각각 메모리 셀 전류 센스 증폭기(23)의 출력 전압과 각 기준 셀 전류 센스 증폭기(8a∼8c)의 출력 전압을 비교한다.
따라서, 각 비교 증폭기(24a∼24c)의 비교 결과는 각각 선택된 메모리 셀(101)의 셀 전류 Icell과 각 기준 셀 블럭(6a∼6c)의 판독용 기준 셀(31)의 셀 전류Icell을 비교한 결과가 된다. 여기서, 선택된 메모리 셀(101)의 셀 전류 Icell이 판독용 기준 셀(31)의 셀 전류 Icell보다도 큰 경우에는 각 비교 증폭기(24a∼24c)의 비교결과가 「1」, 작은 경우에는 각 비교 증폭기(24a∼24c)의 비교 결과가 「0」이 된다.
출력 데이타 디코드 회로(25)는 각 비교 증폭기(24a∼24c)의 비교 결과에 기초하여 도 7에 도시된 바와 같은 논리를 취함으로써, 2비트의 출력 데이타를 생성한다.
이와 같이 하면, 각 전압 Va, Vb, Vc를 메모리 셀(101)의 임계치 전압으로서 그 각 임계치 전압에 의해 구분되는 어떤 범위 내에 메모리 셀(101)의 부유 게이트 전압 Vfg가 있는 지를 판정할 수 있고, 하나의 메모리 셀(l01)에 기억된 2비트의 데이타를 판독할 수 있다.
상기 판독 동작은 소거 동작과 달리, 선택된 메모리 셀(101)마다 행할 수 있다.
(c) 기록 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 칼럼 디코더(124)에 의해 비트선 BLm이 선택되며, 그 워드선 WLm과 비트선 BLm의 교점에 접속된 메모리 셀(101)이 선택되고, 그 메모리 셀(101)에 데이타를 기록하는 경우에 대해 설명한다.
워드선 WLm의 전압은 1V로 되고, 그 외의 워드선(비선택 워드선) WLa ∼WL1, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 1V로 되고, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 0V로 클램프된다.
공통 소스선 SL의 전압은 0V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 소스 영역 S의 전압은 0V로 클램프된다.
도 5에 도시된 바와 같이 비트선 BLm에는 입력 데이타에 대응한 기록 전압Vpp가 인가된다. 또한, 그 이외의 비트선(비선택 비트선) BLa∼BLl, BLn∼BLz의 전압은 0V로 클램프된다. 그 때문에, 비트선 BLm에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 기록 전압 Vpp가 되고, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프된다.
선택된 메모리 셀(101)에서는 소스 영역 S 중의 전자가 반전 상태의 채널 영역 CH 내로 이동한다. 한편, 드레인 영역 D의 전압은 기록 전압 Vpp이다. 그 때문에, 기록 전압 Vpp가 7.5V이상이면, 드레인 영역 D와 부유 게이트 전극 FG 사이의 정전 용량을 통한 커플링에 의해, 부유 게이트 전극 FG의 전압이 상승하여 기록 전압 Vpp에 가까워진다. 그 결과, 제어 게이트 전극 CG와 부유 게이트 전극 FG 사이에는 고전계가 생긴다. 따라서, 채널 영역 CH 내의 전자는 가속되어 열 전자가 되고, 부유 게이트 전극 FG로 주입된다.
그런데, 종래의 기술에서 설명한 바와 같이 기록 동작에서 부유 게이트 전극 FG에 축적되는 전하량은 기록 동작의 동작 시간을 조정함으로써 제어할 수 있다. 그러나, 부유 게이트 전극 FG에 축적되는 전하량은 드레인 영역 D에 인가하는 기록 전압 Vpp를 조정함으로써 제어할 수 있다.
도 6에 기록 동작의 동작 시간을 일정하게 한 경우의 기록 전압 Vpp와 판독 동작 시의 셀 전류 Icell과의 특성을 나타낸다.
기록 전압 Vpp가 6.7∼9V의 영역에서는 기록 전압 Vpp에 의해 셀 전류 Icell을 일률적으로 결정할 수 있다. 단, 각 메모리 셀(101) 사이의 제조 프로세스에 의한 구조의 변동이나, 메모리 셀 어레이(122) 내에서의 각 메모리 셀(101)의 물리적 위치에 의한 기생 용량 및 배선 저항의 차이가 있기 때문에, 기록 전압 Vpp를 제어하는 것만으로는 셀 전류 Icell을 정밀하게 제어하는 것이 어렵다.
도 4에 도시된 바와 같이 부유 게이트 전압 Vfg는 상기한 판독 동작에서의 각 임계치 전압(=Va, Vb, Vc)의 중간치(=Va', Vb', Vc')로 제어하는 것이 이상적이다. 그래서, 본 실시 형태의 기록 동작에서는 도 5에 도시된 바와 같이, 부유 게이트 전압 Vfg를 각 중간치(=Va', Vb', Vc')보다도 작은 전압△(=0.3V)만큼 낮은 전압으로 제어함으로써 대범한 기록을 행한다. 그리고, 후기된 소거·판독 동작에서 부유 게이트 전압 Vfg를 정밀하게 각 전압 Va', Vb', Vc'으로 제어함으로써, 결과적으로 정확한 기록을 실현한다.
그래서, 우선 도 4에 기초하여 부유 게이트 전압 Vfg의 각 중간치(=Va', Vb', Vc')로부터 전압△(=0.3V)만큼을 뺀 각 전압에 대응하는 각 셀 전류 Icell을 구한다. 다음에, 도 6에 기초하여 요구된 각 셀 전류 Icell에 대응하는 각 기록 전압 Vpp를 설정한다.
예를 들면, 도 4에 기초하여 부유 게이트 전압 Vfg의 중간치 Vb'(=1V)으로부터 전압△(=0.3V)만큼을 뺀 전압(=0.7V)에 대응하는 셀 전류 Icell(=약 25㎂)을 구한다. 다음에, 도 6에 기초하여 요구된 셀 전류 Icell(=약 25㎂)에 대응하는 기록 전압Vpp(=8.1V)를 설정한다. 마찬가지로, 도 4로부터 부유 게이트 전압 Vfg의 중간치Vc'(=1.5V)으로부터 전압△(=0.3V)만큼을 뺀 전압(=1.2V)에 대응하는 셀 전류 Icell(= 약 55㎂)을 구하고, 도 6으로부터 셀 전류 Icell(=약 55㎂)에 대응하는 기록 전압 Vpp(=7.3V)를 설정한다. 마찬가지로, 도 4로부터 부유 게이트 전압 Vfg의 중간치Va'(=0.6V)으로부터 전압△(=0.3V)만큼을 뺀 전압(=0.3V)에 대응하는 셀 전류 Ice11(=0㎂)을 구하고, 도 6으로부터 셀 전류 Icell(=0A)에 대응하는 기록 전압 Vpp(=9.5V)를 설정한다.
이와 같이, 기록 전압 Vpp를 조정하여 일정 시간만 기록 동작을 행함에 따라, 부유 게이트 전극 FG에 축적되는 전하량을 제어한다. 그 결과, 각 전압 Va, Vb, Vc를 메모리 셀(101)의 임계치 전압으로서, 하나의 메모리 셀(101)에 2비트의 데이타를 기억시킬 수 있다.
이 기록 동작은 소거 동작과 달리, 선택된 메모리 셀(101)마다 행할 수 있다.
(c) 소거·판독 동작
상기한 바와 같이, 소거·판독 동작은 기록 동작에 이어 행해지고, 기록 동작에서 선택된 메모리 셀(101)에 대해 행해진다. 그래서, 워드선 WLm과 비트선 BLm과의 교점에 접속된 메모리 셀(101)이 선택되고, 그 메모리 셀(101)에 대해 소거·판독 동작을 행하는 경우에 대해 설명한다.
워드선 WLm의 전압은 10V로 되고, 그 이외의 워드선(비선택 워드선) WLa∼WLl, WLn∼WLz의 전압은 0V로 클램프된다. 그 때문에, 워드선 WLm에 접속된 각 메모리 셀(101)의 제어 게이트 전극 CG의 전압은 10V로 되고, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)의 제어 게이트 전극CG의 전압은 0V로 클램프된다.
비트선 BLm의 전압은 0V로 되고, 그 이외의 비트선(비선택 비트선) BLa∼BLl, BLn∼BLz의 전압은 3V로 된다. 그 때문에, 비트선 BLm에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 0V로 클램프되고, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)의 드레인 영역 D의 전압은 3V로 된다.
공통 소스선 SL의 전압은 3V로 클램프된다. 그 때문에, 모든 메모리 셀(101)의 소스 영역 S의 전압은 3V로 된다.
도 8에, 메모리 셀(101)에 기억된 데이타의 소거에 필요한 시간과 워드선WLa∼WLz의 전압(워드선 전압) VWL과의 특성을 나타낸다.
워드선 전압 VWL이 10V(1/VWL=0.1)일 때, 메모리 셀(101)에 기억된 데이타의 소거에 필요한 시간은 수백 μsec이다. 따라서, 선택된 메모리 셀(101)에 대해서는 비교적 약한 소거 동작이 행해진다.
한편, 선택된 메모리 셀(101) 이외의 각 메모리 셀(101)에서는 드레인 영역 D의 전압이 3V이기 때문에, 드레인 영역 D와 부유 게이트 전극 FG 사이의 정전 용량을 통한 커플링에 의해 부유 게이트 전극 FG의 전압이 상승하여 3V에 가까워진다.
그 때문에, 워드선 WLm과 비선택 비트선 BLa∼BL1, BLn∼BLz의 교점에 접속된 각 메모리 셀(101)에서 제어 게이트 전극 CG의 전압은 10V, 부유 게이트 전극 FG의 전압은 3V로 되고, 각 전극 CG, FG 사이의 전압차는 7V가 되기 때문에, 실질적인 워드선 전압 VWL은 7V가 된다. 도 8에 도시된 바와 같이 워드선 전압VWL이 7V(1/VWL≒0.14)일 때, 메모리 셀(101)에 기억된 데이타의 소거에 필요한 시간은 수십년이 된다.
또한, 비선택 워드선 WLa∼WLl, WLn∼WLz에 접속된 각 메모리 셀(101)에서 제어 게이트 전극 CG의 전압은 0V, 부유 게이트 전극 FG의 전압은 3V로 되고, 각 전극 CG, FG 사이의 전압차는 3V가 되기 때문에, 워드선 전압 VWL은 0V 가 된다. 그 때문에, 메모리 셀(101)에 기억된 데이타의 소거는 행해지지 않는다.
따라서, 소거·판독 동작에서는 선택된 메모리 셀(101)에 대해서만 약한 소거 동작이 행해지고, 그 이외의 비선택 각 메모리 셀(101)에 대해서는 실질적으로 소거 동작은 행해지지 않는다고 할 수 있다.
이 때, 비선택 비트선 BLa∼BLl, BLn∼BLz에 접속된 각 메모리 셀(101)에서 소스 영역 S 및 드레인 영역 D의 전압은 모두 3V이기 때문에, 셀 전류 Icell은 흐르지 않는다.
한편, 선택된 메모리 셀(101)에서는 부유 게이트 전압 Vfg에 대응한 셀 전류Icell이 흐른다.
상기한 바와 같이, 각 기준 셀 블럭(6a∼6c)의 소거·판독용 기준 셀(32)의 부유 게이트 전극 FG에는 기준 전압 생성부(4)로부터 각 전압 Va', Vb', Vc'이 인가된다. 또한, 각 소거·판독용 기준 셀(32)의 소스 영역 S에는 공통 소스선 전압 생성부(5)로부터 정전압(=3V)이 인가되어 있다. 또한, 각 소거·판독용 기준 셀(32)의 드레인 영역 D의 전압은 각 기준 셀 전류 센스 증폭기(8a∼8c)에 의해 0V로 클램프되어 있다. 그리고, 각 소거·판독용 기준 셀(32)의 제어 게이트 전극 CG에는 워드선 전압 생성부(7)로부터 정전압(=10V)이 인가되어 있다.
즉, 각 소거·판독용 기준 셀(32)의 제어 게이트 전극 CG 및 각 영역 S, D의 전압은 선택된 메모리 셀(101)의 것과 동일하게 된다. 그 때문에, 선택된 메모리 셀(101)과 동일한 작용에 의해, 각 소거·판독용 기준 셀(32)에는 각각의 부유 게이트 전극 FG에 인가된 전압(부유 게이트 전압 Vfg)에 대응한 셀 전류 Icell이 흐른다.
따라서, 기준 셀 블럭(6a)의 소거·판독용 기준 셀(32)에는 전압 Va'을 부유 게이트 전압 Vfg로 하는 셀 전류 Icell(=5㎂)가 흐른다. 또한, 기준 셀 블럭(6b)의 소거·판독용 기준 셀(32)에는 전압 Vb'을 부유 게이트 전압 Vfg로 하는 셀 전류Icell(=35㎂)이 흐른다. 또한, 기준 셀 블럭(6c)의 소거·판독용 기준 셀(32)에는 전압 Vc'을 부유 게이트 전압 Vfg로 하는 셀 전류 Icell(=65㎂)이 흐른다.
각 기준 셀 전류 센스 증폭기(8a∼8c), 각 비교 증폭기(24a∼24c), 출력 데이타 디코드 회로(25)는 상기한 판독 동작과 동일한 동작을 행하고, 출력 데이타 디코드 회로(25)는 2비트의 출력 데이타를 생성한다.
비교기(26)는 입력 데이타 래치 회로(21)에 래치된 2비트의 입력 데이타와, 출력 데이타 디코드 회로(25)에서 생성된 2비트의 출력 데이타를 비교하고, 그 비교 결과에 기초하여 소거·판독 동작 정지 신호 SS를 생성시킨다. 즉, 출력 데이타가 입력 데이타보다도 커진 시점에서, 소거·판독 동작 정지 신호 SS는 활성화된다.
제어 코어 회로(9)는 활성화된 소거·판독 동작 정지 신호 SS에 따라 소거·판독 동작을 정지시킨다. 즉, 소거·판독 동작에서 출력 데이타가 입력 데이타보다도 커진 시점에서 그 소거·판독 동작은 정지된다.
그 결과, 부유 게이트 전압 Vfg는 각 전압 Va', Vb', Vc' 중 어느 하나의 전압으로 정밀하게 제어되어 정확한 기록을 행한다.
그런데, 상기한 판독 동작 및 소거·판독 동작에서의 각 부의 전압 조건(판독 바이어스 조건)에서는 소스 영역 S의 전압이 드레인 영역 D의 전압보다도 높아진다. 그러나, 본 실시 형태에서는 소거 동작 및 판독 동작이 설명의 편의상, 소스 영역 S 및 드레인 영역 D의 호칭에 대해서는, 판독 동작 및 소거·판독 동작에서도 소거 동작 및 기록 동작의 것과 동일하게 하고 있다. 또한, 공통 소스선 SL의 호칭에 대해서도, 소거 동작 및 기록 동작을 기본으로 결정되어 있다.
이상 상술된 바와 같이, 본 실시 형태에 따르면 이하의 작용 및 효과를 얻을 수 있다.
〔1〕 기록 동작에서는, 도 5에 도시된 바와 같이 부유 게이트 전압 Vfg를 각 전압 Va', Vb', Vc'보다도 작은 전압 △(=0.3V)만큼 낮은 전압으로 제어함으로써, 선택된 메모리 셀(101)에 대해 대범한 기록을 행한다.
〔2〕 기록 동작에 이어, 동일한 메모리 셀(101)에 대해 소거·판독 동작을 행한다. 소거·판독 동작에서 선택된 메모리 셀(101)에 대해 약한 소거 동작을 행함과 동시에, 그 메모리 셀(101)의 판독 동작시의 셀 전류 Icell을 검출함으로써 소거 동작의 진행 형편를 판정하고, 셀 전류 Icell이 소망의 값이 된 시점에서 소거 동작을 종료시킨다. 이에 따라, 부유 게이트 전압 Vfg를 정밀하게 각 전압 Va', Vb', Vc'으로 제어할 수 있고, 결과적으로 정확한 기록을 실현할 수 있다.
〔3〕 상기 〔1〕〔2〕에 의해, 검증 기록 방식을 이용하지 않고 정확한 기록을 실현할 수 있기 때문에, 상기한 검증 기록 방식의 각 문제점을 전부 피할 수 있다. 즉, 메모리 셀(101)의 부유 게이트 전압 Vfg를 정밀하게 제어하면서, 고속 기록을 행할 수 있다. 또한, 제어 코어 회로(9)에 대한 부담이 적어지기 때문에 제어 코어 회로(9)의 회로 구성을 간단히 할 수 있다.
〔4〕 도 9에 부유 게이트 전압 Vfg와 셀 전류 Icell 및 워드선 전압 VWL과의 특성을 나타낸다.
본 실시 형태에서 다치 데이터의 기억에 이용하고 있는 것은 부유 게이트 전압 Vfg가 1.75V 이하의 영역이다. 상기 영역에서는 제어 게이트 전극 CG 직하의 채널 영역 CH가 정저항으로서 기능하기 때문에, 부유 게이트 전압 Vfg와 셀 전류 Icell의 특성은 워드선 전압 VWL에 거의 의존하지 않는다.
그 때문에, 판독 동작에서의 메모리 셀(101)의 셀 전류 Icell과, 소거·판독 동작에서의 그것과 거의 동일해진다. 따라서, 판독 동작과 소거·판독 동작으로 동일한 메모리 셀 전류 센스 증폭기(23)를 이용할 수 있다.
또한, 판독 동작에서의 판독용 기준 셀(31)의 셀 전류 Icell과, 소거·판독 동작에서의 그것과는 거의 동일해진다. 따라서, 판독 동작과 소거·판독 동작으로 동일한 기준셀 전류 센스 증폭기(8a∼8c)를 이용할 수 있다.
즉, 판독 동작과 소거·판독 동작으로, 판독에 이용하는 회로를 공유화할 수 있다. 따라서, 소거·판독 동작을 행함으로써, 플래시 EEPROM(1)의 회로 구성이 복잡해지는 일은 없다.
〔5〕 판독 동작과 소거·판독 동작에서 다른 것은 도 3에 도시된 바와 같이 선택된 워드선 WLm의 워드선 전압 VWL뿐이다. 그 때문에, 판독 동작의 출력 데이타와 소거·판독 동작의 출력 데이타 사이에, 워드선 전압 VWL의 차에 기인하는 오차 이외의 것이 발생할 우려는 없다. 상기 〔4〕에 의해, 부유 게이트 전압 Vfg와 셀 전류 Icell의 특성은 워드선 전압 VWL에는 거의 의존하지 않기 때문에, 워드선 전압 VWL의 차에 기인하는 출력 데이타의 오차는 거의 없다. 따라서, 판독 동작의 출력 데이타와 소거·판독 동작의 출력 데이타 사이에는 거의 오차가 없다. 그 때문에, 소거·판독 동작을 행함에 따라 정확한 기록이 저해될 우려는 없다.
(제2 실시 형태)
이하, 본 발명을 스플릿 게이트형 메모리 셀을 이용하는 플래시 EEPROM에 구체화한 제2 실시 형태를 도면을 따라 설명한다. 또한, 본 실시 형태에서 도 1∼도 9에 도시된 제1 실시 형태와 동일한 구성 부재에 대해서는 부호를 동일하게 하여 그 상세한 설명을 생략한다.
본 실시 형태는 제1 실시 형태를 USP5544103(G1lC l6/04)에 개시된 가상 접지 방식의 메모리 셀 어레이에 적용한 것이다.
도 10에 본 실시 형태의 스플릿 게이트형 메모리 셀(51)을 이용한 플래시 EEPROM(52)의 전체 구성을 도시한다. 본 실시 형태에서는 하나의 메모리 셀(51)에 4치(=2비트)의 데이타를 기억시킬 수 있다.
도 10에 나타낸 플래시 EEPROM(52)에서 도 1에 나타낸 제1 실시 형태의 플래시 EEPROM(1)과 다른 것은 아래와 같은 점이다.
(1) 메모리 셀 어레이(122)가 메모리 셀 어레이(53)로 치환된다.
메모리 셀 어레이(53)는 복수의 메모리 셀(51)이 매트릭스형으로 배치되어 구성되어 있다. 행(로우) 방향으로 배열된 각 메모리 셀(51)의 제어 게이트 전극 CG에 의해, 공통 워드선 WLa∼WLz가 형성되어 있다. 열(칼럼) 방향으로 배열된 각 메모리 셀(51)의 소스·드레인 영역 SD에 의해, 공통 비트선 BLa∼BLz가 형성되어 있다.
(2) 공통 소스선 전압 생성부(5)가 생략되어 있다.
도 11에 메모리 셀 어레이(53)의 일부 단면도를 도시한다.
메모리 셀(51)은 소스·드레인 영역 SD, 부유 게이트 전극 FG, 제어 게이트 전극 CG, 채널 영역 CH, 선택 게이트(105)로 구성되어 있다.
P형 단결정 실리콘 기판(102) 상에 N형의 소스 드레인 영역 SD가 형성되어 있다. 각 소스·드레인 영역 SD 사이에 끼워진 채널 영역 CH 상에 실리콘 산화막(103)을 통해 부유 게이트 전극 FG가 형성되어 있다. 부유 게이트 전극 FG 상에 실리콘 산화막(104)을 통해 제어 게이트 전극 CG가 형성되어 있다. 제어 게이트 전극 CG의 일부는 실리콘 산화막(103)을 통해 채널 영역 CH 상에 배치되어, 선택 게이트(105)를 구성하고 있다.
메모리 셀 어레이(53)는 기판(102) 상에 형성된 복수의 메모리 셀(51)로 구성된다. 행 방향으로 배열된 각 메모리 셀(51)의 제어 게이트 전극 CG는 공통적으로 되어 있고, 그 제어 게이트 전극 CG에 의해 각 워드선 WLa∼WLz가 형성된다.
도 12에 플래시 EEPROM(52)의 주요부 구성을 도시한다.
플래시 EEPROM(52)에서, 도 2에 도시된 제1 실시 형태의 플래시 EEPROM(1)과 다른 것은 각 기준셀(31, 32)의 소스 영역 S가 접지되어 있는 점뿐이다.
다음에, 플래시 EEPROM(52)의 각 동작 모드(소거 동작, 판독 동작, 기록 동작, 소거·판독 동작)에 대해, 도 13, 도 4∼도 9를 참조하여 설명한다. 또한, 모든 동작 모드에서도 기판(102)의 전압은 접지 레벨로 유지된다.
또한, 각 메모리 셀(51)마다의 소거 동작, 판독 동작, 기록 동작의 구체적인 작용에 대해서는, 종래 형태의 메모리 셀(101)의 소스 영역 S 및 드레인 영역 D가 소스·드레인 영역 SD라고 불리는 점 이외에는 완전히 동일하다.
(a) 소거 동작, (c) 기록 동작, (d) 소거·판독 동작
각 동작 모두 각각 제1 실시 형태와 동일하다.
(b) 판독 동작
로우 디코더(123)에 의해 워드선 WLm이 선택되고, 칼럼 디코더(124)에 의해 비트선 BLm이 선택되며, 그 워드선 WLm과 비트선 BLm과의 교점에 접속된 메모리 셀(51a)이 선택되고, 그 메모리 셀(51a)로부터 데이타가 판독되는 경우에 대해 설명한다.
플래시 EEPROM(52)에서도, 플래시 EEPROM(1)의 판독 동작과 동일한 작용에 의해 선택된 메모리 셀(51a)에는 부유 게이트 전압 Vfg에 대응한 셀 전류 Icell이 흐르기 때문에, 하나의 메모리 셀(51a)에 기억된 2비트의 데이타를 판독할 수 있다.
여기서, 메모리 셀(51a)과 워드선 WLm과 각 비트선 BLl과의 교점에 접속된 메모리 셀(51b) 이외의 각 메모리 셀(51)에 대해서는, 각 소스·드레인 영역 SD가 모두 3V로 되기 때문에, 셀 전류 Icell은 흐르지 않는다.
또한, 각 메모리 셀(5la, 51b)에 대해서는, 칼럼 디코더(124)를 통해 비트선 BLm이 0V로 바이어스되기 때문에, 부유 게이트 전압 Vfg에 대응한 셀 전류 Icell이 흐른다. 그러나, 비트선 BLl은 데이타 버스 DB에 접속되지 않고, 비트선 BLm이 데이타 버스 DB에 접속되기 때문에, 메모리 셀(51b)로부터 데이타가 판독되는 일은 없다. 또한, 하나의 메모리 셀(51)에 흐르는 셀 전류 Icell에 의한 소비 전류의 증가는 미미하여 플래시 EEPROM(52) 전체로부터 보면 무시할 수 있다.
이상 상술한 바와 같이 본 실시 형태에서도, 제1 실시 형태와 동일한 작용 및 효과를 얻을 수 있다.
또한, 상기 각 실시 형태는 이하와 같이 변경해도 되고, 그 경우라도 동일한 작용 및 효과를 얻을 수 있다.
(1) 복수의 메모리 셀(101, 51)에 대해 동시에 각 동작(판독 동작, 기록 동작, 소거·판독 동작)을 행한다.
예를 들면, 워드선 WLm과 각 비트선 BLm∼BLp와의 교점에 접속된 4개의 메모리 셀(101, 51)을 선택하고, 그 각 메모리 셀(101, 51)에 대해 각 동작(판독 동작, 기록 동작, 소거·판독 동작)을 행한다. 이 경우에는, 리드·라이트 증폭부(2), 데이타 패드(3a, 3b), 데이타 버스 DB를 4세트 설치할 필요가 있다. 이와 같이하면, 4개의 메모리 셀(101, 51)에 대해 각각 2비트씩 합계 8비트의 데이타를 동시에 판독하거나 기록하할 수 있게 된다.
또한, 복수의 메모리 셀(101, 51)에 대해 동시에 각 동작을 행하는 경우에는, 소거·판독 동작이 종료한 메모리 셀(101, 51)이 접속되어 있는 비트선 BLa∼BLz의 전압을, 소거·판독 동작 정지 신호 SS에 따라 비선택 비트선 BLa∼BLz와 마찬가지로 3V로 한다.
(2) 비트선 BLa∼BLz에 고전압을 인가하여, 최대한으로 기록 동작을 행한 상태를 소거, 소거·판독 동작을 기록으로 정의하면, 보다 회로 구성·동작을 간략화할 수 있다. 또한, 이 경우에는 소거 동작을 선택된 메모리 셀(101, 51)마다 행할 수 있다.
(3) 다치 기억 동작을 행하지 않고, 하나의 메모리 셀(101, 51)에 1비트의 데이타를 기억시키는 경우에 적용한다.
(4) 스플릿 게이트형의 플래시 EEPROM이 아니라, 스택트 게이트 형태의 플래시 EEPROM에 적용한다.
(5) 플래시 EEPROM이 아니라, FRAM, EPROM, EEPROM 등의 불휘발성 반도체 메모리나, DRAM, SRAM 등의 반도체 메모리에 적용한다.
본 발명에 따르면, 메모리 셀의 기록 상태를 정확히 제어하면서 고속의 기록을 행할 수 있고, 또한 간단한 회로 구성의 반도체 메모리를 제공할 수 있다.

Claims (7)

  1. 메모리 셀에 흐르는 셀 전류에 기초하여, 메모리 셀이 소망의 소거 상태에 도달한 것을 판정하고, 소거 동작을 제어하는 반도체 메모리.
  2. 먼저, 메모리 셀의 부유 게이트 전극을 고 전압으로 제어하여 부유 게이트 전극에 대량의 전하를 축적하고, 다음에 부유 게이트 전극으로부터 전하를 조금씩 방출시키며, 그 때에 메모리 셀에 흐르는 셀 전류에 기초하여 부유 게이트 전극의 전압을 정밀하게 제어함으로써, 메모리 셀을 소망의 기록 상태로 제어하여 메모리 셀에 소망의 데이타 값을 기억시키는 반도체 메모리.
  3. 먼저, 메모리 셀의 부유 게이트 전극을 소망의 전압의 근방으로 제어하여 부유 게이트 전극에 소망의 전하량 근방의 전하를 축적하고, 다음에 부유 게이트 전극으로부터 전하를 조금씩 방출시키며, 그 때에 메모리 셀에 흐르는 셀 전류에 기초하여 부유 게이트 전극의 전압을 정밀하게 제어함으로써, 메모리 셀을 소망의 기록 상태로 제어하여 메모리 셀에 소망의 데이타 값을 기억시키는 반도체 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기한 부유 게이트 전극으로부터 전하를 조금씩 방출할 때에 메모리 셀에 흐르는 셀 전류를 검출하는 수단과, 메모리 셀에 기억된 데이타를 판독할 때에 메모리 셀에 흐르는 셀 전류를 검출하는 수단을 공유화하는 반도체 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 스플릿 게이트형의 메모리 셀을 이용하고, 소스 영역 및 드레인 영역의 전압은 판독 동작시와 동일하게 설정하며, 제어 게이트 전극의 전압만을 판독 동작시보다도 높게 설정함으로써, 부유 게이트 전극으로부터 전하를 조금씩 방출시키는 동작과, 메모리 셀에 흐르는 셀 전류를 검출하는 동작을 동시에 행하는 반도체 메모리.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 부유 게이트 전극의 전압을 제어하여 메모리 셀에 흐르는 셀 전류가 복수의 설정치 사이의 어떤 범위내에 있는지를 검출하고, 그 설정치의 각 범위를 복수의 기록 상태에 대응시킴으로써, 메모리 셀에 대해 복수의 기록 상태를 설정하여 다치(多値)의 데이타를 기억시키는 반도체 메모리.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 메모리 셀이 복수개 배열되어 구성된 메모리 셀 어레이는 가상 접지 방식을 취하는 반도체 메모리.
KR10-1998-0006081A 1997-02-27 1998-02-26 반도체메모리 KR100433435B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP4397297 1997-02-27
JP97-043972 1997-02-27
JP7614897A JPH10302482A (ja) 1997-02-27 1997-03-27 半導体メモリ
JP97-076148 1997-03-27

Publications (2)

Publication Number Publication Date
KR19980071738A true KR19980071738A (ko) 1998-10-26
KR100433435B1 KR100433435B1 (ko) 2004-07-16

Family

ID=26383810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0006081A KR100433435B1 (ko) 1997-02-27 1998-02-26 반도체메모리

Country Status (3)

Country Link
US (1) US6075738A (ko)
JP (1) JPH10302482A (ko)
KR (1) KR100433435B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764568A (en) 1996-10-24 1998-06-09 Micron Quantum Devices, Inc. Method for performing analog over-program and under-program detection for a multistate memory cell
US6078518A (en) * 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
CA2343242C (en) 1998-09-08 2007-05-01 Brookwood Companies Incorporated Breathable waterproof laminate and method for making same
US6567302B2 (en) 1998-12-29 2003-05-20 Micron Technology, Inc. Method and apparatus for programming multi-state cells in a memory device
DE19922765C2 (de) * 1999-05-18 2001-03-15 Siemens Ag Integrierter Speicher mit einem Referenzpotential
US6507523B2 (en) * 2000-12-20 2003-01-14 Micron Technology, Inc. Non-volatile memory with power standby
KR100386947B1 (ko) * 2001-01-03 2003-06-09 삼성전자주식회사 외부 핀을 통해 워드 라인 전압을 출력할 수 있는 반도체메모리 장치
TW474005B (en) * 2001-01-03 2002-01-21 Macronix Int Co Ltd Random access memory cell
US6490212B1 (en) * 2001-07-11 2002-12-03 Silicon Storage Technology, Inc. Bitline precharge matching
JP2004039075A (ja) * 2002-07-02 2004-02-05 Sharp Corp 不揮発性半導体メモリ装置
FR2851668A1 (fr) * 2003-02-24 2004-08-27 St Microelectronics Sa Procede et dispositif de selection de mode de fonctionnement d'un circuit integre
JP2005141827A (ja) * 2003-11-06 2005-06-02 Sanyo Electric Co Ltd 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法
ITMI20042538A1 (it) * 2004-12-29 2005-03-29 Atmel Corp Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli
EP1750281B1 (en) * 2005-07-29 2011-07-06 STMicroelectronics Srl Nonvolatile memory device with multiple references and corresponding control method
US8773934B2 (en) * 2006-09-27 2014-07-08 Silicon Storage Technology, Inc. Power line compensation for flash memory sense amplifiers
CN103366804B (zh) * 2012-03-30 2017-10-13 硅存储技术公司 具有电流注入读出放大器的非易失性存储装置
US9240242B1 (en) * 2014-12-10 2016-01-19 Yield Microelectronics Corp. Method for operating low-cost EEPROM array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JP3854629B2 (ja) * 1991-04-09 2006-12-06 シリコン・ストーリッジ・テクノロジー・インク メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法
JPH0757475A (ja) * 1993-08-09 1995-03-03 Nec Corp 半導体メモリ集積回路装置
JP3205658B2 (ja) * 1993-12-28 2001-09-04 新日本製鐵株式会社 半導体記憶装置の読み出し方法
US5508958A (en) * 1994-09-29 1996-04-16 Intel Corporation Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage
KR0145382B1 (ko) * 1995-03-21 1998-08-17 김주용 플래쉬 이이피롬셀의 문턱전압 자동 검증회로
KR970003249A (ko) * 1995-06-30 1997-01-28 김주용 플래쉬 메모리 장치
JPH09293387A (ja) * 1996-02-29 1997-11-11 Sanyo Electric Co Ltd 半導体メモリ

Also Published As

Publication number Publication date
US6075738A (en) 2000-06-13
JPH10302482A (ja) 1998-11-13
KR100433435B1 (ko) 2004-07-16

Similar Documents

Publication Publication Date Title
JP3810985B2 (ja) 不揮発性半導体メモリ
JP4751039B2 (ja) 不揮発性半導体記憶装置
US6285591B1 (en) Method for programming an electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR100433435B1 (ko) 반도체메모리
KR100259972B1 (ko) 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
JP3886673B2 (ja) 不揮発性半導体記憶装置
US7259993B2 (en) Reference scheme for a non-volatile semiconductor memory device
JP5295708B2 (ja) 不揮発性半導体記憶装置
KR100349433B1 (ko) 반도체 기억장치
US7057930B2 (en) Semiconductor memory device in which source line potential is controlled in accordance with data programming mode
US5966332A (en) Floating gate memory cell array allowing cell-by-cell erasure
JP3660541B2 (ja) 積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法
US6661709B2 (en) Nonvolatile semiconductor memory device
KR20050008725A (ko) 선 소거 단계를 이용하여 플래시 메모리를 소거하는 방법
JP5259667B2 (ja) 不揮発性半導体記憶装置
KR100313065B1 (ko) 불휘발성반도체메모리장치
KR19990029931A (ko) 불휘발성 반도체 메모리 장치
KR20080096644A (ko) 비휘발성 메모리들에 대한 바디 효과 감지 방법
KR20040015161A (ko) 높은 칼럼 누설이 존재하는 ｎｏｒ 플래쉬 메모리 셀들을위한 정확한 검증 장치 및 방법
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
JPH07320487A (ja) 半導体不揮発性記憶装置
JP3263636B2 (ja) 不揮発性半導体メモリ装置
JP2000315392A (ja) 不揮発性半導体記憶装置
JP3454661B2 (ja) 不揮発性半導体メモリ
KR100486444B1 (ko) 반도체기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080508

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee