JP2003347436A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】フラッシュメモリのデータ消去時におけるイレ
ーズ特性の低減を防ぐ。 【解決手段】半導体層３上に第１の絶縁膜４を形成し、
第１の絶縁膜４にポリシリコン膜６を形成した後、ポリ
シリコン膜６上に第２の絶縁膜８を形成する。抵抗素子
２ａ及び容量素子２ｂの所望位置に、レジストを形成
し、エッチングを行うことで、抵抗素子２ａ及び容量素
子２ｂ領域に第２の絶縁膜８ａを残す。次にシリコン窒
化膜を全面に付した後、フラッシュメモリ１を形成する
所望位置に、開口部を設けてポリシリコン膜６の一部を
エッチングした後に、第３の絶縁膜１０ａを形成する。
その後、第３の絶縁膜１０ａと第２の絶縁膜８ａとをマ
スクにポリシリコン膜６を異方性エッチングして、第３
の絶縁膜１０ａ直下にフローティングゲート１２を形成
すると共に第２の絶縁膜８ａ下に抵抗素子２ａ及び容量
素子２ｂの下部電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体装
置の製造方法に関し、特にスプリットゲート型フラッシ
ュメモリにおけるフローティングゲートの形状の改善を
目的とするものである。

【０００２】

【従来の技術】不揮発性半導体装置には様々な種類が存
在し、電気的に書き込み及び消去が可能なものがある。
スプリットゲート型フラッシュメモリはその中の１つで
ある。

【０００３】近年、半導体装置は小型化・集積化のニー
ズが非常に高まり、不揮発性半導体装置といえどもその
例外ではない。そのような中、不揮発性半導体装置の１
つであるスプリットゲート型フラッシュメモリに対し
て、同一基板内に他の素子（例えば抵抗素子や容量素子
等）を形成し、小型化・集積化の要求があるのも当然の
ことである。

【０００４】図１４は、従来のスプリットゲート型フラ
ッシュメモリとポリシリコン抵抗及び容量素子を同一基
板内に有する半導体装置を示す断面図である。

【０００５】図１４参照。同図において、スプリットゲ
ート型フラッシュメモリ１０１と抵抗素子１０２ａ、容
量素子１０２ｂとを混載する半導体装置である。ここ
で、スプリットゲート型フラッシュメモリ１０１、抵抗
素子１０２ａ、容量素子１０２ｂはともに同一の半導体
層１０３上に形成されている。

【０００６】スプリットゲート型フラッシュメモリ１０
１は、第1の絶縁膜１０４、フローティングゲート１０
５、ＣＶＤ酸化膜１０６、第２の絶縁膜１０７、コント
ロールゲート１０８ａ、層間絶縁膜１０９から成る。半
導体層１０３上の第1の絶縁膜１０４の所望位置にフロ
ーティングゲート１０５が形成されている。ＣＶＤ酸化
膜１０６は、当該フローティングゲート１０５上に形成
された不活性領域である。第２の絶縁膜１０７は、第1
の絶縁膜１０４、フローティングゲート１０５の側部及
びＣＶＤ酸化膜１０６、の表面に被覆されている。コン
トロールゲート１０８ａが第２の絶縁膜１０７を介して
フローティングゲート１０５の上部から側部にかけて形
成されている。

【０００７】層間絶縁膜１０９は、スプリットゲート型
フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子
１０２ｂとの全体を覆う絶縁膜である。図１３円内の突
起部１１０は、ＣＶＤ酸化膜１０６の先端と隣接するフ
ローティングゲート１０５の突出した先端部分を示す。

【０００８】抵抗素子１０２ａは、半導体層１０３上に
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したポリシリコン抵抗１１２ａである。このポリ
シリコン抵抗１１２ａはポリシリコン材でできている。
この抵抗素子１０２ａは、スプリットゲート型フラッシ
ュメモリと同一の連続した半導体層１０３上に形成され
ている。

【０００９】容量素子１０２ｂは、半導体層１０３上に
形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上
に形成したキャパシタである。この容量素子１０２ｂ
は、スプリットゲート型フラッシュメモリと同一の連続
した半導体層１０３上に形成されている。

【００１０】また、これらの混載型のスプリットゲート
型フラッシュメモリは、半導体基板（不図示）上に半導
体層１０３を形成し、半導体層１０３の内部にソース領
域・ドレイン領域（共に不図示）を有するセルが多数存
在する。

【００１１】次に、一般的なスプリットゲート型フラッ
シュメモリの動作について述べる。

【００１２】書き込み時：上述したスプリットゲート型
フラッシュメモリにおいて、書き込み対象のメモリセル
のトランジスタをＯＮさせた際に不図示のソース・ドレ
イン領域間に発生するホットエレクトロン現象を利用し
た電荷（電子）をフローティングゲート１０５に注入す
ることで、フローティングゲート１０５にデータ書き込
みを行う。

【００１３】消去時：コントロールゲート１０８ａに高
電圧を印加することで、前記フローティングゲート１０
５の突起部１１０における電界集中を利用して、フロー
ティングゲート１０５内の電荷（電子）をフローティン
グゲート１０５からコントロールゲート１０８ａに向か
って抜くことで、プログラム状態からのデータ消去を行
う。つまり、低電圧消去を実現するためには、突起部１
１０の先端がより先鋭であることが必要となってくる。

【００１４】以下に、従来例に係る不揮発性半導体装置
であるスプリットゲート型フラッシュメモリと同一基板
内に形成するポリシリコン抵抗及び容量素子の製造方法
について図面を参照しながら説明する。

【００１５】図９乃至図１３は、図１４のスプリットゲ
ート型フラッシュメモリ、抵抗素子１０２ａ及び容量素
子１０２ｂを製造する工程を時系列的に示した断面図で
ある。図９乃至図１３において、図１４と同一構成要素
には同一符号を付し、再度の説明は省略する。以下、こ
れらについて順次説明する。

【００１６】図９参照。半導体層１０３上のポリシリコ
ン抵抗１１２ａ及びキャパシタ１１２ｂを形成する位置
にＬＯＣＯＳ酸化膜１１１を形成する。そして全面にＳ
ｉＯ ₂膜から成る第1の絶縁膜１０４を形成して、それら
の表面上にポリシリコン膜１１３を積層する。

【００１７】図１０参照。次にシリコン窒化膜１１４を
形成し、フローティングゲート１０５の形成領域となる
ポリシリコン膜１１３が露出するように開口部１１５を
形成する。

【００１８】図１１参照。その後、ＣＶＤ酸化法によ
り、当該開口部１１５を完全に充填するようにＣＶＤ酸
化膜１０６を形成する。このとき、当該ＣＶＤ酸化膜１
０６は、シリコン窒化膜１１４の表面をも完全に被覆す
るように形成する。

【００１９】図１２参照。その後、ＣＶＤ酸化膜１０６
を前記開口部１１５内に埋設するようにエッチングした
後に、シリコン窒化膜１１４を除去する。これにより、
開口部１１５の内部とその上方にＣＶＤ酸化膜１０６が
残る。次に、ポリシリコン膜１１３及びＣＶＤ酸化膜１
０６上にレジスト１１２を形成する。そして、抵抗素子
１０２ａ、容量素子１０２ｂが形成される位置にレジス
ト１１２が残るように露光・現像処理を施す。

【００２０】図１３参照。ＣＶＤ酸化膜１０６とレジス
ト１１２をマスクにして、ポリシリコン膜１１３をエッ
チング・除去して、フローティングゲート１０５及びポ
リシリコン抵抗１１２ａ、キャパシタ下部電極１１２ｂ
を形成する。

【００２１】図１４参照。続いて、全面にシリコン酸化
物から成る第２の絶縁膜１０７を形成する。第２の絶縁
膜１０７の上にポリシリコン膜を形成して、フローティ
ングゲート１０５の上部から側部にかけて延在するよう
にパターニングしてコントロールゲート１０８ａを形成
する。また、同時に容量素子１０２ｂの上部に容量上部
電極１０８ｂを形成する。そして、フローティングゲー
ト１０５及びコントロールゲート１０８ａに隣接するよ
うに半導体層１０３の表層に不純物にイオン注入して、
ソース・ドレイン（共に不図示）なる両領域を形成す
る。

【００２２】その後、スプリットゲート型フラッシュメ
モリ１０１及び抵抗素子１０２ａ、容量素子１０２ｂの
全体に層間絶縁膜１０９を付して、図１４に示す半導体
装置が完成する。

【００２３】

【発明が解決しようとする課題】上述した半導体装置の
製造方法の図１３において、ＣＶＤ酸化膜１０６とレジ
スト１１２をマスクとして、ポリシリコン膜１１３をエ
ッチングする際に、適正なエッチングの条件を設定する
こと（エッチングガス種や温度、濃度等の適正な選定）
が至極困難であった。

【００２４】これは抵抗素子１０２ａ及び容量素子１０
２ｂを形成する際のレジスト１１２の中にカーボン
（Ｃ）が存在し、酸化膜中の酸素（Ｏ）と結合して、Ｃ
ＶＤ酸化膜１０６のエッチングレートが増加し、フロー
ティングゲート１０５のポリシリコンとのエッチング選
択比が低下することに起因する。

【００２５】例えば、上述したような従来例において、
ポリシリコン膜１１３をエッチングするガス種を選択す
ると、レジスト１１２の影響で、ＣＶＤ酸化膜１０６の
エッチングがレジストのない場合に比べて進み、その直
下の突起部１１０のポリシリコン膜１１３が必要以上に
エッチングされてしまう。また、ポリシリコン膜１１３
のオーバーエッチング中に第１の絶縁膜１０４がエッチ
オフされ、半導体層１０３がエッチングされてしまう。
さらに、フローティングゲート１０５のポリシリコン側
壁面の形成状況も変化し、垂直状況を維持できなくな
る。これらの例については、後述する図１５にて説明す
る。

【００２６】レジストが存在する場合に、レジスト１１
２がない場合と同等のフローティング形状を得るための
エッチング条件を見出すことはとても困難である。仮に
適切なエッチング条件を見つけられたとしても、必要と
するポリシリコン抵抗や容量は様々でありレジスト面積
は設計パターンごとに違うので、そのエッチング条件は
汎用性に乏しいものとなる。つまり、エッチングガス及
びエッチング条件を設計パターンごとに１つ１つ探さね
ばならず、非効率的であることは明らかである。

【００２７】以下に、上述したＣＶＤ酸化膜１０６がエ
ッチングされ、ポリシリコン膜もそれに伴いエッチング
された場合について、図１５を参考にしながら説明す
る。図１５は図１４の突起部１１０付近の拡大図であ
る。

【００２８】同図は理想の突起状態（理想の突起部１１
０を含むフローティングゲート１０５を点線で図示）の
円Ａと、従来例に見られる突起状態の円Ｂとを比較した
ものである。エッチングが行き過ぎると、ＣＶＤ酸化膜
１０６は、円Ａの状態から円Ｂの状態にまでエッチング
が進行する。これに伴い、ＣＶＤ酸化膜１０６直下のフ
ローティングゲート１０５に該当するポリシリコン膜も
エッチングされる。

【００２９】この結果、ＣＶＤ酸化膜１０６の先端の形
状により、円Ｂの突起部は円Ａの突起部よりも先端の先
鋭さが鈍くなる（急峻でなくなる）。つまり、データ消
去時のイレーズ特性（電子の引き抜き）が劣化するとい
う欠点を有することとなる。

【００３０】本発明は、上記欠点に鑑みなされたもので
あり、必要以上にフローティングゲート１０５がエッチ
ングされない混載型のスプリットゲート型フラッシュメ
モリを提供するものである。

【００３１】

【課題を解決するための手段】本発明は、半導体層上
に、素子分離膜及び第１の絶縁膜を形成する工程と、全
面に第１の導電膜、第２の絶縁膜を順次形成する工程
と、前記第２の絶縁膜上の所望位置にマスクを形成し、
当該絶縁膜をエッチングして、前記第１の導電膜上に前
記第２の絶縁膜から成る残部を形成する工程と、前記第
１の導電膜及び前記残部上にシリコン窒化膜を形成し、
前記シリコン窒化膜の所望位置に開口部を設け、当該開
口部を介して前記第１の導電膜の一部をエッチングする
工程と、前記開口部及び前記シリコン窒化膜の表面に第
３の絶縁膜を形成する工程と、前記第３の絶縁膜を前記
シリコン窒化膜が露出するまでエッチングした後に、絶
縁膜シリコン窒化膜を除去し、前記第２、及び第３の絶
縁膜の残部をマスクに、前記第１の導電膜をエッチング
して、前記第３の絶縁膜の残部下にフローティングゲー
トを形成すると共に、前記残部下にポリシリコン抵抗、
又は容量素子の下部電極を、それぞれ形成する工程と、
前記第１の絶縁膜の表面、前記第１の導電膜の側面、前
記第３の絶縁膜の残部の表面、前記残部の側面及び表
面、のそれぞれに第４の絶縁膜を被覆する工程と、全面
に第２の導電膜を形成した後に、当該第２の導電膜上の
所望位置にマスクを形成し、当該第２の導電膜をエッチ
ングして、前記フローティングゲートの上部から側部に
かけて、コントロールゲートを形成し、且つ前記容量素
子の下部電極上の所望位置に容量素子の上部電極を形成
する工程と、を具備することを特徴とする半導体装置の
製造方法を提供する。

【００３２】

【発明の実施の形態】図１乃至図７は本発明の第１の実
施形態に係る製造方法を示す発明を時系列的に示した断
面図である。全図中、同一構成要素には同一の符号を付
した。

【００３３】本実施形態の製造方法によって製造された
半導体装置は、図７に示すものである。本実施形態で
は、スプリットゲート型フラッシュメモリ１と抵抗素子
２ａ及び容量素子２ｂが同一の半導体基板上に形成して
いる点は、図１４に示す従来例と同じである。しかし、
抵抗素子２ａと容量素子２ｂとを形成する方法等は、大
きく従来例とは相違する。

【００３４】以下、本実施形態の製造方法について、図
１乃至図７を参照にして、順次説明する。

【００３５】図１参照：半導体基板（不図示）を用意
し、当該半導体基板上にＰ型の半導体層３を形成する。
次に酸化シリコン膜とシリコン窒化膜とレジスト（共に
不図示）を半導体層３上の表面全体に付し、露光・現像
処理して所望のパターンとしたレジストをマスクとして
シリコン窒化膜をエッチングして開口部（不図示）を形
成し、熱酸化等により素子分離膜としてのＬＯＣＯＳ酸
化膜５を形成する。その後、全面に熱酸化や化学気相成
長法等を施し、第1の絶縁膜４となるための第1の酸化シ
リコン膜（ＳｉＯ₂）を８２Å程度形成する。

【００３６】次に、当該第1の絶縁膜４及びＬＯＣＯＳ
酸化膜５上に、化学気相成長法を用いたシラン（ＳｉＨ
₄）等を窒素（Ｎ₂）や水素（Ｈ₂）雰囲気中で熱分解す
ることでポリシリコン膜６を１２００Å程度形成する。

【００３７】その後、当該ポリシリコン膜６上に熱酸化
や化学気相成長法等により、第２の絶縁膜８を５０〜５
００Å程度形成する。

【００３８】図２参照：次に抵抗素子２ａ及び容量素子
２ｂを形成するために、レジストを塗布し、マスク露光
及び現像処理を施して所望のパターンを形成する。そし
て、異方性エッチングを行って第２の酸化膜８をエッチ
ングし、レジスト７直下のみに第２の酸化膜８を残す
（以下、当該箇所を第２の酸化膜８ａと称す）。

【００３９】図３参照。

【００４０】その後、レジスト７を除去し、ポリシリコ
ン膜６及び第２の酸化膜８ａの表面上に、シリコン窒化
膜９を８００Å程度形成する。

【００４１】続けて、レジスト（不図示）を塗布し、マ
スク露光及び現像処理をして所望のパターンを形成し、
当該シリコン窒化膜９上の所望位置にポリシリコン膜６
が露出するように開口部１１を設ける。続いて、露出し
たポリシリコン膜６の表層部分を等方性ドライエッチン
グまたはウェットエッチングにより除去し、図中に示す
ような開口部１１内に窪みが形成される。

【００４２】図４参照。

【００４３】次に、開口部１１の内部と窪みを完全に充
填するように、及びシリコン窒化膜９の表面を被覆する
ように、ＣＶＤ法により膜厚約４０００Åの第３の絶縁
膜１０ａを形成する。

【００４４】図５参照。

【００４５】続いて、第３の絶縁膜１０ａをシリコン窒
化膜９が露出する位置までエッチバックして第３の絶縁
膜１０ａを残膜した後、シリコン窒化膜９を除去する。

【００４６】これにより、図５に示すように第３の絶縁
膜１０ａが開口部１１の内部に完全に埋設し、第３の絶
縁膜１０ａの上方の一部がポリシリコン膜６の表面から
突出した形状となる。

【００４７】図６参照。

【００４８】その後、第３の絶縁膜１０ａと第２の酸化
膜８ａとをマスクとして、ポリシリコン膜６を異方性エ
ッチングする。ここで本発明の特徴は、抵抗素子２ａ及
び容量素子２ｂ上に、第３の絶縁膜１０ａと同質の酸化
シリコン膜（ＳｉＯ₂）である第２の絶縁膜８ａを残
し、それらをマスクとしてポリシリコン膜６を異方性の
ドライエッチングすることである。上記のエッチング条
件は、一般的にポリシリコンをエッチングするときと同
様なエッチングガス（ＣＦ₄、ＨＢｒ等）を用いる。

【００４９】第２の酸化膜８ａ直下にある、エッチング
によって残したポリシリコン膜６をポリシリコン膜６ａ
とする。このポリシリコン膜６ａはそれぞれ抵抗素子２
a及び容量素子２ｂの下部電極となる。

【００５０】また、ここでポリシリコン膜６ａには、所
望の抵抗値及び容量値を維持する必要がある。その方法
として、以下の２つの方法がある。

【００５１】第１の方法として、抵抗素子２ａ又は容量
素子２ｂの素子形状を形成した後、任意の工程でレジス
トを付し、当該レジストをマスクとして、上述した２つ
のポリシリコン膜６ａに不純物を同時に、または別々に
注入する。このとき、抵抗素子２ａは任意の抵抗値にな
るように不純物を注入し、容量素子２ｂの下部電極は、
電極の空乏化を防止するために、５×１０¹⁵（個／ｃｍ
²）程度の不純物を注入する。

【００５２】第２の方法として、後述する半導体層３内
のトランジスタのソース・ドレインを形成する際に行う
イオン注入と同時に、抵抗素子２ａのポリシリコン膜６
ａにもイオン注入を行なう。この場合、上記第１の方法
よりもレジストを形成しない分だけ、工程数を削減でき
るメリットがある。

【００５３】図７参照。

【００５４】その後、第４の絶縁膜１３をスプリットゲ
ート型フラッシュメモリ１、抵抗素子２ａ及び容量素子
２ｂの全面に被覆する。次に当該第４の絶縁膜１３上に
ポリシリコン膜１４を被覆する。当該ポリシリコン膜上
に不図示なレジストを形成し、露光・現像処理を行って
所望のパターンを形成する。そして、当該レジストをマ
スクとして前記ポリシリコン膜を異方性エッチングする
ことでコントロールゲート１４ａ及び容量上部電極１４
ｂを形成する。

【００５５】尚、ここでコントロールゲート１４ａ及び
容量上部電極１４ｂを形成するためのポリシリコン膜
は、ポリシリコンとタングステンシリサイドとの積層で
もよい。

【００５６】次に、形成したフローティングゲート１２
及びコントロールゲート１４をマスクにして、不純物を
半導体層３にイオン注入して、ソース・ドレイン（共に
不図示）なる両領域を形成する。ここで、上述したよう
に不純物の注入は所望の抵抗値を得るために図６のポリ
シリコン膜６ａに行う場合もある。

【００５７】そして、スプリットゲート型フラッシュメ
モリ１、抵抗素子２ａ及び容量素子２ｂの全体に層間絶
縁膜１５を付す。そして、図７に示すスプリットゲート
型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂ
を有する混載型の半導体装置が完成する。

【００５８】図８は本発明の第２の実施形態に係る半導
体装置を示す断面図である。第１の実施形態（図７）と
の相違点は、容量素子２ｃの形状である。第１の実施形
態と同一構成要素には同一の符号を付し、同一内容につ
いては説明を省略する。

【００５９】本実施形態の特徴は、容量素子２ｃにおい
て容量上部電極１４ｃが第４の絶縁膜１３を介して容量
下部電極１２ｂ上に存在していることである。また、第
２の絶縁膜８ｃは、容量下部電極１２ｂの表面上に形成
され、容量上部電極１４ｃと一定の離間距離を維持して
形成される。一般的に容量素子２ｃの容量値は、容量上
部電極１４ｃと容量下部電極１２ｂとの距離に依存す
る。つまり、本実施形態ではその距離が、薄い第４の絶
縁膜１３だけとなり、高い容量値を持つことが可能とな
る。

【００６０】本実施形態の製造方法は、本発明の第１の
実施形態の製造方法と大きく相違しないが、図６に示す
工程において、容量素子２ｃの酸化シリコン膜８ａを選
択的にエッチングして、離間したポリシリコン膜８ｃ、
８ｃを形成する。

【００６１】本発明（第１及び第２の実施形態）の特徴
は、抵抗素子２ａ及び容量素子２ｂ、２ｃの下部電極の
形成の際に、ポリシリコン膜６をエッチングすること
で、フローティングゲート１２の過剰なエッチングを防
止することにある。

【００６２】この結果、本発明ではポリシリコン膜６の
膜厚と第２の絶縁膜８ａの膜厚との比率が２４：１〜１
２：５となる。

【００６３】尚、本発明（第１及び第２の実施形態）で
は、抵抗素子２ａと容量素子２ｂ、２ｃとを同時に形成
する製造方法を開示した。しかし、本発明では、抵抗素
子２ａ又は容量素子２ｂ、２ｃを別個に形成するもので
もよい。

【００６４】以上より、本発明の製造方法では、抵抗素
子２ａ及び容量素子２ｂの下部電極は第３の絶縁膜１０
ａと同材質の第２の酸化膜８を、その上方に有するた
め、レジストを必要としないので、ポリシリコン膜６を
エッチングする際のレジストの影響について考える必要
はない。

【００６５】この結果、第３の絶縁膜１０ａ及びその直
下に存在するフローティングゲート１２が必要以上にエ
ッチングされることはなくなり、第３の絶縁膜１０ａの
端部の直下にあるフローティングゲート１２の突起部は
先鋭な状態を維持できる。そして、スプリットゲート型
フラッシュメモリ１のデータ消去特性（電子の引き抜き
効率等）が劣化することはない。

【００６６】尚、上述した実施形態では、抵抗素子２ａ
及び容量素子２ｂ、２ｃを半導体層３上のＬＯＣＯＳ酸
化膜６上に形成した例を開示したが、当該ＬＯＣＯＳ酸
化膜６は本発明にかならずしも必要な要素ではない。

【００６７】また、抵抗素子２ａの周囲にサイドウォー
ルスペーサを形成したもの、及び第２の酸化膜８の一部
がサイドウォールスペーサ化したものも、本発明に含ま
れる。

【００６８】

【発明の効果】フローティングゲート１２直下のポリシ
リコン膜が、エッチングの際に必要以上にエッチングさ
れることがなくなる。これにより、フローティングゲー
トの先端の突起部が先鋭に保たれ、データ消去時のイレ
ーズ特性（電子の引き抜き）が劣化することはなくな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図６】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図７】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を示す断面図である。

【図９】従来の半導体装置に係る製造方法を示す断面図
である。

【図１０】従来の半導体装置に係る製造方法を示す断面
図である。

【図１１】従来の半導体装置に係る製造方法を示す断面
図である。

【図１２】従来の半導体装置に係る製造方法を示す断面
図である。

【図１３】従来の半導体装置に係る製造方法を示す断面
図である。

【図１４】従来の半導体装置に係る製造方法を示す断面
図である。

【図１５】従来の半導体装置の欠点を説明する拡大断面
図である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体層上に、素子分離膜及び第１の絶
   縁膜を形成する工程と、 全面に第１の導電膜、第２の絶縁膜を順次形成する工程
   と、 前記第２の絶縁膜上の所望位置にマスクを形成し、当該
   絶縁膜をエッチングして、前記第１の導電膜上に前記第
   ２の絶縁膜から成る残部を形成する工程と、 前記第１の導電膜及び前記残部上にシリコン窒化膜を形
   成し、前記シリコン窒化膜の所望位置に開口部を設け、
   当該開口部を介して前記第１の導電膜の一部をエッチン
   グする工程と、 前記開口部及び前記シリコン窒化膜の表面に第３の絶縁
   膜を形成する工程と、 前記第３の絶縁膜を前記シリコン窒化膜が露出するまで
   エッチングした後に、絶縁膜シリコン窒化膜を除去し、
   前記第２、及び第３の絶縁膜の残部をマスクに、前記第
   １の導電膜をエッチングして、前記第３の絶縁膜の残部
   下にフローティングゲートを形成すると共に、前記残部
   下にポリシリコン抵抗をそれぞれ形成する工程と、 前記第１の絶縁膜の表面、前記第１の導電膜の側面、前
   記第３の絶縁膜の残部の表面、前記残部の側面及び表
   面、のそれぞれに第４の絶縁膜を被覆する工程と、 全面に第２の導電膜を形成した後に、当該第２の導電膜
   上の所望位置にマスクを形成し、当該第２の導電膜をエ
   ッチングして、前記フローティングゲートの上部から側
   部にかけて、コントロールゲートを形成する工程と、を
   具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体層上に、素子分離膜及び第１の絶
   縁膜を形成する工程と、 全面に第１の導電膜、第２の絶縁膜を順次形成する工程
   と、 前記第２の絶縁膜上の所望位置にマスクを形成し、当該
   絶縁膜をエッチングして、前記第１の導電膜上に前記第
   ２の絶縁膜から成る残部を形成する工程と、 前記第１の導電膜及び前記残部上にシリコン窒化膜を形
   成し、前記シリコン窒化膜の所望位置に開口部を設け、
   当該開口部を介して前記第１の導電膜の一部をエッチン
   グする工程と、 前記開口部及び前記シリコン窒化膜の表面に第３の絶縁
   膜を形成する工程と、 前記第３の絶縁膜を前記シリコン窒化膜が露出するまで
   エッチングした後に、絶縁膜シリコン窒化膜を除去し、
   前記第２、及び第３の絶縁膜の残部をマスクに、前記第
   １の導電膜をエッチングして、前記第３の絶縁膜の残部
   下にフローティングゲートを形成すると共に、前記残部
   下に容量素子の下部電極をそれぞれ形成する工程と、 前記第１の絶縁膜の表面、前記第１の導電膜の側面、前
   記第３の絶縁膜の残部の表面、前記残部の側面及び表
   面、のそれぞれに第４の絶縁膜を被覆する工程と、 全面に第２の導電膜を形成した後に、当該第２の導電膜
   上の所望位置にマスクを形成し、当該第２の導電膜をエ
   ッチングして、前記フローティングゲートの上部から側
   部にかけて、コントロールゲートを形成し、且つ前記下
   部電極上の所望位置に前記第４の絶縁膜を介して、前記
   容量素子の上部電極を形成する工程と、を具備すること
   を特徴とする半導体装置の製造方法。
3. 【請求項３】 前記第２の絶縁膜の膜厚が５０〜５００
   Åであることを特徴とする請求項１、又は２、記載の半
   導体装置の製造方法。
4. 【請求項４】 前記第１の導電膜の膜厚と前記第２の絶
   縁膜の膜厚の比率が２４：１〜１２：５であることを特
   徴とした請求項１、又は２、又は３、記載の半導体装置
   の製造方法。