TW201735374A - 半導體裝置及其製造方法 - Google Patents

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Tatsuyoshi Mihara
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Abstract

本發明之目的在於令半導體裝置的性能提高。為了達成上述目的，本發明之鰭部(fin)FA包含：區域FA1，以及相對於區域FA1配置在X軸方向的正側的區域FA 2。控制閘極電極CG，覆蓋區域FA1的頂面、區域FA1的Y軸方向的正側的側面SS1，以及區域FA1的Y軸方向的負側的側面SS2；記憶體閘極電極MG，覆蓋區域FA2的頂面、區域FA2的Y軸方向的正側的側面SS3，以及區域FA2的Y軸方向的負側的側面SS4。區域FA2的頂面，比區域FA1的頂面更低；側面SS3，在Y軸方向上，相對於側面SS1配置在Y軸方向的負側。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其可適當應用於例如具備形成於半導體基板的半導體元件的半導體裝置以及其製造方法。
具有在半導體基板上形成了例如非揮發性記憶體等的記憶體單元等的記憶體單元區域的半導體裝置，廣泛地為人所使用。例如，有時會形成由使用了MON OS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬-氧化物-氮化物-氧化物-半導體)膜的分裂閘極型單元所構成的記憶體單元，作為非揮發性記憶體。此時，記憶體單元，係由具有控制閘極電極的控制電晶體以及具有記憶體閘極電極的記憶體電晶體的2個MISFET(Metal Insulator Semiconductor Field Effect Transistor， 金屬絕緣體半導體場效電晶體)所形成。
該記憶體閘極電極，係在控制閘極電極的側面上隔著絶緣膜將導電膜留下而成為側壁間隔件狀所形成。另外，在記憶體閘極電極與控制閘極電極之間，以及，記憶體閘極電極與半導體基板之間，形成了內部具有電荷儲存部的絶緣膜。
日本特開2006-332143號公報(專利文獻1)揭示了以下技術：在具有形成於半導體基板的非揮發性記憶元件的半導體裝置中，非揮發性記憶元件具有控制閘極電極，以及與控制閘極電極相鄰設置的記憶體閘極電極。
日本特開2006-41354號公報(專利文獻2)揭示了以下技術：在半導體裝置中， 於半導體基板的表面形成凸型形狀的活性區域，並配置選擇閘極或記憶體閘極， 使之跨過該凸型活性區域。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2006-332143號公報 [專利文獻2]日本特開2006-41354號公報
[發明所欲解決的問題] 在該等具有由分裂閘極型單元所構成的記憶體單元的半導體裝置中，例如藉由對絶緣膜的內部的電荷儲存部注入電子，以寫入資料。另外，例如藉由對絶緣膜的內部的電荷儲存部注入電洞，以刪除資料。
然而，根據電荷儲存部的形狀，寫入資料時對電荷儲存部所注入之電子的分布與刪除資料時對電荷儲存部所注入之電洞的分布，有時會彼此相異。尤其，當控制閘極電極與記憶體閘極電極跨過作為突出部的鰭部(fin)時，分別在鰭部的頂面側以及兩側面側，寫入資料時對電荷儲存部所注入之電子的分布與刪除資料時對電荷儲存部所注入之電洞的分布，更容易彼此相異。在該等情況下，當將寫入動作與刪除動作重複複數次時，留在包含電荷儲存部的絶緣膜的電洞的數目會增加，記憶體單元的保持特性會降低，而無法令半導體裝置的特性提高。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
根據一實施態樣，半導體裝置，具有從半導體基板的主面突出的突出部；突出部包含：第1區域，以及在俯視下，相對於第1區域配置在第1方向的第1側的第2區域。控制閘極電極，覆蓋第1區域的第1頂面、第1區域的第2方向的第2側的第1側面，以及第1區域的第2方向的第2側的相反側的第2側面；第2閘極電極，覆蓋第2區域的第2頂面、第2區域的第2側的第3側面，以及第2區域的第2側的相反側的第4側面。第2頂面，比第1頂面更低；第3側面，在第2方向上，相對於第1側面配置在第2側的相反側。
另外，根據另一實施態樣，在半導體裝置的製造方法中，形成從半導體基板的主面突出，並包含第1區域以及在俯視下相對於第1區域配置在第1側的第2區域在內的突出部。接著，形成覆蓋第1區域的第1頂面、第1區域的第2方向的第2側的第1側面，以及第1區域的第2方向的第2側的相反側的第2側面的第1閘極電極。接著，藉由蝕刻第2區域，令第2區域的第2頂面比第1頂面更低，並令第2區域的第2側的第3側面，在第2方向上，相對於第1側面往第2側的相反側後退。接著，在突出部上以及第1閘極電極的表面，形成內部具有電荷儲存部的絶緣膜， 並在絶緣膜上形成導電膜。接著，藉由回蝕導電膜，形成覆蓋第2頂面、第3側面，以及第2區域的第2方向的第2側的相反側的第4側面的第2閘極電極。 [發明的功效]
若根據其中一實施態樣，便可令半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，係根據圖式詳細説明代表性實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
再者，在實施態樣所使用的圖式中，即使是剖面圖，為了令圖式更容易檢視，有時也會省略影線。
(實施態樣) ＜半導體晶片的布局構造例＞ 針對本實施態樣的具有非揮發性記憶體的半導體裝置一邊參照圖式一邊進行説明。首先，針對形成了包含非揮發性記憶體在內的系統的半導體裝置(半導體晶片)的布局構造進行説明。
圖1，係表示實施態樣的半導體晶片的布局構造例的圖式。在圖1中，半導體晶片CHP，具有：CPU(Central Processing Unit，中央處理單元)100、RAM(Ran dom Access Memory，隨機存取記憶體)200、類比電路300、EEPROM(Electrically Erasable Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體) 400、快閃記憶體500，以及I/O(Input/Output，輸入/輸出)電路600，並構成半導體裝置。
CPU(電路)100，亦稱為中央運算處理裝置，其係從記憶裝置讀取命令並解讀，然後根據於此實行各式各樣的運算或控制的構件。
RAM(電路)200，係可隨機地讀取記憶資訊(亦即讀取隨機記憶的記憶資訊)， 並新寫入記憶資訊的記憶體，亦稱為可隨機寫入讀取的記憶體。作為RAM，係使用靜態電路的SRAM(Static RAM)。
類比電路300，係處理在時間上連續變化的電壓或電流的信號(亦即類比信號)的電路，例如由增幅電路、轉換電路、調變電路、振動電路以及電源電路等所構成。
EEPROM400以及快閃記憶體500，係寫入動作以及刪除動作均可電性改寫的非揮發性記憶體的一種，亦稱為可電性刪除可程式化讀取專用記憶體。該EEP ROM400以及快閃記憶體500的記憶體單元，係由記憶(記憶體)用的例如MONOS型電晶體或MNOS(Metal-Nitride-Oxide-Semiconductor，金屬-氮化物-氧化物-半導體)型電晶體所構成。EEPROM400與快閃記憶體500的相異點在於：EEPROM 400，例如，係能以位元組為單位進行刪除的非揮發性記憶體，相對於此，快閃記憶體500，例如，係能以字元線為單位進行刪除的非揮發性記憶體。一般而言，於快閃記憶體500，記憶了用CPU100實行各種處理的程式等。相對於此，於EEPR OM400，則記憶了改寫頻度較高的各種資料。EEPROM400或快閃記憶體500，具有：複數個非揮發性記憶體單元配置成行列狀的記憶體單元陣列，以及除此以外的位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路、寫入電路等。
I/O電路600，係輸入輸出電路，其係用來實行從半導體晶片CHP內到半導體晶片CHP的外部所連接之裝置的資料的輸出，或從半導體晶片CHP的外部所連接之裝置到半導體晶片內的資料的輸入的電路。
本實施態樣的半導體裝置，具有記憶體單元形成區域。於記憶體單元形成區域，形成了複數個非揮發性記憶體單元配置成行列狀的記憶體單元陣列。以下，針對記憶體單元形成區域逕行圖示以及説明。
另一方面，在以下的圖式以及説明中雖省略，惟本實施態樣的半導體裝置，具有邏輯電路形成區域。於邏輯電路形成區域，形成了CPU100、RAM200、類比電路300、I/O電路600，以及，EEPROM400或快閃記憶體500的位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路、寫入電路等。
＜半導體裝置的構造＞ 接著，針對本實施態樣的半導體裝置的構造進行説明。圖2，係實施態樣的半導體裝置的主要部位俯視圖。圖3以及圖4，係實施態樣的半導體裝置的主要部位立體圖。圖4，顯示出為了簡化圖式，而從圖3所示的立體圖，除去閘極絶緣膜GIc(參照圖5)、控制閘極電極CG、閘極絶緣膜GIm以及記憶體閘極電極MG的透視狀態。
圖5~圖8，係實施態樣的半導體裝置的主要部位剖面圖。圖5，係沿著圖2的A-A線的剖面圖、沿著圖2的B-B線的剖面圖，以及沿著圖2的C-C線的剖面圖。其中，沿著圖2的A-A線的剖面，係圖3的平面PP1所形成的剖面，沿著圖2的B-B線的剖面，係圖3的平面PP2所形成的剖面，沿著圖2的C-C線的剖面，係圖3的平面PP3所形成的剖面。圖6，係沿著圖5的D-D線的剖面圖，其顯示出在圖2所示的俯視圖之中被二點鏈線所包圍的區域RG1。另外，沿著圖5的D-D線的剖面，係圖3的平面PP4所形成的剖面。
圖7，將在圖5所示的剖面圖之中被二點鏈線所包圍的區域RG2放大表示，圖8，將在圖6所示的剖面圖之中被二點鏈線所包圍的區域RG3放大表示。另外，在圖7以及圖8中，為了簡化圖式，從圖5以及圖6所示的剖面圖，省略n- 型半導體區域VMG、金屬矽化物層13、絶緣膜14以及層間絶緣膜15的圖式。
在圖5之中，沿著圖2的A-A線的剖面圖，顯示出2個作為記憶體單元MC的記憶體單元MC1以及MC2。記憶體單元MC1以及MC2，以記憶體單元MC1與記憶體單元MC2之間的平面(後述的YZ平面)作為對稱面互相對稱配置。以下，針對2個記憶體單元MC1以及MC2之中的記憶體單元MC1進行説明。
另外，在本實施態樣中，係針對記憶體單元MC具有n通道型的控制電晶體CT以及記憶體電晶體MT的態樣進行説明。然而，亦可將導電型反轉，而令記憶體單元MC具有p通道型的控制電晶體CT以及記憶體電晶體MT。
如圖2以及圖5所示的，半導體裝置，具有半導體基板1。半導體基板1，係由具有例如1~10Ωcm左右的比電阻的p型單晶矽等所構成的半導體晶圓。半導體基板1，具有主面1a，以及位於主面1a的相反側的主面1b。
如圖2以及圖5所示的，將在半導體基板1的主面1a內互相交叉(宜為正交)的2個方向設為X軸方向以及Y軸方向，將與半導體基板1的主面1a垂直的方向(亦即上下方向)設為Z軸方向。另外，圖3、圖4、圖6~圖8中的X軸方向、Y軸方向以及Z軸方向的定義，與圖2以及圖5相同。另外，在本案說明書中，所謂在俯視下，係指從與半導體基板1的主面1a垂直的方向觀察的意思。
如圖2所示的，在半導體基板1上，例如在X軸方向上延伸的複數個鰭部FA，在Y軸方向上等間隔配置。鰭部FA，係從半導體基板1的主面1a突出的長方體的突出部(凸部)，鰭部FA的下部，被覆蓋半導體基板1的主面的元件分離膜STM所包圍。鰭部FA，係半導體基板1的一部分，且係半導體基板1的活性區域。另外，在俯視下，相鄰的鰭部FA之間的溝部的下部，被元件分離膜STM所填埋，鰭部FA的下部的Y軸方向的兩側，被元件分離膜STM所包圍。鰭部FA，係用來形成記憶體單元MC的活性區域。
在複數個元件分離膜STM上，以及，在複數個鰭部FA上，形成(亦即配置)了在Y軸方向上延伸的複數個控制閘極電極CG以及複數個記憶體閘極電極MG。 複數個記憶體閘極電極MG，各自與複數個控制閘極電極CG分別相鄰。在控制閘極電極CG與記憶體閘極電極MG的組合中，在鰭部FA之中的夾著控制閘極電極CG位於記憶體閘極電極MG的相反側的部分，形成了作為汲極區域的半導體區域MD。另外，在鰭部FA之中的夾著記憶體閘極電極MG位於控制閘極電極CG的相反側的部分，形成了作為源極區域的半導體區域MS。半導體區域MD以及半導體區域MS，係n型的半導體區域。半導體區域MD，形成在相鄰的2個控制閘極電極CG之間，圖式雖省略，惟半導體區域MS，形成在相鄰的2個記憶體閘極電極MG之間。利用控制閘極電極CG、記憶體閘極電極MG、半導體區域MD，以及半導體區域MS，形成了作為非揮發性記憶體的記憶體單元MC。
亦即，本實施態樣的記憶體單元，具有以控制閘極電極CG以及記憶體閘極電極MG各自跨過鰭部FA的方式形成的鰭部型的構造。藉由具有該等鰭部型的構造，便可一邊確保通道寬度一邊縮小記憶體單元MC在Y軸方向上的寬度，以令記憶體單元積體化。
在X軸方向上鄰接的2個記憶體單元MC，其半導體區域MD或半導體區域MS為共有。共有作為汲極區域的半導體區域MD的2個記憶體單元MC，在X軸方向上，夾著該半導體區域MD互相鏡像對稱，亦即配置成以通過該半導體區域MD的YZ平面作為對稱面互相面對稱。另外，圖式雖省略，惟共有作為源極區域的半導體區域MS的2個記憶體單元MC，在X軸方向上，夾著該半導體區域MS互相鏡像對稱，亦即配置成以通過該半導體區域MS的YZ平面作為對稱面互相面對稱。在此，YZ平面，係與X軸方向垂直的平面。
例如於在X軸方向上延伸的鰭部FA，沿著X軸方向形成了複數個記憶體單元MC，在X軸方向上排列的複數個記憶體單元MC的作為源極區域的半導體區域MD，透過形成在接觸孔CNT內的作為接觸電極的插塞PG，與在X軸方向上延伸的金屬配線MW1連接。另外，在Y軸方向上排列的複數個記憶體單元MC的作為源極區域的半導體區域MS，透過形成在接觸孔CNT內的插塞PG，與在Y軸方向上延伸的金屬配線MW2連接。在金屬配線MW1以及MW2之中，一方為例如源極線，另一方為例如位元線。另外，金屬配線MW1與金屬配線MW2亦可為不同層的金屬配線。
接著，參照圖5~圖8，針對形成於鰭部FA的記憶體單元MC的構造進行説明。另外，以下，係針對在X軸方向上相鄰的2個記憶體單元MC(亦即記憶體單元MC1以及MC2)之中的相對於記憶體單元MC2配置在X軸方向的正側的記憶體單元MC1進行説明。
如前所述的，鰭部FA，係半導體基板1的一部分，從半導體基板1的主面1a突出。鰭部FA的下部的Y軸方向的兩側，被形成在半導體基板1的主面1a上的元件分離膜STM所包圍。亦即，鰭部FA之間，由元件分離膜STM分隔開。在鰭部FA的內部，形成了p型的半導體區域(亦即p型井PW)。換言之，鰭部FA，形成在p型井PW內。
如圖5~圖8所示的，在本實施態樣中，在鰭部FA之中，形成了1個記憶體單元MC的部分，包含區域FA1、區域FA2，以及區域FA3在內。在鰭部FA之中的形成了記憶體單元MC1的部分中，區域FA2，在俯視下，相對於區域FA1配置在X軸方向的正側，且與區域FA1相鄰。另外，在鰭部FA之中的形成了記憶體單元MC1的部分中，區域FA3，在俯視下，相對於區域FA1配置在X軸方向的負側，亦即配置在X軸方向的正側的相反側，且與區域FA1相鄰。
另外，在本案說明書中，「X軸方向的正側」，係表示圖中的表示X軸方向的箭號的延伸方向側，「X軸方向的負側」係表示上述「正側」的相反側。另外，Y軸方向的正側以及負側也是同樣。
亦可在區域FA1與區域FA2之間，配置區域FA21，為較佳的態樣。或者，區域FA2亦可與區域FA1鄰接。另外，亦可在區域FA1與區域FA3之間，配置區域FA31，為較佳的態樣。或者，區域FA3亦可與區域FA1鄰接。
如圖7以及圖8所示的，將區域FA1的頂面稱為頂面TS1，將區域FA1的Y軸方向的正側的側面稱為側面SS1，將區域FA1的Y軸方向的負側(亦即Y軸方向的正側的相反側)的側面稱為側面SS2。將區域FA2的頂面稱為頂面TS2，將區域FA2的Y軸方向的正側的側面稱為側面SS3，將區域FA2的Y軸方向的負側的側面稱為側面SS4。將區域FA3的頂面稱為頂面TS3，將區域FA3的Y軸方向的正側的側面稱為側面SS5，將區域FA3的Y軸方向的負側的側面稱為側面SS6。
在鰭部FA的區域FA1上，隔著閘極絶緣膜GIc形成了控制閘極電極CG，在鰭部FA的區域FA2上，隔著閘極絶緣膜GIm形成了記憶體閘極電極MG。在控制閘極電極CG與記憶體閘極電極MG之間，隔設著閘極絶緣膜GIm，控制閘極電極CG與記憶體閘極電極MG，被閘極絶緣膜GIm電性分離。另外，亦可在控制閘極電極CG與記憶體閘極電極MG之間，隔設閘極絶緣膜GIm以外的絶緣膜，令其電性分離。
具體而言，控制閘極電極CG，形成在區域FA1的頂面TS1上、區域FA1的側面SS1上，以及區域FA1的側面SS2上。換言之，控制閘極電極CG，以覆蓋區域FA1的頂面TS1、區域FA1的側面SS1，以及區域FA1的側面SS2的方式形成。閘極絶緣膜GIc，形成在控制閘極電極CG與區域FA1的頂面TS1之間、控制閘極電極CG與區域FA1的側面SS1之間，以及控制閘極電極CG與區域FA1的側面SS2之間。
記憶體閘極電極MG，以及，記憶體閘極電極MG的側面上的側壁間隔件SW， 形成在區域FA2的頂面TS2上、區域FA2的側面SS3上，以及區域FA2的側面SS4上。換言之，記憶體閘極電極MG，以及，記憶體閘極電極MG的側面上的側壁間隔件SW，以覆蓋區域FA2的頂面TS2、區域FA2的側面SS3，以及區域FA2的側面SS4的方式形成。閘極絶緣膜GIm，形成在記憶體閘極電極MG與控制閘極電極CG之間、記憶體閘極電極MG與區域FA2的頂面TS2之間、記憶體閘極電極MG與區域FA2的側面SS3之間，以及記憶體閘極電極MG與區域FA2的側面SS4之間。n- 型半導體區域11a以及n+ 型半導體區域12a，形成在區域FA2內。
控制閘極電極CG的側面上的側壁間隔件SW，形成在區域FA3的頂面TS3上、 區域FA3的側面SS5上，以及區域FA3的側面SS6上。換言之，控制閘極電極CG的側面上的側壁間隔件SW，以覆蓋區域FA3的頂面TS3、區域FA3的側面SS5，以及區域FA3的側面SS6的方式形成。n- 型半導體區域11b以及n+ 型半導體區域12 b，形成在區域FA3內。
另外，在本案說明書中，所謂形成在控制閘極電極CG的側面上，係指以覆蓋控制閘極電極CG的該側面的方式形成，所謂形成在記憶體閘極電極MG的側面上，係指以覆蓋記憶體閘極電極MG的該側面的方式形成。
閘極絶緣膜GIc，包含絶緣膜3。絶緣膜3，係由氧化矽膜、氮化矽膜或氮氧化矽膜，或是具有比氮化矽膜更高的相對介電常數的高介電常數膜(亦即所謂的High-k膜)所構成。另外，在本案中，當提及High-k膜或高介電常數膜，係指介電常數(相對介電常數)比氮化矽更高的膜層。作為絶緣膜3，例如，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜。
閘極絶緣膜GIm，包含絶緣膜6。絶緣膜6，例如係包含絶緣膜6a、絶緣膜6a上的作為電荷儲存部的絶緣膜6b，以及絶緣膜6b上的絶緣膜6c在內的堆疊膜。
另外，記憶體閘極電極MG與鰭部FA的區域FA2之間的閘極絶緣膜GIm，如前所述的，具有作為記憶體電晶體MT的閘極絶緣膜的功能。另一方面，記憶體閘極電極MG與控制閘極電極CG之間的閘極絶緣膜GIm，具有作為用來令記憶體閘極電極MG與控制閘極電極CG之間絶緣(亦即電性分離)的絶緣膜的功能。
絶緣膜6b，係用來累積電荷的絶緣膜，具有作為電荷儲存部的功能。亦即，絶緣膜6b，係形成在絶緣膜6中的捕集性絶緣膜。因此，絶緣膜6，可視為係在其內部具有電荷儲存部的絶緣膜。
位於絶緣膜6b上下的絶緣膜6c以及絶緣膜6a，可發揮作為封鎖電荷的電荷阻擋層的功能。藉由構成用絶緣膜6c以及絶緣膜6a夾住絶緣膜6b的構造，便可在絶緣膜6b累積電荷。
作為絶緣膜6a，例如，可使用將鰭部FA的區域FA2的表面熱氧化所形成的氧化矽膜。可將絶緣膜6a的膜厚，設為例如4nm左右。作為絶緣膜6b，可使用例如氮化矽膜或矽酸鉿膜。可將絶緣膜6b的膜厚，設為例如7nm左右。作為絶緣膜6c，可使用例如氧化矽膜、氮氧化矽膜或氧化鋁膜。可將絶緣膜6c的膜厚，設為例如9nm左右。
包含氧化矽膜在內的絶緣膜6a、包含氮化矽膜在內的絶緣膜6b，以及包含氧化矽膜在內的絶緣膜6c，亦可視為係ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。
控制閘極電極CG，包含導電膜4。導電膜4，係由矽所構成，例如係由導入了n型雜質的多晶矽膜(亦即n型多晶矽膜)等所構成。具體而言，控制閘極電極CG，包含形成了圖案的導電膜4。
記憶體閘極電極MG，包含導電膜7。導電膜7，係由矽所構成，例如係由導入了n型雜質的多晶矽膜(亦即n型多晶矽膜)等所構成。記憶體閘極電極MG，係由對在鰭部FA上以覆蓋控制閘極電極CG的方式形成的導電膜7進行異向性蝕刻(亦即回蝕)，而在控制閘極電極CG的側壁上隔著絶緣膜6留下導電膜7所形成。因此，記憶體閘極電極MG，在控制閘極電極CG的側壁上，隔著絶緣膜6形成側壁間隔件狀。
帽蓋絶緣膜CP1，包含例如氮化矽膜等含有矽與氮的絶緣膜5在內。帽蓋絶緣膜CP1，係保護控制閘極電極CG的保護膜，其係使導電膜4圖案化以形成控制閘極電極CG時的硬遮罩膜。或者，帽蓋絶緣膜CP1，係在回蝕導電膜7以形成記憶體閘極電極MG時用來分別調整各記憶體閘極電極MG的頂面的高度的帽蓋膜。另外，亦可在帽蓋絶緣膜CP1與控制閘極電極CG之間，形成例如氧化矽膜等含有矽與氧的帽蓋絶緣膜。
半導體區域MS，係具有作為源極區域或汲極區域的其中一方的功能的半導體區域，半導體區域MD，係具有作為源極區域或汲極區域的另一方的功能的半導體區域。在此，半導體區域MS，例如係具有作為源極區域的功能的半導體區域，半導體區域MD，例如係具有作為汲極區域的功能的半導體區域。半導體區域MS以及MD各自係由導入了n型雜質的半導體區域所構成，且各自具備LDD(Li ghtly doped drain，輕摻雜汲極)構造。
源極用的半導體區域MS，包含n- 型半導體區域11a，以及具有比n- 型半導體區域11a更高的雜質濃度的n+ 型半導體區域12a。另外，汲極用的半導體區域MD，包含n- 型半導體區域11b，以及具有比n- 型半導體區域11b更高的雜質濃度的n+ 型半導體區域12b。
在記憶體閘極電極MG以及控制閘極電極CG的並未互相鄰接的該側的側壁上，形成了由氧化矽膜、氮化矽膜或該等膜層的堆疊膜等的絶緣膜所構成的側壁間隔件SW。於夾著控制閘極電極CG在記憶體閘極電極MG的相反側與控制閘極電極CG相鄰的部分，形成了側壁間隔件SW。然後，於夾著記憶體閘極電極MG在控制閘極電極CG的相反側與記憶體閘極電極MG相鄰的部分，形成了側壁間隔件SW。
另外，如圖5~圖8所示的，亦可在控制閘極電極CG與側壁間隔件SW之間，以及，記憶體閘極電極MG與側壁間隔件SW之間，隔設例如由氧化矽所構成的絶緣膜SIF。
n- 型半導體區域11a，以相對於記憶體閘極電極MG的側面自我對準的方式形成，n+ 型半導體區域12a，以相對於記憶體閘極電極MG的側面上的側壁間隔件SW的側面自我對準的方式形成。因此，低濃度的n- 型半導體區域11a，形成於區域FA2之中的與覆蓋記憶體閘極電極MG的側面的側壁間隔件SW互相對向的部分，高濃度的n+ 型半導體區域12a，相對於低濃度的n- 型半導體區域11a形成於控制閘極電極CG側的相反側。然後，高濃度的n+ 型半導體區域12a，以與低濃度的n- 型半導體區域11a接觸的方式形成。
n- 型半導體區域11b，以相對於控制閘極電極CG的側面自我對準的方式形成，n+ 型半導體區域12b，以相對於控制閘極電極CG的側面上的側壁間隔件SW的側面自我對準的方式形成。因此，低濃度的n- 型半導體區域11b，形成於區域FA3之中的與覆蓋控制閘極電極CG的側面的側壁間隔件SW互相對向的部分，高濃度的n+ 型半導體區域12b，相對於低濃度的n- 型半導體區域11b形成於記憶體閘極電極MG側的相反側。然後，高濃度的n+ 型半導體區域12b，以與低濃度的n- 型半導體區域11b接觸的方式形成。另外，如前所述的，相鄰的2個記憶體單元MC，共有高濃度的n+ 型半導體區域12b。
另外，關於區域FA2之中的從元件分離膜STM露出的部分，無論在哪個高度位置，n- 型半導體區域11a以及n+ 型半導體區域12a，從區域FA2的側面SS3到區域FA2的側面SS4，在區域FA2內連續形成。另外，關於區域FA3之中的從元件分離膜STM露出的部分，無論在哪個高度位置，n- 型半導體區域11b以及n+ 型半導體區域12b，從區域FA3的側面SS5到區域FA3的側面SS6，在區域FA3內連續形成。
在鰭部FA之中，於隔著閘極絶緣膜GIc對向控制閘極電極CG的部分，形成了控制電晶體CT的通道區域。
在鰭部FA之中，於隔著閘極絶緣膜GIm對向記憶體閘極電極MG的部分，形成n- 型半導體區域VMG。n- 型半導體區域VMG，係用來調整記憶體電晶體MT的閾値電壓Vth的構件，以與n- 型半導體區域11a接觸的方式形成。另外，n- 型半導體區域VMG中的n型雜質的濃度，比n- 型半導體區域11a中的n型雜質的濃度更低。
在n+ 型半導體區域12a以及12b各自之上，亦即於n+ 型半導體區域12a以及12b各自的表面，利用自我對準矽化物(Salicide，Self Aligned Silicide)技術等，形成了金屬矽化物層13。金屬矽化物層13，例如係由鈷矽化物層、鎳矽化物層，或是添加了鉑的鎳矽化物層等所構成。利用金屬矽化物層13，可令擴散電阻或接觸電阻趨向低電阻化。另外，金屬矽化物層13，亦可形成在記憶體閘極電極MG之上。
在元件分離膜STM上以及鰭部FA上，以覆蓋控制閘極電極CG、帽蓋絶緣膜CP1、記憶體閘極電極MG以及各側壁間隔件SW的方式，形成了絶緣膜14。絶緣膜14，例如係由氮化矽膜等所構成。
在絶緣膜14上，形成了層間絶緣膜15。層間絶緣膜15，係由氧化矽膜的單體膜，或是氮化矽膜與氧化矽膜的堆疊膜等所構成。層間絶緣膜15的頂面經過平坦化處理。
於層間絶緣膜15以及絶緣膜14形成了接觸孔CNT，在接觸孔CNT內，埋入了導電性的插塞PG作為導電體部。
插塞PG，係由形成在接觸孔CNT的底部以及側壁上(亦即側面上)的薄障蔽導體膜，以及以在該障蔽導體膜上填埋接觸孔CNT的方式形成的主導體膜所形成。在圖5中，為了簡化圖式，係將構成插塞PG的障蔽導體膜以及主導體膜顯示成一體。另外，構成插塞PG的障蔽導體膜，例如，可為鈦(Ti)膜、氮化鈦(TiN)膜，或是該等膜層的堆疊膜，構成插塞PG的主導體膜，可為鎢(W)膜。
接觸孔CNT以及埋入於其之插塞PG，形成在n+ 型半導體區域12a以及12b等之上。在接觸孔CNT的底部，例如n+ 型半導體區域12a以及12b各自的表面上的金屬矽化物層13的一部分露出。然後，該露出部與插塞PG連接。另外，圖式雖省略，惟接觸孔CNT以及埋入於其之插塞PG，亦可形成在控制閘極電極CG以及記憶體閘極電極MG各自之上。
在埋入了插塞PG的層間絶緣膜15上，形成了絶緣膜16，於絶緣膜16，形成了貫通絶緣膜16並到達插塞PG的配線溝，於配線溝，形成了由例如銅(Cu)為主導電材料的埋入配線(金屬鑲嵌配線)所構成的金屬配線MW1以及MW2作為第1層的配線。另外，在第1層的配線之上，亦形成了由金屬鑲嵌配線所構成的上層配線，惟在此其圖式以及説明省略。另外，第1層的配線以及比其更上層的配線，不限於金屬鑲嵌配線，亦可由使配線用的導電膜圖案化所形成，亦可為例如鎢(W)配線或鋁(Al)配線等。
如圖7以及圖8所示的，區域FA2的頂面TS2，比區域FA1的頂面TS1更低。亦即，區域FA2的頂面TS2，在與主面1a垂直的方向(亦即Z軸方向)上，相對於區域FA1的頂面TS1配置在主面1b(參照圖5)側。另外，區域FA2的側面SS3，在Y軸方向上，相對於區域FA1的側面SS1配置在Y軸方向的負側。
藉此，在閘極絶緣膜GIm之中，在形成於記憶體閘極電極MG與區域FA2的頂面TS2之間以及記憶體閘極電極MG與區域FA2的側面SS3之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，互相接近。另外，針對寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，用圖7以及圖8，在之後説明。
較佳的態樣為，在Z軸方向上的區域FA2的頂面TS2與區域FA1的頂面TS1之間的距離DS1(參照圖7)，比在Y軸方向上的區域FA2的側面SS3與區域FA1的側面SS1之間的距離DS2(參照圖8)更長。
在具有鰭部型構造的記憶體單元中，為了確保通道寬度同時增加縮小在Y軸方向上的記憶體單元MC的寬度以令記憶體單元積體化的此等效果，較佳的態樣為，在Y軸方向上的區域FA2的寬度，比在Z軸方向上的區域FA2的高度更小。因此，區域FA2與記憶體閘極電極MG之間的電場，會集中在區域FA2的上部。因此，藉由將令頂面TS2比頂面TS1更低時的削低深度(距離DS1)，設置成比令側面SS3相對於側面SS1後退的後退寬度(距離DS2)更大，便可增加令寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布互相接近的效果。
再者，區域FA2的側面SS4，亦可在Y軸方向上，相對於區域FA1的側面SS2配置在Y軸方向的正側。此時，區域FA2在Y軸方向上的寬度WD2(參照圖8)，比區域FA1在Y軸方向上的寬度WD1(參照圖8)更窄。
藉此，在閘極絶緣膜GIm之中，在形成於記憶體閘極電極MG與區域FA2的側面SS4之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，亦互相接近。
此時，較佳的態樣為，在Z軸方向上的區域FA2的頂面TS2與區域FA1的頂面TS1之間的距離DS1，比在Y軸方向上的區域FA2的側面SS4與區域FA1的側面SS 2之間的距離DS3(參照圖8)更長。亦即，距離DS1，比距離DS2以及距離DS3均更長。
如前所述的，區域FA2與記憶體閘極電極MG之間的電場，集中在區域FA2的上部。因此，藉由將令頂面TS2比頂面TS1更低時的削低深度(距離DS1)，設置成比令側面SS4相對於側面SS2後退的後退寬度(距離DS3)更大，便可增加令寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布互相接近的效果。
考慮在區域FA1與區域FA2之間，配置了區域FA21的態樣。在該等情況下，較佳的態樣為，區域FA21，具有：將區域FA1的頂面TS1與區域FA2的頂面TS2連接的連接面TS21、將區域FA1的側面SS1與區域FA2的側面SS3連接的連接面SS31，以及將區域FA1的側面SS2與區域FA2的側面SS4連接的連接面SS41。閘極絶緣膜GIm，亦形成在記憶體閘極電極MG與連接面TS21之間、記憶體閘極電極MG與連接面SS31之間，以及記憶體閘極電極MG與連接面SS41之間。亦即，閘極絶緣膜GIm，形成在連接面TS21上、連接面SS31上、連接面SS41上、頂面TS2上、側面SS3上以及側面SS4上。換言之，閘極絶緣膜GIm，以覆蓋連接面TS 21、連接面SS31、連接面SS41、頂面TS2、側面SS3以及側面SS4的方式形成。
亦可：連接面TS21的端部ET21，與區域FA2的頂面TS2連接，連接面TS21的端部ET21的相反側的端部ET22，與區域FA1的頂面TS1連接。亦可：連接面TS21的端部ET21，相對於連接面TS21的端部ET22，配置在X軸方向的正側，且配置在比連接面TS21的端部ET22更下方之處，亦即，在Z軸方向上，相對於端部ET22配置在主面1b(參照圖5)側。換言之，亦可：連接面TS21，相對於頂面TS2以及YZ平面均傾斜，使得端部ET21相對於端部ET22位在X軸方向的正側且在Z軸方向上位在比端部ET22更下方之處。
亦可：連接面SS31的端部ES31，與區域FA2的側面SS3連接，連接面SS31的端部ES31的相反側的端部ES32，與區域FA1的側面SS1連接。亦可：連接面SS31的端部ES31，相對於連接面SS31的端部ES32，配置在X軸方向的正側，且相對於端部ES32配置在Y軸方向的負側。換言之，亦可：連接面SS31，相對於側面SS3以及YZ平面均傾斜，使得端部ES31相對於端部ES32位在X軸方向的正側且相對於端部ES32位在Y軸方向的負側。
亦可：連接面SS41的端部ES41，與區域FA2的側面SS4連接，連接面SS41的端部ES41的相反側的端部ES42，與區域FA1的側面SS2連接。亦可：連接面SS41的端部ES41，相對於連接面SS41的端部ES42，配置在X軸方向的正側，且相對於端部ES42配置在Y軸方向的正側。換言之，亦可：連接面SS41，相對於側面SS4以及YZ平面均傾斜，使得端部ES41相對於端部ES42位在X軸方向的正側且相對於端部ES42位在Y軸方向的正側。
藉此，在閘極絶緣膜GIm之中，在記憶體閘極電極MG與頂面TS2之間以及記憶體閘極電極MG與側面SS3之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，互相更加接近，或彼此相同。另外，在閘極絶緣膜GIm之中，在記憶體閘極電極MG與側面SS4之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，互相更加接近，或彼此相同。
另一方面，如圖7以及圖8所示的，區域FA3的頂面TS3，比區域FA1的頂面TS1更低。亦即，區域FA3的頂面TS3，在Z軸方向上，相對於區域FA1的頂面TS1配置在主面1b側。另外，區域FA3的側面SS5，在Y軸方向上，相對於區域FA1的側面SS1配置在Y軸方向的負側。
較佳的態樣為，區域FA3的頂面TS3，比區域FA2的頂面TS2更高。亦即，區域FA2的頂面TS2，在Z軸方向上，相對於區域FA3的頂面TS3配置在主面1b(參照圖5)側。另外，區域FA3的側面SS5，在Y軸方向上，相對於區域FA2的側面SS3配置在Y軸方向的正側。
藉此，便可將區域FA3的頂面TS3，配置在與區域FA1的頂面TS1大致相同的高度，並可在Y軸方向上，將區域FA3的側面SS5，配置在與區域FA1的側面SS1大致相同的位置。因此，由於比起將頂面TS3配置在與頂面TS1相等的高度，並在Y軸方向上將側面SS5配置在與側面SS1相等的位置的態樣而言，n- 型半導體區域11b以及n+ 型半導體區域12b的分布大致上不變，故可防止或抑制流過控制電晶體CT的導通電流降低。
再者，亦可：區域FA3的側面SS6，在Y軸方向上，相對於區域FA1的側面SS2配置在Y軸方向的正側。此時，區域FA3在Y軸方向上的寬度WD3(參照圖8)，比區域FA1在Y軸方向上的寬度WD1(參照圖8)更窄。
再者，較佳的態樣為，亦可：區域FA3的側面SS6，在Y軸方向上，相對於區域FA2的側面SS4配置在Y軸方向的負側。此時，區域FA3在Y軸方向上的寬度WD3(參照圖8)，比區域FA2在Y軸方向上的寬度WD2(參照圖8)更寬。
藉此，便可在Y軸方向上，將區域FA3的側面SS6，配置在與區域FA1的側面SS2大致相同的位置。因此，由於比起在Y軸方向上，將區域FA3的側面SS6，配置在與區域FA1的側面SS2相等的位置的態樣而言，n- 型半導體區域11b以及n+ 型半導體區域12b的分布大致上不變，故可防止或抑制流過控制電晶體CT的導通電流降低。
考慮在區域FA1與區域FA3之間，配置區域FA31的態樣。在該等情況下，較佳的態樣為，區域FA31，具有：將區域FA1的頂面TS1與區域FA3的頂面TS3連接的連接面TS31、將區域FA1的側面SS1與區域FA3的側面SS5連接的連接面SS 51，以及將區域FA1的側面SS2與區域FA3的側面SS6連接的連接面SS61。控制閘極電極CG的側面上的側壁間隔件SW，形成在連接面TS31上、連接面SS51上、連接面SS61上、頂面TS3上、側面SS5上，以及側面SS6上。換言之，控制閘極電極CG的側面上的側壁間隔件SW，以覆蓋連接面TS31、連接面SS51、連接面SS61、頂面TS3、側面SS5，以及側面SS6的方式形成。
亦可：連接面TS31的端部ET31，與區域FA3的頂面TS3連接，連接面TS31的端部ET31的相反側的端部ET32，與區域FA1的頂面TS1連接。連接面TS31的端部ET31，相對於連接面TS31的端部ET32，配置在X軸方向的負側，且配置在比連接面TS31的端部ET32更下方之處，亦即，在Z軸方向上，相對於端部ET32配置在主面1b(參照圖5)側。換言之，亦可：連接面TS31，相對於頂面TS3以及YZ平面均傾斜，使得端部ET31相對於端部ET32配置在X軸方向的負側且在Z軸方向上位在比端部ET32更下方之處。
亦可：連接面SS51的端部ES51，與區域FA3的側面SS5連接，連接面SS51的端部ES51的相反側的端部ES52，與區域FA1的側面SS1連接。亦可：連接面SS51的端部ES51，相對於連接面SS51的端部ES52，配置在X軸方向的負側，且相對於端部ES52配置在Y軸方向的負側。換言之，亦可：連接面SS51，相對於側面SS5以及YZ平面均傾斜，使得端部ES51相對於端部ES52位在X軸方向的負側且相對於端部ES52位在Y軸方向的負側。
亦可：連接面SS61的端部ES61，與區域FA3的側面SS6連接，連接面SS61的端部ES61的相反側的端部ES62，與區域FA1的側面SS2連接。亦可：連接面SS61的端部ES61，相對於連接面SS61的端部ES62，配置在X軸方向的負側，且相對於端部ES62配置在Y軸方向的正側。換言之，亦可：連接面SS61，相對於側面SS6以及YZ平面均傾斜，使得端部ES61相對於端部ES62位在X軸方向的負側且相對於端部ES62位在Y軸方向的正側。
另外，在圖7以及圖8中雖省略圖式，惟有時在連接面TS21的頂面TS2側的部分與頂面TS2的連接面TS21側的部分之間並未形成角部，而係連接面TS21的頂面TS2側的部分以及頂面TS2的連接面TS21側的部分形成同一曲面。另外，有時在連接面SS31的側面SS3側的部分與側面SS3的連接面SS31側的部分之間並未形成角部，而係連接面SS31的側面SS3側的部分以及側面SS3的連接面SS31側的部分形成同一曲面。另外，有時在連接面SS41的側面SS4側的部分與側面SS4的連接面SS41側的部分之間並未形成角部，而係連接面SS41的側面SS4側的部分以及側面SS4的連接面SS41側的部分形成同一曲面。
另一方面，有時在連接面TS31的頂面TS3側的部分與頂面TS3的連接面TS31側的部分之間並未形成角部，而係連接面TS31的頂面TS3側的部分以及頂面TS3的連接面TS31側的部分形成同一曲面。另外，有時在連接面SS51的側面SS5側的部分與側面SS5的連接面SS51側的部分之間並未形成角部，而係連接面SS51的側面SS5側的部分以及側面SS5的連接面SS51側的部分形成同一曲面。另外，有時在連接面SS61的側面SS6側的部分與側面SS6的連接面SS61側的部分之間並未形成角部，而係連接面SS61的側面SS6側的部分以及側面SS6的連接面SS61側的部分形成同一曲面。
接著，説明記憶體單元MC的動作。在本實施態樣中，將對記憶體電晶體的絶緣膜6中的電荷儲存部(亦即例如由氮化矽膜所構成的絶緣膜6b)的電子的注入定義為「寫入」，將電洞(hole)的注入定義為「刪除」。再者，將電源電壓Vdd設為1.5V。
寫入方式，可使用稱為所謂源極側注入(Source Side Injection，SSI)方式的熱電子寫入。此時，將對半導體區域MD所施加之電壓Vd，設在例如電源電壓Vdd左右，將對控制閘極電極CG所施加之電壓Vcg，設在例如1V左右，將對記憶體閘極電極MG所施加之電壓Vmg，設在例如12V左右。另外，將對半導體區域MS所施加之電壓Vs，設在例如6V左右，將對p型井PW所施加之電壓Vb，設在例如0V左右。然後，將上述的各電壓，施加於實行寫入的記憶體單元MC的各部位。
藉此，如圖7的箭號ELA1，還有，圖8的箭號ELA2以及ELA3所示的，電子EL注入到記憶體單元MC的閘極絶緣膜GIm的絶緣膜6b中，資料便被寫入記憶體單元MC。
熱電子，主要在通道區域之中的隔著閘極絶緣膜GIm對向記憶體閘極電極MG的部分產生，並注入到閘極絶緣膜GIm中的電荷儲存部(亦即絶緣膜6b)。所注入之熱電子，被閘極絶緣膜GIm的絶緣膜6b中的捕集位準所捕獲，其結果，記憶體電晶體的閾値電壓上升。
作為刪除方法，亦可使用注入利用能帶間穿隧(Band-To-Band Tunneling，BT BT)現象所形成的作為熱電洞的電洞以實行刪除的方式，惟宜採用利用直接穿隧現象，亦即富爾諾罕(Fowler-Nordheim，FN)型穿隧現象注入電洞的刪除方式。當利用該FN型穿隧現象時，係利用直接穿隧現象將電洞注入電荷儲存部(亦即閘極絶緣膜GIm中的絶緣膜6b)以實行刪除。此時，係將電壓Vd設為例如0V左右，將電壓Vcg設為例如0V左右，將電壓Vmg設為例如12V左右，將電壓Vs設為例如0V左右，並將電壓Vb設為例如0V左右。然後，將上述的各電壓，施加於實行刪除的記憶體單元MC的各部位。
藉此，如圖7的箭號HLA1，還有，圖8的箭號HLA2以及HLA3所示的，電洞HL從記憶體閘極電極MG側經由例如由氧化矽膜所構成的絶緣膜6c利用直接穿隧現象注入電荷儲存部(亦即絶緣膜6b)，抵銷絶緣膜6b中的電子，以實行刪除。或者，注入絶緣膜6b的電洞被絶緣膜6b中的捕集位準所捕獲，以實行刪除。藉此記憶體電晶體的閾値電壓降低，而成為刪除狀態。
該等使用基於FN型穿隧現象之刪除方法的態樣，比起使用基於BTBT現象之刪除方法的態樣而言，更可降低消耗電流，並使記憶體單元的特性提高。然後，伴隨著非揮發性記憶體趨向細微化，當記憶體閘極電極MG的閘極長度變短時，使用基於FN型穿隧現象之刪除方法的態樣，比起使用基於BTBT現象之刪除方法的態樣而言，降低消耗電流、使記憶體單元的特性提高的效果更加顯著。
在讀取時，將電壓Vd設為例如電源電壓Vdd左右，將電壓Vcg設為例如電源電壓Vdd左右，將電壓Vmg設為例如0V左右，將電壓Vs設為例如0左右，並將電壓Vb設為例如0V左右。將上述的各電壓，施加於實行讀取的記憶體單元MC的各部位。藉由將讀取時對記憶體閘極電極MG所施加之電壓Vmg，設為在寫入狀態的記憶體電晶體的閾値電壓與刪除狀態的記憶體電晶體的閾値電壓之間的値，便可判斷寫入狀態與刪除狀態。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣的半導體裝置的製造方法進行説明。圖9以及圖10，係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。圖11~圖48，係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。
圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖25、圖27、圖29、圖31、圖33、圖35、圖37、圖39、圖41、圖43、圖45以及圖47，對應沿著圖2的A-A線的剖面圖、沿著圖2的B-B線的剖面圖，以及，沿著圖2的C-C線的剖面圖。圖12、圖14、圖16、圖18、圖20、圖22、圖24、圖26、圖28、圖30、圖32、圖34、圖36、圖38、圖40、圖42、圖44、圖46以及圖48，對應沿著圖5的D-D線的剖面圖。另外，關於圖11~圖48中的X軸方向、Y軸方向以及Z軸方向的定義，亦與圖2~圖8相同。
圖11~圖48，係表示用來形成圖5以及圖6所示的2個記憶體單元MC(亦即記憶體單元MC1以及MC2)的製造步驟的剖面圖。如前所述的，記憶體單元MC1以及MC2，以記憶體單元MC1與記憶體單元MC2之間的平面(YZ平面)為對稱面互相對稱配置。以下，在2個記憶體單元MC1以及MC2之中，主要針對用來形成記憶體單元MC1的製造步驟進行説明。
另外，在本實施態樣中，係針對形成n通道型的控制電晶體CT以及記憶體電晶體MT的態樣進行説明。然而，亦可將導電型反轉，而形成p通道型的控制電晶體CT以及記憶體電晶體MT。
首先，如圖11以及圖12所示的，準備半導體基板1(圖9的步驟S1)。在該步驟S1中，準備由具有例如1~10Ωcm左右的比電阻的p型單晶矽等所構成的半導體晶圓作為半導體基板1。半導體基板1，具有主面1a，以及位於主面1a的相反側的主面1b。另外，圖11以及圖12，顯示出在半導體基板1之中，鰭部FA的區域FA1、FA2、FA21、FA3以及FA31的形成區域。
接著，形成絶緣膜IF1以及IF2還有硬遮罩膜HM(圖9的步驟S2)。
在該步驟S2中，首先，如圖11以及圖12所示的，在半導體基板1上，沉積絶緣膜IF1以及IF2。絶緣膜IF1，例如由氧化矽膜所構成，絶緣膜IF2，例如由氮化矽膜所構成。
在該步驟S2中，接著，如圖11以及圖12所示的，在絶緣膜IF2上，形成例如由非晶矽膜所構成的遮罩膜(圖式省略)，在以覆蓋該遮罩膜的方式沉積例如氧化矽膜之後，藉由對該氧化矽膜實施異向性乾蝕刻，以在該遮罩膜的側壁上形成硬遮罩膜HM。可將硬遮罩膜HM的Y軸方向的寬度設為例如10~30nm(相當於前述的寬度WD1)左右。在形成硬遮罩膜HM之後，將遮罩膜(圖式省略)除去。
接著，如圖13以及圖14所示的，形成鰭部FA(圖9的步驟S3)。
在該步驟S3中，以硬遮罩膜HM作為遮罩，對絶緣膜IF2以及IF1還有半導體基板1實施異向性乾蝕刻，形成在俯視下轉印了硬遮罩膜HM的形狀的絶緣膜IF2以及IF1還有鰭部FA。此時，藉由蝕刻半導體基板1之中的從硬遮罩膜HM露出的部分，以削低半導體基板1的主面1a，便可形成半導體基板1的一部分從半導體基板1的主面1a突出的突出部作為鰭部FA。鰭部FA，例如在X軸方向上延伸。在形成鰭部FA之後，將硬遮罩膜HM除去。
在鰭部FA之中，形成1個記憶體單元MC的部分，包含區域FA1、區域FA2，以及區域FA3。在鰭部FA之中的形成記憶體單元MC1(參照後述的圖45)的部分中，區域FA2，在俯視下，相對於區域FA1配置在X軸方向的正側，且與區域FA1相鄰。在鰭部FA之中的形成記憶體單元MC1(參照後述的圖45)的部分中，區域FA3，在俯視下，相對於區域FA1配置在X軸方向的負側，亦即配置在X軸方向的正側的相反側，且與區域FA1相鄰。
如圖13以及圖14所示的，將區域FA1的頂面稱為頂面TS1，將區域FA1的Y軸方向的正側的側面稱為側面SS1，將區域FA1的Y軸方向的正側的相反側(亦即Y軸方向的負側)的側面稱為側面SS2。將區域FA2的頂面稱為頂面TS2，將區域FA2的Y軸方向的正側的側面稱為側面SS3，將區域FA2的Y軸方向的負側的側面稱為側面SS4。將區域FA3的頂面稱為頂面TS3，將區域FA3的Y軸方向的正側的側面稱為側面SS5，將區域FA3的Y軸方向的負側的側面稱為側面SS6。另外，在圖15~圖48中，為了簡化圖式，有時會將頂面TS1、TS2以及TS3，還有，側面SS1、SS2、SS3、SS4、SS5以及SS6的符號的表示適當省略之。
接著，形成元件分離膜STM以及p型井PW(圖9的步驟S4)。
在該步驟S4中，首先，如圖15以及圖16所示的，在半導體基板1之上，以完全掩埋鰭部FA還有絶緣膜IF1以及IF2的方式沉積由氧化矽膜等所構成的絶緣膜，並對該絶緣膜實施CMP(Chemical Mechanical Polishing，化學機械研磨)處理， 令絶緣膜IF2露出。藉此，在半導體基板1的主面1a上形成具有平坦主面2a的絶緣膜2。
在該步驟S4中，接著，如圖17以及圖18所示的，將絶緣膜IF2以及IF1除去。
在該步驟S4中，接著，如圖17以及圖18所示的，藉由將例如硼(B)等的p型雜質，用離子注入法等導入鰭部FA以及半導體基板1，便可在鰭部FA內以及半導體基板1內形成p型井PW。p型井PW，以遍及鰭部FA的全部的方式形成，並從半導體基板1的主面1a形成到既定的深度。
在該步驟S4中，接著，如圖17以及圖18所示的，對絶緣膜2實施蝕刻處理，令絶緣膜2的主面2a在高度方向上後退(下降)，以令鰭部FA的側面的一部分以及頂面露出。藉此，形成包含絶緣膜2在內的元件分離膜STM。
針對鰭部FA之中的從元件分離膜STM突出的部分，可將Y軸方向的寬度設為例如10~30nm(相當於前述的寬度WD1)左右，並將Z軸方向的高度設為例如30~ 50nm左右。
接著，形成絶緣膜3、導電膜4以及絶緣膜5(圖9的步驟S5)。
在該步驟S5中，首先，如圖19以及圖20所示的，在元件分離膜STM上以及鰭部FA上，形成絶緣膜3。如前所述的，作為絶緣膜3，可使用氧化矽膜、氮化矽膜或氮氧化矽膜，或是High-k膜(亦即高介電常數膜)，可使用作為絶緣膜3的材料範例，如前所述。另外，可使用熱氧化法、濺鍍法、原子層沉積(Atomic Layer Deposition，ALD)法或是化學氣相沉積(Chemical Vapor Deposition，CVD)法等形成絶緣膜3。另外，可將絶緣膜3的厚度設為例如2nm左右。
在該步驟S5中，接著，如圖19以及圖20所示的，在元件分離膜STM上以及鰭部FA上，以覆蓋絶緣膜3的方式，沉積在Z軸方向上具有鰭部FA的高度以上的膜厚的導電膜4，藉由對所沉積的導電膜4實施CMP處理，以形成具有平坦頂面的導電膜4。另外，在導電膜4的CMP步驟中，於鰭部FA的頂面上留下導電膜4是很重要的。
較佳的態樣為，導電膜4，係由多晶矽膜(亦即聚矽膜)等的矽膜所構成。可使用CVD法等形成該等導電膜4。另外，亦可在成膜時將導電膜4形成為非晶矽膜，然後在之後的熱處理將非晶矽膜形成為多晶矽膜。
作為導電膜4，使用導入例如磷(P)或砷(As)等的n型雜質或是硼(B)等的p型雜質而形成低電阻率者，為較佳的態樣。雜質，可在導電膜4成膜時或是成膜後導入。當欲在導電膜4成膜之際導入雜質時，藉由令導電膜4的成膜用氣體含有摻雜氣體，便可形成導入了雜質的導電膜4。另一方面，當欲在矽膜成膜後導入雜質時，藉由在以刻意不導入雜質的方式形成矽膜之後，用離子注入法等將雜質導入該矽膜，便可形成導入了雜質的導電膜4。
在該步驟S5中，接著，如圖19以及圖20所示的，在導電膜4上，用例如CVD法等，形成例如由氮化矽膜所構成的絶緣膜5。
接著，如圖21以及圖22所示的，使絶緣膜5以及導電膜4圖案化(圖9的步驟S 6)。在該步驟S6中，使用例如微影以及蝕刻，使絶緣膜5以及導電膜4圖案化。
首先，在絶緣膜5上，形成光阻膜(圖式省略)。接著，在預定形成控制閘極電極CG的區域以外的區域，形成貫通光阻膜並到達絶緣膜5的開口部，以形成由形成了開口部的光阻膜所構成的光阻圖案(圖式省略)。此時，配置在預定形成控制閘極電極CG的區域的部分的絶緣膜5，被光阻膜所覆蓋。
接著，將光阻圖案當作蝕刻遮罩使用，利用例如乾蝕刻等蝕刻絶緣膜5以及導電膜4，使其圖案化。藉此，在元件分離膜STM上以及鰭部FA上，形成包含導電膜4在內且在俯視下朝Y軸方向延伸的控制閘極電極CG，並形成包含控制閘極電極CG與鰭部FA之間的絶緣膜3在內的閘極絶緣膜GIc。
具體而言，形成了覆蓋區域FA1的頂面TS1、區域FA1的側面SS1，以及區域FA1的側面SS2，且包含導電膜4在內的控制閘極電極CG。另外，形成了包含控制閘極電極CG與區域FA1的頂面TS1之間、控制閘極電極CG與區域FA1的側面SS1之間，以及控制閘極電極CG與區域FA1的側面SS2之間的絶緣膜3在內的閘極絶緣膜GIc。
另外，形成了包含控制閘極電極CG上的絶緣膜5在內的帽蓋絶緣膜CP1。之後，將光阻圖案(亦即光阻膜)除去。
接著，蝕刻鰭部FA的表面(圖9的步驟S7)。在該步驟S7中，以控制閘極電極CG、控制閘極電極CG上的帽蓋絶緣膜CP1，以及遮罩圖案作為蝕刻遮罩，利用等向性的乾蝕刻，蝕刻鰭部FA之中的區域FA2的表面。
在該步驟S7中，首先，如圖23以及圖24所示的，在元件分離膜STM上以及鰭部FA上，以覆蓋控制閘極電極CG以及帽蓋絶緣膜CP1的方式，形成例如由有機膜所構成的反射防止膜BA1，並在反射防止膜BA1上形成光阻膜RF1。像這樣形成在光阻膜RF1與元件分離膜STM以及鰭部FA之間的反射防止膜BA1，稱為BARC(Bottom Anti Reflective Coating，底部抗反射塗膜)。然後，使光阻膜RF1圖案化。
在由相鄰的2個控制閘極電極CG所構成的組合中，在夾著一方的控制閘極電極CG的另一方的控制閘極電極CG的相反側，配置了與該一方的控制閘極電極CG相鄰的記憶體閘極電極MG(參照後述的圖33以及圖34)。因此，在此，係以反射防止膜BA1之中的位於相鄰的2個控制閘極電極CG之間的部分被光阻膜RF1所覆蓋，且反射防止膜BA1之中，夾著一方的控制閘極電極CG位於另一方的控制閘極電極CG的相反側的部分，以從光阻膜RF1露出的方式，使光阻膜RF1圖案化。
在該步驟S7中，接著，如圖25以及圖26所示的，以形成了圖案的光阻膜RF1作為蝕刻遮罩，使用例如氟碳化合物氣體、氬(Ar)氣以及氧(O2 )氣的混合氣體作為蝕刻氣體，利用乾蝕刻，使反射防止膜BA1圖案化。藉此，形成包含反射防止膜BA1之中的位於相鄰的2個控制閘極電極CG之間的部分以及光阻膜RF1之中的位於相鄰的2個控制閘極電極CG之間的部分在內的遮罩圖案MP1。
在該步驟S7中，接著，如圖27以及圖28所示的，以控制閘極電極CG、控制閘極電極CG上的帽蓋絶緣膜CP1，以及遮罩圖案MP1作為蝕刻遮罩，利用等向性的乾蝕刻，蝕刻鰭部FA之中的區域FA2的表面。
藉此，令區域FA2的頂面TS2，比區域FA1的頂面TS1更低，並令區域FA2的側面SS3，在Y軸方向上，相對於區域FA1的側面SS1往Y軸方向的負側(亦即Y軸方向的正側的相反側)後退。
藉此，在閘極絶緣膜GIm(參照後述的圖39以及圖40)之中，在記憶體閘極電極MG(參照後述的圖33以及圖34)與頂面TS2之間以及記憶體閘極電極MG與側面SS3之間的部分，寫入資料時所注入之電子的分布，與刪除資料時所注入之電洞的分布，互相接近。
較佳的態樣為，令頂面TS2比頂面TS1更低，且令側面SS3相對於側面SS1往Y軸方向的負側後退，使得在Z軸方向上的區域FA2的頂面TS2與區域FA1的頂面TS1之間的距離DS1，比在Y軸方向上的區域FA2的側面SS3與區域FA1的側面SS1之間的距離DS2更長。藉此，便可令寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布互相接近的效果增加。
再者，令區域FA2的側面SS4，在Y軸方向上，相對於區域FA1的側面SS2往Y軸方向的正側後退。此時，區域FA2的Y軸方向的寬度WD2，比區域FA1的Y軸方向的寬度WD1更窄。然後，藉此，在閘極絶緣膜GIm(參照後述的圖39以及圖40)之中，在記憶體閘極電極MG(參照後述的圖33以及圖34)與側面SS4之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，亦互相接近。
較佳的態樣為，令頂面TS2比頂面TS1更低，且令側面SS4相對於側面SS2往Y軸方向的正側後退，使得在Z軸方向上的區域FA2的頂面TS2與區域FA1的頂面TS1之間的距離DS1，比在Y軸方向上的區域FA2的側面SS4與區域FA1的側面SS2之間的距離DS3更長。亦即，令頂面TS2比頂面TS1更低、令側面SS3相對於側面SS1後退，並令側面SS4相對於側面SS2後退，使得距離DS1比距離DS2以及距離DS3均更長。藉此，便可令寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布互相接近的效果增加。
亦可在區域FA1與區域FA2之間，形成區域FA21。在該等情況下，較佳的態樣為，區域FA21，具有：將區域FA1的頂面TS1與區域FA2的頂面TS2連接的連接面TS21、將區域FA1的側面SS1與區域FA2的側面SS3連接的連接面SS31，以及將區域FA1的側面SS2與區域FA2的側面SS4連接的連接面SS41。
如圖7所示的，亦可：連接面TS21的端部ET21，與區域FA2的頂面TS2連接，且連接面TS21的端部ET21的相反側的端部ET22，與區域FA1的頂面TS1連接。然後，亦可：連接面TS21，相對於頂面TS2以及YZ平面均傾斜，使得端部ET21相對於端部ET22位在X軸方向的正側，且在Z軸方向上位於比端部ET22更下方之處。
如圖8所示的，亦可：連接面SS31的端部ES31，與區域FA2的側面SS3連接，且連接面SS31的端部ES31的相反側的端部ES32，與區域FA1的側面SS1連接。然後，亦可：連接面SS31，相對於側面SS3以及YZ平面均傾斜，使得端部ES31相對於端部ES32位在X軸方向的正側，且相對於端部ES32位在Y軸方向的負側。
如圖8所示的，亦可：連接面SS41的端部ES41，與區域FA2的側面SS4連接，且連接面SS41的端部ES41的相反側的端部ES42，與區域FA1的側面SS2連接。然後，亦可：連接面SS41，相對於側面SS4以及YZ平面均傾斜，使得端部ES41相對於端部ES42位在X軸方向的正側，且相對於端部ES42位在Y軸方向的正側。
藉此，在閘極絶緣膜GIm(參照後述的圖39以及圖40)之中，在記憶體閘極電極MG(參照後述的圖33以及圖34)與頂面TS2之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，更進一步互相接近，或是變成彼此相同。另外，在閘極絶緣膜GIm之中，在記憶體閘極電極MG與側面SS3之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布， 更進一步互相接近，或是變成彼此相同。另外，在閘極絶緣膜GIm之中，在記憶體閘極電極MG與側面SS4之間的部分，寫入資料時所注入之電子的分布與刪除資料時所注入之電洞的分布，更進一步互相接近，或是變成彼此相同。
步驟S7中的區域FA2的蝕刻條件，以例如由氮化矽膜等的絶緣膜5所構成的帽蓋絶緣膜CP1與例如由矽所構成的鰭部FA之間的選擇比(亦即鰭部FA的蝕刻速度相對於帽蓋絶緣膜CP1的蝕刻速度的比)盡可能提高的條件進行，為吾人所期望。
區域FA2的表面的蝕刻，實際上係重複於表面沉積沉積物的步驟以及蝕刻表面的步驟，並藉由令蝕刻量比沉積物的沉積量更多，以推進蝕刻。此時，由於在控制閘極電極CG的端部附近的區域FA21中，存在控制閘極電極CG的側面，故在此沉積物的沉積量會比蝕刻量更多。其結果，在區域FA21中，便形成了從控制閘極電極CG側的端部向區域FA2側的端部傾斜的連接面TS21、SS31以及SS 41。該等連接面TS21、SS31以及SS41的傾斜角，可藉由改變蝕刻條件中的沉積物的沉積量與蝕刻量的平衡，而在某程度的範圍內進行調整。
另外，在步驟S7中，在帽蓋絶緣膜CP1之中，帽蓋絶緣膜CP1的頂面與側面之間的角部受到蝕刻而形成所謂的倒角狀態。
另外，在步驟S7中，圖式雖省略，惟有時控制閘極電極CG的X軸方向(閘極長度方向)的兩側面會受到蝕刻，控制閘極電極CG的X軸方向的寬度會變窄。在該等情況下，在步驟S6中，宜以控制閘極電極CG的X軸方向的寬度比所期望的寬度更大的方式，使絶緣膜5以及導電膜4(參照圖21)圖案化。
在步驟S7中，可僅實行等向性蝕刻，亦可在實行等向性蝕刻之前實行異向性蝕刻。藉由實行異向性蝕刻，便能高形狀精度地蝕刻區域FA2的表面，使得距離DS1比距離DS2更長，且距離DS1比距離DS3更長。另外，藉由在實行異向性蝕刻之後實行等向性蝕刻，可將會有因為異向性蝕刻而受到損傷之虞的部分等向性地蝕刻除去，故可提高記憶體電晶體MT(參照後述的圖45以及圖46)的特性。
接著，形成犠牲氧化膜SOF1(圖9的步驟S8)。
在該步驟S8中，首先，如圖29以及圖30所示的，將包含光阻膜RF1以及反射防止膜BA1在內的遮罩圖案MP1(參照圖27以及圖28)除去。
在該步驟S8中，接著，如圖29以及圖30所示的，將鰭部FA的表面以及控制閘極電極CG的側面氧化，形成犠牲氧化膜SOF1。犠牲氧化膜SOF1，係在形成n- 型半導體區域VMG時，保護鰭部FA的表面以及控制閘極電極CG的側面的保護膜。可利用例如熱氧化法或ISSG氧化法，或是併用熱氧化法與ISSG氧化法，形成犠牲氧化膜SOF1。
此時，在鰭部FA之中，在俯視下，夾著區域FA1配置在區域FA2的相反側的區域FA3的表面受到氧化。當區域FA2，相對於區域FA1，配置在X軸方向的正側時，區域FA3，便相對於區域FA1，配置在X軸方向的負側。
像這樣，藉由將區域FA3的表面氧化，在步驟S8中，令區域FA3的頂面TS3，比區域FA1的頂面TS1更低，並令區域FA3的側面SS5，在Y軸方向上，相對於區域FA1的側面SS1往Y軸方向的負側後退。
較佳的態樣為，令頂面TS3降低，使得區域FA3的頂面TS3比區域FA2的頂面TS2更高；令側面SS5後退，使得區域FA3的側面SS5，在Y軸方向上，相對於區域FA2的側面SS3配置在Y軸方向的正側。藉此，便可將區域FA3的頂面TS3，配置在與區域FA1的頂面TS1大致相同的高度，並可在Y軸方向上，將區域FA3的側面SS5，配置在與區域FA1的側面SS1大致相同的位置，進而能夠防止或抑制流過控制電晶體CT的導通電流降低。
再者，在步驟S8中，藉由將區域FA3的表面氧化，令區域FA3的側面SS6，在Y軸方向上，相對於區域FA1的側面SS2往Y軸方向的正側後退。此時，區域FA3的Y軸方向的寬度WD3，比區域FA1的Y軸方向的寬度WD1更窄。
較佳的態樣為，令側面SS6後退，使得區域FA3的側面SS6，在Y軸方向上，相對於區域FA2的側面SS4配置在Y軸方向的負側。此時，區域FA3的Y軸方向的寬度WD3，比區域FA2的Y軸方向的寬度WD2更寬。藉此，便可在Y軸方向上，將區域FA3的側面SS6，配置在與區域FA1的側面SS2大致相同的位置，進而能夠防止或抑制流過控制電晶體CT的導通電流降低。
亦可在區域FA1與區域FA3之間，形成區域FA31。在該等情況下，較佳的態樣為，區域FA31具有：將區域FA1的頂面TS1與區域FA3的頂面TS3連接的連接面TS31、將區域FA1的側面SS1與區域FA3的側面SS5連接的連接面SS51，以及將區域FA1的側面SS2與區域FA3的側面SS6連接的連接面SS61。
如圖7所示的，亦可：連接面TS31的端部ET31，與區域FA3的頂面TS3連接，且連接面TS31的端部ET31的相反側的端部ET32，與區域FA1的頂面TS1連接。然後，亦可：連接面TS31，相對於頂面TS3以及YZ平面均傾斜，使得端部ET31相對於端部ET32位在X軸方向的負側，且在Z軸方向上位於比端部ET32更下方之處。
如圖8所示的，亦可：連接面SS51的端部ES51，與區域FA3的側面SS5連接，且連接面SS51的端部ES51的相反側的端部ES52，與區域FA1的側面SS1連接。然後，亦可：連接面SS51，相對於側面SS5以及YZ平面均傾斜，使得端部ES51相對於端部ES52位在X軸方向的負側，且相對於端部ES52位在Y軸方向的負側。
如圖8所示的，亦可：連接面SS61的端部ES61，與區域FA3的側面SS6連接，且連接面SS61的端部ES61的相反側的端部ES62，與區域FA1的側面SS2連接。然後，亦可：連接面SS61，相對於側面SS6以及YZ平面均傾斜，使得端部ES61相對於端部ES62位在X軸方向的負側，且相對於端部ES62位在Y軸方向的正側。
接著，如圖29以及圖30所示的，形成n- 型半導體區域VMG(圖9的步驟S9)。
在該步驟S9中，以帽蓋絶緣膜CP1以及側面形成了犠牲氧化膜SOF1的控制閘極電極CG作為遮罩，利用離子注入法，將例如磷(P)或砷(As)等的n型雜質導入鰭部FA。藉此，在鰭部FA之中的相對於控制閘極電極CG位在記憶體閘極電極MG(參照後述的圖33以及圖34)的配置側的部分(亦即區域FA2)，形成n- 型半導體區域VMG。
於區域FA2的表面，形成了犠牲氧化膜SOF1。因此，在利用離子注入法將n型雜質導入區域FA2時，可防止對區域FA2的表面造成損害。
如前所述的，區域FA2的頂面TS2，比區域FA1的頂面TS1更低，區域FA2的側面SS3，相對於區域FA1的側面SS1配置在Y軸方向的負側，區域FA2的側面SS 4，相對於區域FA1的側面SS2配置在Y軸方向的正側。因此，利用離子注入法所注入的雜質離子，可被導入到鰭部FA之中的位在控制閘極電極CG之下的部分(亦即區域FA1)，故可將n- 型半導體區域VMG高形狀精度地形成在所期望的區域。
另外，n- 型半導體區域VMG，亦可在鰭部FA之中，相對於控制閘極電極CG，形成在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的相反側(亦即區域FA3)。然而，在圖29以及圖30中，針對相對於控制閘極電極CG形成在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的相反側的n- 型半導體區域，將其圖式省略。亦即，n- 型半導體區域VMG，亦形成於區域FA3，惟在圖29以及圖30中將圖式省略。
另外，在表示半導體裝置的製造步驟中的之後的步驟的剖面圖(圖31~圖48)中，為了簡化圖式，會將n- 型半導體區域VMG的圖式省略。
接著，在元件分離膜STM上以及鰭部FA上，形成絶緣膜6(圖9的步驟S10)。
在該步驟S10中，首先，如圖31以及圖32所示的，利用例如乾蝕刻等，將犠牲氧化膜SOF1蝕刻除去。藉此，區域FA2以及FA3的表面露出。
在該步驟S10中，接著，如圖31以及圖32所示的，於元件分離膜STM上、鰭部FA上、控制閘極電極CG的表面，以及帽蓋絶緣膜CP1的表面，形成絶緣膜6。絶緣膜6，係內部具有電荷儲存部的絶緣膜，例如係包含絶緣膜6a、絶緣膜6a上的作為電荷儲存部的絶緣膜6b，以及絶緣膜6b上的絶緣膜6c在內的堆疊膜。
其中，針對區域FA2的表面，在區域FA2的頂面TS2上、區域FA2的側面SS3上，以及區域FA2的側面SS4上，形成絶緣膜6a。換言之，於區域FA2的頂面TS2、區域FA2的側面SS3，以及區域FA2的側面SS4，形成絶緣膜6a。可利用例如熱氧化法或ISSG氧化法等，形成例如由氧化矽膜所構成的絶緣膜6a。可將絶緣膜6a的膜厚，設為例如4nm左右。
接著，在絶緣膜6a上，形成絶緣膜6b。可利用例如CVD法等，形成例如由氮化矽膜或矽酸鉿膜所構成的絶緣膜6b。可將絶緣膜6b的膜厚，設為例如7nm左右。
接著，在絶緣膜6b上，形成絶緣膜6c。作為絶緣膜6c，可利用例如CVD法、ISSG氧化法等，形成例如由氧化矽膜、氮氧化矽膜或氧化鋁膜所構成的絶緣膜6c。可將絶緣膜6c的膜厚，設為例如9nm左右。
像這樣，在步驟S10中，在區域FA2的頂面TS2上、區域FA2的側面SS3上，以及區域FA2的側面SS4上，形成絶緣膜6。換言之，以覆蓋區域FA2的頂面TS2、區域FA2的側面SS3，以及區域FA2的側面SS4的方式，形成絶緣膜6。
絶緣膜6，具有作為記憶體閘極電極MG(參照後述的圖33以及圖34)的閘極絶緣膜的功能，並具有電荷保持功能。絶緣膜6，具有作為電荷儲存部的絶緣膜6b被作為電荷阻擋層的絶緣膜6a與絶緣膜6c夾住的構造。然後，由絶緣膜6a以及6c所構成的電荷阻擋層的位能障壁高度，比由絶緣膜6b所構成的電荷儲存部的位能障壁高度更高。
另外，在本實施態樣中，作為具有捕集位準的絶緣膜，係使用例如由氮化矽膜所構成的絶緣膜6b，當使用氮化矽膜時，就可靠度而言為較佳的態樣。然而，作為具有捕集位準的絶緣膜，並非僅限於氮化矽膜，亦可使用例如氧化鋁(alu mina)膜、氧化鉿膜或氧化鉭膜等，具有比氮化矽膜更高的介電常數的高介電常數膜。
接著，如圖31以及圖32所示的，在絶緣膜6上，形成導電膜7(圖10的步驟S11)。
較佳的態樣為，導電膜7，例如由多晶矽膜(亦即聚矽膜)等的矽膜所構成。可使用CVD法等形成該等導電膜7。另外，亦可在成膜時將導電膜7形成為非晶矽膜，然後在之後的熱處理將非晶矽膜形成為多晶矽膜。
作為導電膜7，使用導入例如磷(P)或砷(As)等的n型雜質或硼(B)等的p型雜質而形成低電阻率者，為較佳的態樣。雜質，可在導電膜7成膜時或成膜後導入。可在導電膜7成膜後用離子注入法將雜質導入導電膜7，亦可在導電膜7成膜時將雜質導入導電膜7。當欲在導電膜7成膜之際導入雜質時，藉由令導電膜7的成膜用氣體含有摻雜氣體，便可形成導入了雜質的導電膜7。
接著，如圖33以及圖34所示的，使用異向性蝕刻技術回蝕導電膜7，以形成記憶體閘極電極MG(圖10的步驟S12)。
在該步驟S12中，藉由將導電膜7回蝕掉導電膜7的膜厚的分量，以於控制閘極電極CG的兩側面，隔著絶緣膜6將導電膜7留下而成為側壁間隔件狀，並將其他區域的導電膜7除去。
藉此，在控制閘極電極CG的兩側面之中，在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的側面上，隔著絶緣膜6將導電膜7留下而成為側壁間隔件狀，以形成包含所留下之導電膜7的記憶體閘極電極MG。具體而言，在區域FA2的頂面TS2上、區域FA2的側面SS3上，以及區域FA2的側面SS4上，隔著絶緣膜6形成記憶體閘極電極MG。換言之，以覆蓋區域FA2的頂面TS2、區域FA2的側面SS3，以及區域FA2的側面SS4的方式，形成記憶體閘極電極MG。
另外，在控制閘極電極CG的兩側面之中，在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的相反側的側面上，隔著絶緣膜6將導電膜7留下而成為側壁間隔件狀，以形成包含所留下之導電膜7的間隔件SP1。具體而言，在區域FA3的頂面TS3上、區域FA3的側面SS5上，以及區域FA3的側面SS6上，隔著絶緣膜6形成間隔件SP1。換言之，以覆蓋區域FA3的頂面TS3、區域FA3的側面SS5，以及區域FA3的側面SS6的方式，形成間隔件SP1。
記憶體閘極電極MG，以隔著絶緣膜6與控制閘極電極CG相鄰的方式形成。記憶體閘極電極MG與間隔件SP1，形成在控制閘極電極CG的互相為相反側的側面。
在控制閘極電極CG上，形成了帽蓋絶緣膜CP1。因此，記憶體閘極電極MG，包含在帽蓋絶緣膜CP1的兩側面之中，在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的側面上，隔著絶緣膜6留下而成為側壁間隔件狀的導電膜7在內。另外，間隔件SP1，包含在帽蓋絶緣膜CP1的兩側面之中，在與該控制閘極電極CG相鄰的記憶體閘極電極MG的配置側的相反側的側面上，隔著絶緣膜6留下而成為側壁間隔件狀的導電膜7在內。
在實行了步驟S12的回蝕步驟之後的階段，在絶緣膜6之中，並未被記憶體閘極電極MG以及間隔件SP1所覆蓋的部分會露出。另一方面，記憶體閘極電極MG與區域FA2之間，以及，記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜6，成為記憶體電晶體MT的閘極絶緣膜GIm(參照後述的圖39以及圖40)。
接著，將間隔件SP1除去(圖10的步驟S13)。
在該步驟S13中，首先，如圖35以及圖36所示的，在絶緣膜6上，以覆蓋記憶體閘極電極MG以及間隔件SP1的方式，形成例如由有機膜所構成的反射防止膜BA2，並在反射防止膜BA2上形成光阻膜RF2。像這樣，形成在光阻膜RF2與絶緣膜6、記憶體閘極電極MG以及間隔件SP1之間的反射防止膜BA2，稱為BAR C。然後，使光阻膜RF2圖案化。
在此，在反射防止膜BA2之中，以位在相鄰的2個控制閘極電極CG之間的部分(亦即覆蓋間隔件SP1的部分)從光阻膜RF2露出的方式，使光阻膜RF2圖案化。另外，以在反射防止膜BA2之中，夾著一方的控制閘極電極CG位在另一方的控制閘極電極CG的相反側的部分(亦即覆蓋記憶體閘極電極MG的部分)被光阻膜RF2所覆蓋的方式，使光阻膜RF2圖案化。
在該步驟S13中，接著，如圖35以及圖36所示的，以形成了圖案的光阻膜RF2作為蝕刻遮罩，使用例如氟碳化合物氣體、氬(Ar)氣以及氧(O2 )氣的混合氣體作為蝕刻氣體，利用乾蝕刻，使反射防止膜BA2圖案化。藉此，形成包含反射防止膜BA2之中的覆蓋記憶體閘極電極MG的部分以及光阻膜RF1之中的覆蓋記憶體閘極電極MG的部分在內的遮罩圖案MP2。
在該步驟S13中，接著，如圖37以及圖38所示的，以所形成之遮罩圖案MP2(參照圖35以及圖36)作為蝕刻遮罩，利用乾蝕刻，將間隔件SP1除去。另一方面，記憶體閘極電極MG，由於被遮罩圖案MP2所覆蓋，故並未受到蝕刻而留下來。
在該步驟S13中，接著，如圖37以及圖38所示的，將遮罩圖案MP2除去。
接著，如圖39以及圖40所示的，將並未被記憶體閘極電極MG所覆蓋的部分的絶緣膜6，利用蝕刻除去(圖10的步驟S14)。在該步驟S14中，使用例如氟酸(HF)， 利用濕蝕刻方式，蝕刻例如由氧化矽膜所構成的絶緣膜6c以及6a，並使用例如熱磷酸(H3 PO4 )，利用濕蝕刻方式，蝕刻例如由氮化矽膜所構成的絶緣膜6b。
此時，絶緣膜6之中的位在記憶體閘極電極MG與鰭部FA的區域FA2之間以及記憶體閘極電極MG與控制閘極電極CG之間的部分，並未被除去而留下來，絶緣膜6之中的位在其他區域的部分則被除去。然後，形成包含記憶體閘極電極MG與鰭部FA的區域FA2之間以及記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜6在內的閘極絶緣膜GIm。
另外，在步驟S14中，亦能以絶緣膜6之中的絶緣膜6c以及絶緣膜6b被除去且絶緣膜6a並未被除去而留下來的方式，實行蝕刻。
接著，如圖41以及圖42所示的，用離子注入法等形成n- 型半導體區域11a以及11b(圖10的步驟S15)。
在該步驟S15中，將控制閘極電極CG以及記憶體閘極電極MG當作遮罩使用，並將例如砷(As)或磷(P)等的n型雜質，導入鰭部FA之中的區域FA2以及區域FA3。藉此，於鰭部FA的區域FA2形成n- 型半導體區域11a，並於鰭部FA的區域FA3形成n- 型半導體區域11b。
此時，n- 型半導體區域11a，在區域FA2，以自我對準於記憶體閘極電極MG的側面的方式形成，n- 型半導體區域11b，在區域FA3，以自我對準於控制閘極電極CG的側面的方式形成。
接著，如圖43以及圖44所示的，於控制閘極電極CG的側面，還有，記憶體閘極電極MG的側面，形成側壁間隔件SW(圖10的步驟S16)。
首先，在元件分離膜STM上以及鰭部FA上，以覆蓋控制閘極電極CG、帽蓋絶緣膜CP1以及記憶體閘極電極MG的方式，形成側壁間隔件SW用的絶緣膜，並利用例如異向性蝕刻回蝕所形成的絶緣膜。
像這樣，藉由夾著控制閘極電極CG在記憶體閘極電極MG的相反側留下與控制閘極電極CG相鄰的部分的絶緣膜，以形成側壁間隔件SW。另外，藉由夾著記憶體閘極電極MG在控制閘極電極CG的相反側留下與記憶體閘極電極MG相鄰的部分的絶緣膜，以形成側壁間隔件SW。
該等側壁間隔件SW，係由氧化矽膜、氮化矽膜或該等膜層的堆疊膜等的絶緣膜所構成。
另外，在圖43以及圖44所示的例子中，在控制閘極電極CG與側壁間隔件SW之間，以及，記憶體閘極電極MG與側壁間隔件SW之間，隔設著例如由氧化矽所構成的絶緣膜SIF。
接著，如圖45以及圖46所示的，用離子注入法等形成n+ 型半導體區域12a以及12b(圖10的步驟S17)。在該步驟S17中，使用控制閘極電極CG、記憶體閘極電極MG，以及與該等電極相鄰的側壁間隔件SW作為遮罩，將例如砷(As)或磷(P)等的n型雜質，導入鰭部FA之中的區域FA2以及FA3。藉此，於鰭部FA的區域FA2形成n+ 型半導體區域12a，於鰭部FA的區域FA3形成n+ 型半導體區域12b。
此時，n+ 型半導體區域12a，以自我對準於記憶體閘極電極MG的側面上的側壁間隔件SW的方式形成，n+ 型半導體區域12b，以自我對準於控制閘極電極CG的側面上的側壁間隔件SW的方式形成。
像這樣，利用n- 型半導體區域11a與雜質濃度比其更高的n+ 型半導體區域12 a，形成具有LDD構造，且發揮作為記憶體電晶體MT的源極區域的功能的n型半導體區域MS。另外，利用n- 型半導體區域11b與雜質濃度比其更高的n+ 型半導體區域12b，形成具有LDD構造，且發揮作為控制電晶體CT的汲極區域的功能的n型半導體區域MD。
之後，實行用來令導入n- 型半導體區域11a以及11b還有n+ 型半導體區域12a以及12b等的雜質活性化的熱處理(亦即活性化退火處理)。
藉此，如圖45以及圖46所示的，形成控制電晶體CT以及記憶體電晶體MT，利用控制電晶體CT以及記憶體電晶體MT，形成作為非揮發性記憶體的記憶體單元MC。亦即，利用控制閘極電極CG、閘極絶緣膜GIc、記憶體閘極電極MG，以及閘極絶緣膜GIm，形成作為非揮發性記憶體的記憶體單元MC。另外，相鄰的2個記憶體單元MC，亦即記憶體單元MC1以及MC2，共有n+ 型半導體區域12b。
接著，如圖47以及圖48所示的，形成金屬矽化物層13(圖10的步驟S18)。
在該步驟S18中，首先，在元件分離膜STM上以及鰭部FA上，以覆蓋帽蓋絶緣膜CP1、記憶體閘極電極MG以及側壁間隔件SW的方式，形成金屬膜。金屬膜，例如由鈷(Co)膜、鎳(Ni)膜或鎳鉑合金膜等所構成，可使用濺鍍法等形成。然後，藉由對半導體基板1實施熱處理，令n+ 型半導體區域12a以及12b還有記憶體閘極電極MG各自的上層部與金屬膜發生反應。藉此，於n+ 型半導體區域12a以及12b還有記憶體閘極電極MG各自的表面，分別形成金屬矽化物層13。
金屬矽化物層13，例如可為鈷矽化物層、鎳矽化物層，或添加了鉑的鎳矽化物層。之後，將未發生反應的金屬膜除去。藉由實行該等所謂自我對準矽化物程序，便可於n+ 型半導體區域12a以及12b還有記憶體閘極電極MG各自的表面， 形成金屬矽化物層13。
接著，如圖5所示的，形成絶緣膜14、層間絶緣膜15以及插塞PG(圖10的步驟S19)。
在該步驟S19中，首先，以覆蓋帽蓋絶緣膜CP1、閘極絶緣膜GIm、記憶體閘極電極MG，以及側壁間隔件SW的方式，形成絶緣膜14。絶緣膜14，例如由氮化矽膜所構成。可利用例如CVD法形成絶緣膜14。
在該步驟S19中，接著，在絶緣膜14上，形成層間絶緣膜15。層間絶緣膜15，係由氧化矽膜的單體膜，或者，氮化矽膜與氧化矽膜的堆疊膜等所構成。利用例如CVD法形成層間絶緣膜15，之後令層間絶緣膜15的頂面平坦化。
在該步驟S19中，接著，形成貫通層間絶緣膜15以及絶緣膜14的插塞PG。首先，以用微影形成在層間絶緣膜15上的光阻圖案(圖式省略)作為蝕刻遮罩，對層間絶緣膜15以及絶緣膜14進行乾蝕刻，藉此於層間絶緣膜15以及絶緣膜14形成接觸孔CNT。接著，在接觸孔CNT內，形成由鎢(W)等所構成的導電性插塞PG作為導電體部。
為了形成插塞PG，例如，在包含接觸孔CNT的內部在內的層間絶緣膜15上，形成例如由鈦(Ti)膜、氮化鈦(TiN)膜或是該等膜層的堆疊膜所構成的障蔽導體膜。然後，在該障蔽導體膜上以填埋接觸孔CNT的方式形成由鎢(W)膜等所構成的主導體膜，並利用CMP法或回蝕法等將層間絶緣膜15上的不要的主導體膜以及障蔽導體膜除去。藉此，便可形成插塞PG。另外，為了簡化圖式，在圖5中，係將構成插塞PG的障蔽導體膜以及主導體膜顯示成一體。
如圖5所示的，接觸孔CNT以及埋入於其之插塞PG，形成在n+ 型半導體區域12a以及12b各自之上等處。在接觸孔CNT的底部，例如n+ 型半導體區域12a以及12b各自之上的金屬矽化物層13露出。然後，埋入接觸孔CNT的插塞PG，藉由與形成在n+ 型半導體區域12a以及12b各自之上的金屬矽化物層13接觸，而分別與n+ 型半導體區域12a以及12b電連接。另外，在圖5中雖省略圖式，惟插塞PG亦可與記憶體閘極電極MG電連接。
接著，如圖5所示的，在埋入了插塞PG的層間絶緣膜15上，形成第1層的配線，亦即金屬配線MW1以及MW2(圖10的步驟S20)。在此，係針對使用金屬鑲嵌技術(例如單金屬鑲嵌技術)形成金屬配線MW1以及MW2的情況進行説明。
首先，在埋入了插塞PG的層間絶緣膜15上，形成絶緣膜16。絶緣膜16，亦可用複數層絶緣膜的堆疊膜形成。接著，以光阻圖案(圖式省略)作為蝕刻遮罩，利用乾蝕刻，於絶緣膜16的既定區域形成配線溝。
接著，在包含所形成之配線溝的底部以及側壁上在內的絶緣膜16上，形成例如由氮化鈦(TiN)膜、鉭(Ta)膜或氮化鉭(TaN)膜等所構成的障蔽導體膜。然後， 利用CVD法或濺鍍法等在障蔽導體膜上形成銅(Cu)的種晶層，接著用電解電鍍法等在種晶層上形成銅(Cu)電鍍膜，並利用Cu電鍍膜填埋配線溝的內部。然後，利用CMP法將配線溝以外的區域的主導體膜與障蔽導體膜除去，形成以埋入配線溝的Cu為主導電材料的第1層配線，亦即金屬配線MW1以及MW2。另外，在圖5中，為了簡化圖式，金屬配線MW1以及MW2，將障蔽導體膜、種晶層以及Cu電鍍膜顯示成一體。
金屬配線MW1，透過插塞PG，與記憶體單元MC的半導體區域MD電連接，金屬配線MW2，透過插塞PG，與記憶體單元MC的半導體區域MS電連接。之後，利用雙重金屬鑲嵌法等形成第2層以後的配線，惟在此圖式以及其説明省略。另外，第1層的配線以及其上層的配線，不限於金屬鑲嵌配線，亦可由配線用的導電膜圖案化所形成，亦可為例如鎢(W)配線或鋁(Al)配線等。
以上述方式，便可製造出本實施態樣的半導體裝置。
＜注入電荷儲存部的電子以及電洞的分布＞ 接著，針對注入作為電荷儲存部的絶緣膜6b的電子以及電洞的分布，一邊與比較例作對比一邊進行説明。
圖49以及圖50，係比較例的半導體裝置的主要部位剖面圖。圖49，與在圖7中將在圖5所示的剖面圖之中被二點鏈線所包圍的區域RG2放大表示同樣，將比較例的半導體裝置的剖面圖放大表示。圖50，與在圖8中將在圖6所示的剖面圖之中被二點鏈線所包圍的區域RG3放大表示同樣，將比較例的半導體裝置的剖面圖放大表示。
如圖49以及圖50所示的，在比較例的半導體裝置中，鰭部FA之中的被記憶體閘極電極MG所覆蓋的部分，亦即區域FA2的表面，並未被削低。因此，在比較例的半導體裝置中，區域FA2的頂面TS2，在Z軸方向上，配置在與區域FA1的頂面TS1相同高度的位置，區域FA2的側面SS3，在Y軸方向上，配置在與區域FA1的側面SS1相同的位置，區域FA2的側面SS4，在Y軸方向上，配置在與區域FA1的側面SS2相同的位置。另外，區域FA3的頂面TS3，在Z軸方向上，配置在與區域FA1的頂面TS1相同高度的位置，區域FA3的側面SS5，在Y軸方向上，配置在與區域FA1的側面SS1相同的位置，區域FA3的側面SS6，在Y軸方向上，配置在與區域FA1的側面SS2相同的位置。
如圖49所示的，在比較例的半導體裝置中，絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的頂面TS2之間的部分的全部，與區域FA2的頂面TS2平行。因此，當對閘極絶緣膜GIm中的電荷儲存部(亦即絶緣膜6b)，用前述的SSI方式注入作為熱電子的電子，以寫入資料時，電子，同樣容易注入絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的頂面TS2之間的部分。亦即，電子EL，如圖49的箭號ELA1所示的，在記憶體閘極電極MG與區域FA2的頂面TS2之間的絶緣膜6b之中，不僅容易注入作為汲極區域的半導體區域MD側的部分，也容易注入作為源極區域的半導體區域MS側的部分。
另外，如圖50所示的，在比較例的半導體裝置中，絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的側面SS3之間的部分的全部，與區域FA2的側面SS 3平行。因此，當對閘極絶緣膜GIm中的電荷儲存部(亦即絶緣膜6b)，用前述的SSI方式注入作為熱電子的電子，以寫入資料時，電子，同樣容易注入絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的側面SS3之間的部分。亦即，電子EL，如圖50的箭號ELA2所示的，在記憶體閘極電極MG與區域FA2的側面SS3之間的絶緣膜6b之中，不僅容易注入作為汲極區域的半導體區域MD側的部分，也容易注入作為源極區域的半導體區域MS側的部分。
另外，如圖50所示的，在比較例的半導體裝置中，絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的側面SS4之間的部分的全部，與區域FA2的側面SS 4平行。因此，當對閘極絶緣膜GIm中的電荷儲存部(亦即絶緣膜6b)，用前述的SSI方式注入作為熱電子的電子，以寫入資料時，電子，同樣容易注入絶緣膜6b之中的位於記憶體閘極電極MG與區域FA2的側面SS4之間的部分。亦即，電子EL，如圖50的箭號ELA3所示的，在記憶體閘極電極MG與區域FA2的側面SS4之間的絶緣膜6b之中，不僅容易注入作為汲極區域的半導體區域MD側的部分，也容易注入作為源極區域的半導體區域MS側的部分。
另一方面，如圖49所示的，在比較例的半導體裝置中，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中於記憶體閘極電極MG的底面之中的控制閘極電極CG側的端部E101。因此，電洞HL，如圖49的箭號HLA1所示的，容易注入記憶體閘極電極MG之中的對向頂面TS2的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即端部E101側)的部分。
另外，如圖50所示的，在比較例的半導體裝置中，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中於記憶體閘極電極MG的側面(亦即對向側面SS3的側面)之中的控制閘極電極CG側的端部E102。因此，電洞HL，如圖50的箭號HLA2所示的，容易注入記憶體閘極電極MG之中的對向側面SS3的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即端部E102側)的部分。
另外，如圖50所示的，在比較例的半導體裝置中，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中於記憶體閘極電極MG的側面(亦即對向側面SS4的側面)之中的控制閘極電極CG側的端部E103。因此，電洞HL，如圖50的箭號HLA3所示的，容易注入記憶體閘極電極MG之中的對向側面SS4的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即端部E103側)的部分。
因此，在比較例的半導體裝置中，在寫入資料時，對例如由氮化矽膜所構成的絶緣膜6b所注入之電子的分布，與在刪除資料時對絶緣膜6b所注入之電洞的分布，彼此相異，或彼此分離。尤其，當控制閘極電極CG與記憶體閘極電極MG跨過作為突出部的鰭部FA時，分別在鰭部FA的頂面側以及鰭部FA的兩側面側，寫入資料時對電荷儲存部所注入之電子的分布，與刪除資料時對電荷儲存部所注入之電洞的分布，容易彼此相異。因此，當將寫入動作與刪除動作重複複數次時，留在包含絶緣膜6b的閘極絶緣膜GIm的電洞的數目會增加，記憶體單元的保持特性(保留特性)會降低，而無法令半導體裝置的特性提高。
在此，記憶體單元的保持特性，可在將寫入動作與刪除動作重複複數次(例如1000次左右)之後，根據在比室溫更高的溫度(例如150℃左右)下放置長時間(例如100小時左右)的記憶體電晶體的閾値電壓的時間經過變化，進行評價。
如前所述的，當伴隨著非揮發性記憶體的細微化，而記憶體閘極電極MG的閘極長度變短時，使用基於FN型穿隧現象之刪除方法的態樣，比起使用基於BTB T現象之刪除方法的態樣而言，降低消耗電流的效果變得更顯著。然而，如上所述的，使用基於FN型穿隧現象之刪除方法的態樣，在刪除資料時對絶緣膜6b所注入之電洞的分布與在寫入資料時對絶緣膜6b所注入之電子的分布並不相同此等問題也會變得更顯著。另外，當控制閘極電極CG與記憶體閘極電極MG跨過鰭部FA時，寫入資料時對電荷儲存部所注入之電子的分布與刪除資料時對電荷儲存部所注入之電洞的分布彼此相異的問題同樣也會變得顯著。因此，便無法輕易地令非揮發性記憶體趨向細微化。
另外，在上述專利文獻1所揭示的技術中，半導體基板，亦具有第1面，以及從第1面向深度方向下降而比第1面更低的第2面，控制閘極電極，設置在第1面上，記憶體閘極電極，設置在第2面上。
然而，上述專利文獻1所揭示的技術，並未記載當控制閘極電極CG以及記憶體閘極電極MG跨過鰭部FA時，令區域FA2的側面SS3相對於區域FA1的側面SS1後退的技術內容。另外，上述專利文獻1所揭示的技術，係用來解決當將記憶體閘極電極的寬度縮小時，記憶體閘極電極之下的通道長度也會變短，而切斷洩漏電流會增加此等問題的技術。
＜本實施態樣的主要特徴與功效＞ 另一方面，在本實施態樣的半導體裝置中，區域FA2的頂面TS2，比區域FA1的頂面TS1更低，且區域FA2的側面SS3，在Y軸方向上，相對於區域FA1的側面SS1配置在Y軸方向的負側。
考慮在本實施態樣的半導體裝置中，對絶緣膜6b，用前述的SSI方式注入作為熱電子的電子，以寫入資料的情況。在該等情況下，如圖7的箭號ELA1所示的，電子EL，容易注入記憶體閘極電極MG與區域FA2的頂面TS2之間的絶緣膜6 b之中的作為汲極區域的半導體區域MD側的部分PT22。然而，不易注入記憶體閘極電極MG與區域FA2的頂面TS2之間的絶緣膜6b之中的作為源極區域的半導體區域MS側的部分PT21。
另外，當用上述的SSI方式寫入資料時，如圖8的箭號ELA2所示的，電子EL，容易注入記憶體閘極電極MG與區域FA2的側面SS3之間的絶緣膜6b之中的作為汲極區域的半導體區域MD側的部分PS32。然而，不易注入作為源極區域的半導體區域MS側的部分PS31。
另一方面，考慮在本實施態樣的半導體裝置中，對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料的情況。在該等情況下，如圖7的箭號HLA1所示的，電洞HL，除了記憶體閘極電極MG之中的對向頂面TS2的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即下側)的部分PT23之外，也會注入部分PT22。
另外，當用上述的FN型穿隧現象刪除資料時，如圖8的箭號HLA2所示的，電洞HL，除了記憶體閘極電極MG之中的對向側面SS3的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即Y軸方向的負側)的部分PS33之外，也會注入部分PS32。
像這樣，在本實施態樣的半導體裝置中，在寫入資料時，電子注入絶緣膜6b之中的部分PT22以及部分PS32，在刪除資料時，電洞注入絶緣膜6b之中的部分PT22以及部分PS32。因此，在本實施態樣的半導體裝置中，分別在區域FA2的頂面TS2側以及側面SS3側，寫入資料時對絶緣膜6b所注入之電子的分布與在刪除資料時對絶緣膜6b所注入之電洞的分布互相接近。因此，即使在將寫入動作與刪除動作重複複數次的情況下，留在包含絶緣膜6b的閘極絶緣膜GIm的電洞的數目也不會增加，故可防止或抑制記憶體單元的保持特性(保留特性)降低，進而令半導體裝置的特性提高。
再者，較佳的態樣為，區域FA2的側面SS4，相對於區域FA1的側面SS2配置在Y軸方向的正側。
因此，當用上述的SSI方式寫入資料時，如圖8的箭號ELA3所示的，電子EL，容易注入記憶體閘極電極MG與區域FA2的側面SS4之間的絶緣膜6b之中的作為汲極區域的半導體區域MD側的部分PS42。然而，不易注入作為源極區域的半導體區域MS側的部分PS41。
另外，當用上述的FN型穿隧現象刪除資料時，如圖8的箭號HLA3所示的，電洞HL，除了記憶體閘極電極MG之中的對向側面SS4的部分與控制閘極電極CG之間的絶緣膜6b之中的區域FA2側(亦即Y軸方向的正側)的部分PS43之外，也會注入部分PS42。
在該等情況下，在寫入資料時，電子會注入絶緣膜6b之中的部分PS42，在刪除資料時，電洞會注入絶緣膜6b之中的部分PS42。因此，在區域FA2的側面SS4側，寫入資料時對絶緣膜6b所注入之電子的分布與刪除資料時對絶緣膜6b所注入之電洞的分布亦互相接近。因此，即使在將寫入動作與刪除動作重複複數次的情況下，留在包含絶緣膜6b的閘極絶緣膜GIm的電洞的數目也不會增加，故可防止或抑制記憶體單元的保持特性(保留特性)降低，進而令半導體裝置的特性提高。
亦即，當控制閘極電極CG與記憶體閘極電極MG跨過鰭部FA時，僅令區域FA2的頂面TS2比區域FA1的頂面TS1更低，會有以下的問題。亦即，會有在區域FA2的Y軸方向的至少一方的側面側，寫入資料時對絶緣膜6b所注入之電子的分布與刪除資料時對絶緣膜6b所注入之電洞的分布彼此相異此等問題存在。
然而，在本實施態樣的半導體裝置中，係令區域FA2的頂面TS2比區域FA1的頂面TS1更低，且在區域FA2的Y軸方向的兩側的至少一側，令區域FA2的側面相對於區域FA1的側面後退。藉此，便可在區域FA2的Y軸方向的至少一方的側面側，令寫入資料時對絶緣膜6b所注入之電子的分布與刪除資料時對絶緣膜6b所注入之電洞的分布互相接近。
另外，較佳的態樣為，令區域FA2的頂面TS2比區域FA1的頂面TS1更低，且在區域FA2的Y軸方向的兩側，令區域FA2的側面相對於區域FA1的側面後退。藉此，便可在區域FA2的Y軸方向的兩側面側，令寫入資料時對絶緣膜6b所注入之電子的分布與刪除資料時對絶緣膜6b所注入之電洞的分布互相接近。
考慮如圖7以及圖8所示的，在區域FA1與區域FA2之間形成區域FA21，且區域FA1的頂面TS1與區域FA2的頂面TS2由連接面TS21連接的態樣。在該等情況下，較佳的態樣為，部分PT21，係記憶體閘極電極MG與區域FA2的頂面TS2之間的絶緣膜6b之中的沿著頂面TS2形成的部分，部分PT22，係相對於頂面TS2傾斜的部分。
在該等情況下，記憶體閘極電極MG，包含：對向頂面TS2的電極部MG21，以及相對於電極部MG21形成在控制閘極電極CG側的電極部MG22。電極部MG 22，具有將電極部MG21的底面BT21與電極部MG22的控制閘極電極CG側的側面BT23連接的作為底面的連接面BT22。電極部MG22的連接面BT22的端部ET23，與電極部MG21的底面BT21連接，電極部MG22的連接面BT22的端部ET23的相反側的端部ET24，與電極部MG22的側面BT23連接。端部ET23，相對於端部ET24配置在X軸方向的正側，且在Z軸方向上，配置在比端部ET24更下方之處。
在該等情況下，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中在端部ET24，也會集中在端部ET23。因此，如圖7的箭號HLA1所示的，電洞HL，除了部分PT23之外，也會注入部分PT22。
另外，當區域FA1的側面SS1與區域FA2的側面SS3由連接面SS31連接時，較佳的態樣為，部分PS31，係記憶體閘極電極MG與區域FA2的側面SS3之間的絶緣膜6b之中的沿著側面SS3形成的部分，部分PS32，係相對於側面SS3傾斜的部分。
在該等情況下，記憶體閘極電極MG，包含：對向側面SS3的電極部MG31，以及相對於電極部MG31形成在控制閘極電極CG側的電極部MG32。電極部MG 32，具有將電極部MG31的側面BS31與電極部MG32的控制閘極電極CG側的側面BS33連接的連接面BS32。電極部MG32的連接面BS32的端部ES33，與電極部MG31的側面BS31連接，電極部MG32的連接面BS32的端部ES33的相反側的端部ES34，與電極部MG32的側面BS33連接。端部ES33，相對於端部ES34配置在X軸方向的正側，且在Y軸方向上，相對於端部ES34配置在Y軸方向的負側。
在該等情況下，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中在端部ES34，也會集中在端部ES33。因此，如圖8的箭號HLA2所示的，電洞HL，除了部分PS33之外，也會注入部分PS32。
另外，再者，當區域FA1的側面SS2與區域FA2的側面SS4由連接面SS41連接時，較佳的態樣為，部分PS41，係記憶體閘極電極MG與區域FA2的側面SS4之間的絶緣膜6b之中的沿著側面SS4形成的部分，部分PS42，係相對於側面SS4傾斜的部分。
在該等情況下，記憶體閘極電極MG，包含：對向側面SS4的電極部MG41，以及相對於電極部MG41形成在控制閘極電極CG側的電極部MG42。電極部MG 42，具有將電極部MG41的側面BS41與電極部MG42的控制閘極電極CG側的側面BS43連接的連接面BS42。電極部MG42的連接面BS42的端部ES43，與電極部MG 41的側面BS41連接，電極部MG42的連接面BS42的端部ES43的相反側的端部ES 44，與電極部MG42的側面BS43連接。端部ES43，相對於端部ES44配置在X軸方向的正側，且在Y軸方向上，相對於端部ES44配置在Y軸方向的正側。
在該等情況下，當對絶緣膜6b，用前述的FN型穿隧現象注入電洞，以刪除資料時，記憶體閘極電極MG與鰭部FA之間的電場，會集中在端部ES44，也會集中在端部ES43。因此，如圖8的箭號HLA3所示的，電洞HL，除了部分PS43之外，也會注入部分PS42。
另外，在圖7以及圖8中雖省略圖式，惟有時在連接面BT22的底面BT21側的部分與底面BT21的連接面BT22側的部分之間並未形成角部，而係連接面BT22的底面BT21側的部分以及底面BT21的連接面BT22側的部分形成同一曲面。另外，有時在連接面BS32的側面BS31側的部分與側面BS31的連接面BS32側的部分之間並未形成角部，而係連接面BS32的側面BS31側的部分以及側面BS31的連接面BS32側的部分形成同一曲面。另外，有時在連接面BS42的側面BS41側的部分與側面BS41的連接面BS42側的部分之間並未形成角部，而係連接面BS42的側面BS41側的部分以及側面BS41的連接面BS42側的部分形成同一曲面。
＜關於當鰭部的側面傾斜時後退寬度的定義＞ 接著，針對當鰭部的側面傾斜時後退寬度的定義，一邊參照圖51一邊進行説明。圖51以及圖52，係實施態樣的半導體裝置的主要部位剖面圖。圖51以及圖52，將在圖5所示的剖面圖之中被二點鏈線所包圍的區域RG4放大表示。另外，在圖51以及圖52中，為了簡化圖式，將比元件分離膜STM更上方以及比區域FA2更上方的部分的圖式省略。
如圖51所示的，當側面SS3，以越向側面SS3的上側越往Y軸方向的負側配置的方式，從與Y軸方向垂直的平面(亦即XZ平面)傾斜時，可將側面SS3的上端部TE3的Y軸方向的位置，定義為側面SS3的Y軸方向的位置。同樣地，當側面SS1， 以越向側面SS1的上側越往Y軸方向的負側配置的方式，從XZ平面傾斜時，可將側面SS1的上端部TE1的Y軸方向的位置，定義為側面SS1的Y軸方向的位置。此時，側面SS3相對於側面SS1的後退寬度(亦即距離DS2)，為在Y軸方向上的上端部TE1與上端部TE3之間的距離。另外，在Z軸方向上的頂面TS1與頂面TS2之間的距離，為距離DS1。
另外，如圖51所示的，當側面SS4，以越向側面SS4的上側越往Y軸方向的正側配置的方式，從XZ平面傾斜時，可將側面SS4的上端部TE4的Y軸方向的位置，定義為側面SS4的Y軸方向的位置。同樣地，當側面SS2，以越向側面SS2的上側越往Y軸方向的正側配置的方式，從XZ平面傾斜時，可將側面SS2的上端部TE2的Y軸方向的位置，定義為側面SS2的Y軸方向的位置。此時，側面SS4相對於側面SS2的後退寬度(亦即距離DS3)，為在Y軸方向上的上端部TE2與上端部TE 4之間的距離。
另一方面，如圖52所示的，有時在側面SS3的上部與頂面TS2的側面SS3側的部分之間並未形成角部，而係側面SS3的上部以及頂面TS2的側面SS3側的部分形成同一曲面。在該等情況下，可將側面SS3在高度方向(Z軸方向)上的中央部位作為同一平面往上側延長所形成的假想平面定義為平面SSV3，並將頂面TS2在Y軸方向上的中央部位作為同一平面往側面SS3側延長所形成的假想平面定義為平面TSV3。然後，可將平面SSV3與平面TSV3所形成的角部，定義為側面SS3的上端部TE3。此時，側面SS3相對於側面SS1的後退寬度(亦即距離DS2)，亦為在Y軸方向上的上端部TE1與上端部TE3之間的距離。
另外，如圖52所示的，有時在側面SS4的上部與頂面TS2的側面SS4側的部分之間並未形成角部，而係側面SS4的上部以及頂面TS2的側面SS4側的部分形成同一曲面。在該等情況下，可將側面SS4在高度方向(Z軸方向)上的中央部位作為同一平面往上側延長所形成的假想平面定義為平面SSV4，並將頂面TS2在Y軸方向上的中央部位作為同一平面往側面SS4側延長所形成的假想平面定義為平面TS V4。然後，可將平面SSV4與平面TSV4所形成的角部，定義為側面SS4的上端部TE4。此時，側面SS4相對於側面SS2的後退寬度(亦即距離DS3)，亦為在Y軸方向上的上端部TE2與上端部TE4之間的距離。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧半導體基板 1a、1b‧‧‧主面 2‧‧‧絶緣膜 2a‧‧‧主面 3‧‧‧絶緣膜 4‧‧‧導電膜 5、6、6a、6b、6c‧‧‧絶緣膜 7‧‧‧導電膜 11a、11b‧‧‧n-型半導體區域 12a、12b‧‧‧n+型半導體區域 13‧‧‧金屬矽化物層 14‧‧‧絶緣膜 15‧‧‧層間絶緣膜 16‧‧‧絶緣膜 100‧‧‧CPU 200‧‧‧RAM 300‧‧‧類比電路 400‧‧‧EEPROM 500‧‧‧快閃記憶體 600‧‧‧I/O電路 BA1、BA2‧‧‧反射防止膜 BS31、BS33、BS41、BS43‧‧‧側面 BS32、BS42‧‧‧連接面 BT21‧‧‧底面 BT22‧‧‧連接面 BT23‧‧‧側面 CG‧‧‧控制閘極電極 CHP‧‧‧半導體晶片 CNT‧‧‧接觸孔 CP1‧‧‧帽蓋絶緣膜 CT‧‧‧控制電晶體 DS1~DS3、DS5、DS6‧‧‧距離 E101~E103‧‧‧端部 EL‧‧‧電子 ELA1~ELA3‧‧‧箭號 ES31~ES34、ES41~ES44‧‧‧端部 ES51、ES52、ES61、ES62‧‧‧端部 ET21~ET24、ET31、ET32‧‧‧端部 FA‧‧‧鰭部 FA1、FA2、FA21、FA3、FA31‧‧‧區域 GIc、GIm‧‧‧閘極絶緣膜 HL‧‧‧電洞 HLA1~HLA3‧‧‧箭號 HM‧‧‧硬遮罩膜 IF1、IF2‧‧‧絶緣膜 MC、MC1、MC2‧‧‧記憶體單元 MD‧‧‧半導體區域 MG‧‧‧記憶體閘極電極 MG21、MG22、MG31、MG32、MG41、MG42‧‧‧電極部 MP1、MP2‧‧‧遮罩圖案 MS‧‧‧半導體區域 MT‧‧‧記憶體電晶體 MW1、MW2‧‧‧金屬配線 PG‧‧‧插塞 PP1~PP4‧‧‧平面 PS31~PS33、PS41~PS43、PT21~PT23‧‧‧部分 PW‧‧‧p型井 RF1、RF2‧‧‧光阻膜 RG1~RG4‧‧‧區域 SIF‧‧‧絶緣膜 SOF1‧‧‧犠牲氧化膜 SP1‧‧‧間隔件 SS1、SS2、SS3、SS4、SS5、SS6、SSV3、SSV4‧‧‧側面 SS31、SS41、SS51、SS61‧‧‧連接面 STM‧‧‧元件分離膜 SW‧‧‧側壁間隔件 TE1~TE4‧‧‧上端部 TS1、TS2、TS3‧‧‧頂面 TS21、TS31‧‧‧連接面 TSV3、TSV4‧‧‧平面 VMG‧‧‧n-型半導體區域 WD1~WD3‧‧‧寬度 A-A、B-B、C-C、D-D‧‧‧剖面線 X、Y、Z‧‧‧軸 S1~S20‧‧‧步驟
【圖1】係表示實施態樣的半導體晶片的布局構造例的圖式。 【圖2】係實施態樣的半導體裝置的主要部位俯視圖。 【圖3】係實施態樣的半導體裝置的主要部位立體圖。 【圖4】係實施態樣的半導體裝置的主要部位立體圖。 【圖5】係實施態樣的半導體裝置的主要部位剖面圖。 【圖6】係實施態樣的半導體裝置的主要部位剖面圖。 【圖7】係實施態樣的半導體裝置的主要部位剖面圖。 【圖8】係實施態樣的半導體裝置的主要部位剖面圖。 【圖9】係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。 【圖10】係表示實施態樣的半導體裝置的製造步驟的一部分的流程圖。 【圖11】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖12】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖13】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖14】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖15】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖16】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖17】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖18】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖19】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖20】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖21】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖22】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖23】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖24】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖25】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖26】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖27】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖28】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖29】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖30】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖31】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖32】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖33】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖34】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖35】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖36】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖37】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖38】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖39】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖40】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖41】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖42】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖43】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖44】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖45】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖46】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖47】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖48】係實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 【圖49】係比較例的半導體裝置的主要部位剖面圖。 【圖50】係比較例的半導體裝置的主要部位剖面圖。 【圖51】係實施態樣的半導體裝置的主要部位剖面圖。 【圖52】係實施態樣的半導體裝置的主要部位剖面圖。
6a、6b、6c‧‧‧絶緣膜
11a、11b‧‧‧n-型半導體區域
12a、12b‧‧‧n+型半導體區域
BS31、BS33、BS41、BS43‧‧‧側面
BS32、BS42‧‧‧連接面
CG‧‧‧控制閘極電極
CT‧‧‧控制電晶體
DS2、DS3、DS5、DS6‧‧‧距離
EL‧‧‧電子
ELA2、ELA3‧‧‧箭號
ES31~ES34、ES41~ES44‧‧‧端部
ES51、ES52、ES61、ES62‧‧‧端部
FA‧‧‧鰭部
FA1、FA2、FA21、FA3、FA31‧‧‧區域
GIc、GIm‧‧‧閘極絶緣膜
HL‧‧‧電洞
HLA2、HLA3‧‧‧箭號
MD‧‧‧半導體區域
MG‧‧‧記憶體閘極電極
MG31、MG32、MG41、MG42‧‧‧電極部
MS‧‧‧半導體區域
MT‧‧‧記憶體電晶體
PS31~PS33、PS41~PS43‧‧‧部分
PW‧‧‧p型井
SIF‧‧‧絶緣膜
SS1、SS2、SS3、SS4、SS5、SS6‧‧‧側面
SS31、SS41、SS51、SS61‧‧‧連接面
SW‧‧‧側壁間隔件
WD1~WD3‧‧‧寬度
X、Y、Z‧‧‧軸

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 半導體基板； 突出部，其為該半導體基板的一部分，從該半導體基板的主面突出，且在俯視下朝第1方向延伸； 第1閘極電極，其形成在該突出部上，且在俯視下朝與該第1方向交叉的第2方向延伸； 第1閘極絶緣膜，其形成在該第1閘極電極與該突出部之間； 第2閘極電極，其形成在該突出部上，在俯視下朝該第2方向延伸，且與該第1閘極電極相鄰；以及 第2閘極絶緣膜，其形成在該第2閘極電極與該突出部之間以及該第2閘極電極與該第1閘極電極之間，且內部具有電荷儲存部； 該突出部包含：第1區域；以及第2區域，其在俯視下，相對於該第1區域配置在該第1方向的第1側； 該第1閘極電極，覆蓋該第1區域的第1頂面、該第1區域的該第2方向的第2側的第1側面，以及該第1區域的該第2方向的該第2側的相反側的第2側面； 該第2閘極電極，覆蓋該第2區域的第2頂面、該第2區域的該第2側的第3側面，以及該第2區域的該第2側的相反側的第4側面； 該第2頂面，比該第1頂面更低； 該第3側面，在該第2方向上，相對於該第1側面配置在該第2側的相反側。
  2. 如申請專利範圍第1項之半導體裝置，其中， 在與該主面垂直的第3方向上的該第2頂面與該第1頂面之間的距離，比在該第2方向上的該第3側面與該第1側面之間的距離更長。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第4側面，在該第2方向上，相對於該第2側面配置在該第2側。
  4. 如申請專利範圍第3項之半導體裝置，其中， 在與該主面垂直的第3方向上的該第2頂面與該第1頂面之間的距離，比在該第2方向上的該第3側面與該第1側面之間的距離以及在該第2方向上的該第4側面與該第2側面之間的距離均更長。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該突出部包含：第3區域，其在俯視下，相對於該第1區域配置在該第1側的相反側； 該第3區域的第3頂面，比該第1頂面更低，且比該第2頂面更高； 該第3區域的該第2側的第5側面，在該第2方向上，相對於該第1側面配置在該第2側的相反側，且相對於該第3側面配置在該第2側。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第4側面，在該第2方向上，相對於該第2側面配置在該第2側； 該第3區域的該第2側的相反側的第6側面，在該第2方向上，相對於該第2側面配置在該第2側，且相對於該第4側面配置在該第2側的相反側。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該第2閘極絶緣膜包含： 第1氧化矽膜； 該第1氧化矽膜上的第1氮化矽膜；以及 該第1氮化矽膜上的第2氧化矽膜。
  8. 如申請專利範圍第1項之半導體裝置，其中， 利用該第1閘極絶緣膜、該第1閘極電極、該第2閘極絶緣膜以及該第2閘極電極形成非揮發性記憶體。
  9. 一種半導體裝置的製造方法，其特徵為包含： (a)準備半導體基板的步驟； (b)形成突出部的步驟，該突出部為該半導體基板的一部分，從該半導體基板的主面突出，且在俯視下朝第1方向延伸； (c)在該突出部上，形成朝在俯視下與該第1方向交叉的第2方向延伸的第1閘極電極，並在該第1閘極電極與該突出部之間形成第1閘極絶緣膜的步驟； (d)在該突出部上以及該第1閘極電極的表面，形成內部具有電荷儲存部的絶緣膜的步驟； (e)在該絶緣膜上，形成導電膜的步驟；以及 (f)藉由回蝕該導電膜，在俯視下，在該第1閘極電極的該第1方向的第1側隔著該絶緣膜留下該導電膜以形成第2閘極電極，並形成包含該第2閘極電極與該突出部之間以及該第2閘極電極與該第1閘極電極之間的該絶緣膜在內的第2閘極絶緣膜的步驟； 在該(b)步驟中，形成包含第1區域以及在俯視下相對於該第1區域配置在該第1側的第2區域在內的該突出部； 在該(c)步驟中，形成覆蓋該第1區域的第1頂面、該第1區域的該第2方向的第2側的第1側面以及該第1區域的該第2方向的該第2側的相反側的第2側面的該第1閘極電極； 該(d)步驟包含： (d1)在該(c)步驟之後，藉由蝕刻該第2區域，令該第2區域的第2頂面比該第1頂面更低，並令該第2區域的該第2側的第3側面在該第2方向上相對於該第1側面往該第2側的相反側後退的步驟；以及 (d2)在該(d1)步驟之後，於該第2頂面、該第3側面、該第2區域的該第2方向的該第2側的相反側的第4側面，以及該第1閘極電極的表面，形成該絶緣膜的步驟； 在該(f)步驟中，形成覆蓋該第2頂面、該第3側面以及該第4側面的該第2閘極電極。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該(d1)步驟中，令該第2頂面比該第1頂面更低，並令該第3側面相對於該第1側面後退，使得在與該主面垂直的第3方向上的該第2頂面與該第1頂面之間的距離，比在該第2方向上的該第3側面與該第1側面之間的距離更長。
  11. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該(d1)步驟中，藉由蝕刻該第2區域，令該第4側面，在該第2方向上，相對於該第2側面往該第2側後退。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該(d1)步驟中，令該第2頂面比該第1頂面更低，令該第3側面相對於該第1側面後退，並令該第4側面相對於該第2側面後退，使得在與該主面垂直的第3方向上的該第2頂面與該第1頂面之間的距離，比在該第2方向上的該第3側面與該第1側面之間的距離以及在該第2方向上的該第4側面與該第2側面之間的距離均更長。
  13. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該(b)步驟中，形成包含在俯視下相對於該第1區域配置在該第1側的相反側的第3區域在內的該突出部； 該(d)步驟包含： (d3)在該(d1)步驟之後，且在該(d2)步驟之前，藉由將該第3區域的表面氧化，以令該第3區域的第3頂面比該第1區域的該第1頂面更低，並令該第3區域的該第2側的第5側面，在該第2方向上，相對於該第1側面往該第2側的相反側後退的步驟； 在該(d3)步驟中，以該第3頂面比該第2頂面更高的方式，令該第3頂面比該第1頂面更低，並以該第5側面在該第2方向上相對於該第3側面配置在該第2側的方式， 令該第5側面後退。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 在該(d1)步驟中，藉由蝕刻該第2區域，以令該第4側面，在該第2方向上，相對於該第2側面往該第2側後退； 在該(d3)步驟中，藉由將該第3區域的表面氧化，以令該第3區域的該第2側的相反側的第6側面，在該第2方向上，相對於該第2側面往該第2側後退； 在該(d3)步驟中，以該第6側面在該第2方向上相對於該第4側面配置在該第2側的相反側的方式，令該第6側面後退。
  15. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 利用該第1閘極絶緣膜、該第1閘極電極、該第2閘極絶緣膜以及該第2閘極電極形成非揮發性記憶體。
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