CN107026175B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，其课题在于改善半导体器件的性能。鳍片(FA)包括：区域(FA1)；以及区域(FA2)，其相对于区域(FA1)配置于X轴方向的正向侧。控制栅电极(CG)将区域(FA1)的上表面、区域(FA1)的Y轴方向的正向侧的侧面(SS1)、以及区域(FA1)的Y轴方向的负向侧的侧面(SS2)覆盖，存储器栅电极(MG)将区域(FA2)的上表面、区域(FA2)的Y轴方向的正向侧的侧面(SS3)、以及区域(FA2)的Y轴方向的负向侧的侧面(SS4)覆盖。区域(FA2)的上表面低于区域(FA1)的上表面，侧面(SS3)在Y轴方向上相对于侧面(SS1)配置于Y轴方向的负向侧。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如能够优选用于具备形成于半导体衬底的半导体元件的半导体器件及半导体器件的制造方法。
背景技术
在半导体衬底上具有形成有例如非易失性存储器等存储器单元等的存储器单元区域的半导体器件得到广泛应用。有时例如作为非易失性存储器，形成由使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属-氧化物-氮化物-氧化物-半导体)膜的分栅式(split gate)单元构成的存储器单元。此时，存储器单元由具有控制栅电极的控制晶体管、和具有存储器栅电极的存储器晶体管这两个MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)形成。
该存储器栅电极是通过在控制栅电极的侧面上隔着绝缘膜呈侧壁间隔件状地残留导电膜而形成的。另外，在存储器栅电极与控制栅电极之间、以及存储器栅电极与半导体衬底之间形成有在内部具有电荷蓄积部的绝缘膜。
日本特开2006-332143号公报(专利文献1)中公开了如下技术：一种具有在半导体衬底形成的非易失性存储元件的半导体器件，非易失性存储元件具有控制栅电极、以及与控制栅电极相邻设置的存储器栅电极。
日本特开2006-41354号公报(专利文献2)中公开了如下技术：在半导体器件中，在半导体衬底的表面形成凸型形状的活性区域，以跨越该凸型的活性区域的方式配置选择栅极或者存储器栅极。
专利文献1：日本特开2006-332143号公报
专利文献2：日本特开2006-41354号公报
在这种具有由分栅式单元构成的存储器单元的半导体器件中，例如通过对绝缘膜的内部的电荷蓄积部注入电子而将数据写入。另外，例如通过对绝缘膜的内部的电荷蓄积部注入空穴而将数据擦除。
但是，有时因电荷蓄积部的形状而使得写入数据时对电荷蓄积部注入的电子的分布、与擦除数据时对电荷蓄积部注入的空穴的分布互不相同。特别是在控制栅电极和存储器栅电极跨越作为突出部的鳍片的情况下，在鳍片的上表面侧以及两个侧面侧，写入数据时对电荷蓄积部注入的电子的分布、与擦除数据时对电荷蓄积部注入的空穴的分布容易变得互不相同。在这种情况下，当反复执行多次写入动作和擦除动作时，在包含电荷蓄积部的绝缘膜中残留的空穴的数量增加，存储器单元的保持特性下降，从而无法改善半导体器件的特性。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种能够改善性能的半导体器件及半导体器件的制造方法。
至于其它课题和新特征，通过本说明书的记述及附图会变得明确。
根据一个实施方式，半导体器件具有从半导体衬底的主面突出的突出部，突出部包括第一区域、以及在俯视时相对于第一区域配置于第一方向的第一侧的第二区域。控制栅电极将第一区域的第一上表面、第一区域的第二方向的第二侧的第一侧面、以及第一区域的第二方向的与第二侧相反侧的第二侧面覆盖，第二栅电极将第二区域的第二上表面、第二区域的第二侧的第三侧面、以及第二区域的与第二侧相反侧的第四侧面覆盖。第二上表面低于第一上表面，第三侧面在第二方向上相对于第一侧面配置于第二侧的相反侧。
另外，根据另一个实施方式，在半导体器件的制造方法中，形成突出部，该突出部从半导体衬底的主面突出，并包括第一区域、以及在俯视时相对于第一区域配置于第一侧的第二区域。接下来，形成将第一区域的第一上表面、第一区域的第二方向的第二侧的第一侧面、以及第一区域的第二方向的与第二侧相反侧的第二侧面覆盖的第一栅电极。接下来，对第二区域进行蚀刻，由此使得第二区域的第二上表面低于第一上表面，并使得第二区域的第二侧的第三侧面在第二方向上相对于第一侧面向第二侧的相反侧后退。接下来，在突出部上、以及第一栅电极的表面形成在内部具有电荷蓄积部的绝缘膜，在绝缘膜上形成导电膜。接下来，对导电膜进行蚀刻，由此形成将第二上表面、第三侧面、以及第二区域的第二方向的与第二侧相反侧的第四侧面覆盖的第二栅电极。
发明效果
根据一个实施方式，能够改善半导体器件的性能。
附图说明
图1是表示实施方式的半导体芯片的布局结构例的图。
图2是实施方式的半导体器件的主要部分俯视图。
图3是实施方式的半导体器件的主要部分立体图。
图4是实施方式的半导体器件的主要部分立体图。
图5是实施方式的半导体器件的主要部分剖视图。
图6是实施方式的半导体器件的主要部分剖视图。
图7是实施方式的半导体器件的主要部分剖视图。
图8是实施方式的半导体器件的主要部分剖视图。
图9是表示实施方式的半导体器件的制造工序的一部分的工艺流程图。
图10是表示实施方式的半导体器件的制造工序的一部分的工艺流程图。
图11是实施方式的半导体器件的制造工序中的主要部分剖视图。
图12是实施方式的半导体器件的制造工序中的主要部分剖视图。
图13是实施方式的半导体器件的制造工序中的主要部分剖视图。
图14是实施方式的半导体器件的制造工序中的主要部分剖视图。
图15是实施方式的半导体器件的制造工序中的主要部分剖视图。
图16是实施方式的半导体器件的制造工序中的主要部分剖视图。
图17是实施方式的半导体器件的制造工序中的主要部分剖视图。
图18是实施方式的半导体器件的制造工序中的主要部分剖视图。
图19是实施方式的半导体器件的制造工序中的主要部分剖视图。
图20是实施方式的半导体器件的制造工序中的主要部分剖视图。
图21是实施方式的半导体器件的制造工序中的主要部分剖视图。
图22是实施方式的半导体器件的制造工序中的主要部分剖视图。
图23是实施方式的半导体器件的制造工序中的主要部分剖视图。
图24是实施方式的半导体器件的制造工序中的主要部分剖视图。
图25是实施方式的半导体器件的制造工序中的主要部分剖视图。
图26是实施方式的半导体器件的制造工序中的主要部分剖视图。
图27是实施方式的半导体器件的制造工序中的主要部分剖视图。
图28是实施方式的半导体器件的制造工序中的主要部分剖视图。
图29是实施方式的半导体器件的制造工序中的主要部分剖视图。
图30是实施方式的半导体器件的制造工序中的主要部分剖视图。
图31是实施方式的半导体器件的制造工序中的主要部分剖视图。
图32是实施方式的半导体器件的制造工序中的主要部分剖视图。
图33是实施方式的半导体器件的制造工序中的主要部分剖视图。
图34是实施方式的半导体器件的制造工序中的主要部分剖视图。
图35是实施方式的半导体器件的制造工序中的主要部分剖视图。
图36是实施方式的半导体器件的制造工序中的主要部分剖视图。
图37是实施方式的半导体器件的制造工序中的主要部分剖视图。
图38是实施方式的半导体器件的制造工序中的主要部分剖视图。
图39是实施方式的半导体器件的制造工序中的主要部分剖视图。
图40是实施方式的半导体器件的制造工序中的主要部分剖视图。
图41是实施方式的半导体器件的制造工序中的主要部分剖视图。
图42是实施方式的半导体器件的制造工序中的主要部分剖视图。
图43是实施方式的半导体器件的制造工序中的主要部分剖视图。
图44是实施方式的半导体器件的制造工序中的主要部分剖视图。
图45是实施方式的半导体器件的制造工序中的主要部分剖视图。
图46是实施方式的半导体器件的制造工序中的主要部分剖视图。
图47是实施方式的半导体器件的制造工序中的主要部分剖视图。
图48是实施方式的半导体器件的制造工序中的主要部分剖视图。
图49是比较例的半导体器件的主要部分剖视图。
图50是比较例的半导体器件的主要部分剖视图。
图51是实施方式的半导体器件的主要部分剖视图。
图52是实施方式的半导体器件的主要部分剖视图。
附图标记说明：
1 半导体衬底
1a、1b 主面
2 绝缘膜
2a 主面
3 绝缘膜
4 导电膜
5、6、6a、6b、6c 绝缘膜
7 导电膜
11a、11b n-型半导体区域
12a、12b n+型半导体区域
13 金属硅化物层
14 绝缘膜
15 层间绝缘膜
16 绝缘膜
100 CPU
200 RAM
300 模拟电路
400 EEPROM
500 闪存
600 I/O电路
BA1、BA2 防反射膜
BS31、BS33、BS41、BS43 侧面
BS32、BS42 连接面
BT21 下表面
BT22 连接面
BT23 侧面
CG 控制栅电极
CHP 半导体芯片
CNT 接触孔
CP1 覆盖绝缘膜
CT 控制晶体管
DS1～DS3 距离
EL 电子
ELA1～ELA3 箭头
ES31～ES34、ES41～ES44 端部
ES51、ES52、ES61、ES62 端部
ET21～ET24、ET31、ET32 端部
FA 鳍片
FA1、FA2、FA21、FA3、FA31 区域
GIc、GIm 栅极绝缘膜
HL 空穴
HLA1～HLA3 箭头
HM 硬掩膜
IF1、IF2 绝缘膜
MC、MC1、MC2 存储器单元
MD 半导体区域
MG 存储器栅电极
MG21、MG22、MG31、MG32、MG41、MG42 电极部
MP1、MP2 掩模图案
MS 半导体区域
MT 存储器晶体管
MW1、MW2 金属布线
PG 插塞
PP1～PP4 平面
PS31～PS33、PS41～PS43、PT21～PT23 部分
PW p型阱
RF1、RF2 抗蚀膜
RG1～RG4 区域
SIF 绝缘膜
SOF1 牺牲氧化膜
SP1 间隔件
SS1、SS2、SS3、SS4、SS5、SS6、SSV3、SSV4 侧面
SS31、SS41、SS51、SS61 连接面
STM 元件隔离膜
SW 侧壁间隔件
TE1～TE4 上端部
TS1、TS2、TS3 上表面
TS21、TS31 连接面
TSV3、TSV4 平面
VMG n-型半导体区域
WD1～WD3 宽度
具体实施方式
在以下实施方式中，为了便于说明，必要时分割为多个部分或者实施方式进行说明，但除了特别明确说明的情况以外，它们并非彼此间毫无关系，而是处于一方为另一方的一部分或全部的变形例、详细说明、补充说明等的关系。
另外，在以下实施方式中，当提及要素的数量等(包括个数、数值、量、范围等)时，除了特别明确说明的情况以及在原理上明确限定为特定数量的情况等以外，并不限定于该特定数量，既可以为特定数量以上也可以为特定数量以下。
并且，在以下实施方式中，除了特别明确说明的情况以及原理上明确认为必不可少的情况等以外，其构成要素(也包括步骤要素等)当然并非必不可少。同样，在以下实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明确说明的情况以及原理上明确认为并非如此的情况等以外，设为包含实质上与其形状等近似或者类似的形状等。这一点对于上述数值及范围也一样。
以下，基于附图对具有代表性的实施方式进行详细说明。此外，在用于对实施方式进行说明的所有附图中，对具有相同功能的部件标注相同的附图标记，并将重复的说明省略。另外，在以下实施方式中，除了特别需要时以外，原则上不重复对相同或者同样的部分的说明。
并且，在实施方式中所使用的附图中，即便是剖视图，为了容易观察附图，有时也将剖面线省略。
(实施方式)
＜半导体芯片的布局结构例＞
参照附图对本实施方式的具有非易失性存储器的半导体器件进行说明。首先，对形成有包含非易失性存储器在内的系统的半导体器件(半导体芯片)的布局结构进行说明。
图1是表示实施方式的半导体芯片的布局结构例的图。在图1中，半导体芯片CHP具有CPU(Central Processing Unit：中央处理器)100、RAM(Random Access Memory：随机存储器)200、模拟电路300、EEPROM(Electrically Erasable Programmable Read OnlyMemory：电可擦可编程只读存储器)400、闪存500以及I/O(Input/Output：输入/输出)电路600，构成半导体器件。
CPU(电路)100又被称为中央运算处理装置，其从存储装置将命令读出并对该命令进行解读，进而基于该命令进行多种多样的运算、控制。
RAM(电路)200是能够对存储信息随机地、即随时读取所存储的存储信息或者新写入存储信息的存储器，又被称为可随时写入读出的存储器。作为RAM而使用SRAM(StaticRAM：静态随机存储器)，该SRAM使用了静态电路。
模拟电路300是对随时间而连续地变化的电压或电流的信号、即模拟信号进行处理的电路，例如由放大电路、转换电路、调制电路、振荡电路以及电源电路等构成。
EEPROM400及闪存500是兼具写入动作及擦除动作的能够进行电改写的非易失性存储器的一种，又被称为电可擦可编程只读存储器。该EEPROM400及闪存500的存储器单元由存储(存储器)用的例如MONOS型晶体管、MNOS(Metal-Nitride-Oxide-Semiconductor：金属-氮化物-氧化物-半导体)型晶体管构成。EEPROM400和闪存500的不同点在于，EEPROM400例如是能够以字节单位进行擦除的非易失性存储器，与此相对，闪存500例如是能够以字线(word line)单位进行擦除的非易失性存储器。通常，闪存500中存储有用于由CPU100执行各种处理的程序等。与此相对，EEPROM400中存储有改写频率高的各种数据。EEPROM400或闪存500具有多个非易失性存储器单元以矩阵状配置的存储器单元阵列、以及除此之外的地址缓存、行解码器、列解码器、验证读放(verify sense amplifier)电路、读放电路、写入电路等。
I/O电路600是输入输出电路，且是用于进行从半导体芯片CHP内向连接在半导体芯片CHP外部的设备输出数据、或从连接在半导体芯片CHP外部的设备向半导体芯片内输入数据的电路。
本实施方式的半导体器件具有存储器单元形成区域。在存储器单元形成区域形成有多个非易失性存储器单元以矩阵状配置的存储器单元阵列。以下，对存储器单元形成区域进行图示及说明。
另一方面，虽然以下将图示及说明省略，但本实施方式的半导体器件具有逻辑电路形成区域。在逻辑电路形成区域形成有CPU100、RAM200、模拟电路300、I/O电路600、以及EEPROM400或闪存500的地址缓存、行解码器、列解码器、验证读放电路、读放电路、写入电路等。
＜半导体器件的构造＞
接下来，对本实施方式的半导体器件的构造进行说明。图2是实施方式的半导体器件的主要部分俯视图。图3及图4是实施方式的半导体器件的主要部分立体图。图4为了简化附图而示出从图3所示的立体图中将栅极绝缘膜GIc(参照图5)、控制栅电极CG、栅极绝缘膜GIm以及存储器栅电极MG除去并进行透视的状态。
图5～图8是实施方式的半导体器件的主要部分剖视图。图5是沿着图2中的A-A线的剖视图、沿着图2中的B-B线的剖视图、以及沿着图2中的C-C线的剖视图。其中，沿着图2中的A-A线的截面是基于图3中的平面PP1的截面，沿着图2中的B-B线的截面是基于图3中的平面PP2的截面，沿着图2中的C-C线的截面是基于图3中的平面PP3的截面。图6是沿着图5中的D-D线的剖视图，示出了图2所示的俯视图中用双点划线包围的区域RG1。另外，沿着图5中的D-D线的截面是基于图3中的平面PP4的截面。
图7放大示出了图5所示的剖视图中用双点划线包围的区域RG2，图8放大示出了图6所示的剖视图中用双点划线包围的区域RG3。此外，在图7及图8中，为了简化附图而从图5及图6所示的剖视图中省略了n-型半导体区域VMG、金属硅化物层13、绝缘膜14以及层间绝缘膜15的图示。
图5中的、沿着图2中的A-A线的剖视图示出2个作为存储器单元MC的存储器单元MC1及MC2。存储器单元MC1及MC2以存储器单元MC1与存储器单元MC2之间的平面(后述的YZ平面)为对称面而相互对称地配置。以下，对2个存储器单元MC1及MC2中的存储器单元MC1进行说明。
另外，在本实施方式中，对存储器单元MC具有n沟道型的控制晶体管CT以及存储器晶体管MT的情况进行说明。然而，还能够使导电类型相反，使存储器单元MC具有p沟道型的控制晶体管CT以及存储器晶体管MT。
如图2及图5所示，半导体器件具有半导体衬底1。半导体衬底1是由具有例如1Ωcm～10Ωcm左右的电阻率的p型的单晶硅等构成的半导体晶片。半导体衬底1具有主面1a、以及与主面1a相反侧的主面1b。
如图2及图5所示，将半导体衬底1的主面1a内相互交叉、优选为正交的2个方向设为X轴方向及Y轴方向，将与半导体衬底1的主面1a垂直的方向、即上下方向设为Z轴方向。另外，关于图3、图4、图6～图8中的X轴方向、Y轴方向以及Z轴方向的定义，也与图2及图5相同。另外，在本申请说明书中，俯视是指从与半导体衬底1的主面1a垂直的方向观察的情况。
如图2所示，在半导体衬底1上，例如沿X轴方向延伸的多个鳍片FA在Y轴方向上等间隔地配置。鳍片FA是从半导体衬底1的主面1a突出的长方体的突出部(凸部)，鳍片FA的下部由将半导体衬底1的主面覆盖的元件隔离膜STM包围。鳍片FA是半导体衬底1的一部分，且是半导体衬底1的活性区域。另外，俯视时相邻的鳍片FA之间的沟槽部的下部由元件隔离膜STM填埋，鳍片FA的下部的Y轴方向上的两侧由元件隔离膜STM包围。鳍片FA是用于形成存储器单元MC的活性区域。
在多个元件隔离膜STM上以及多个鳍片FA上，形成有即配置有沿Y轴方向延伸的多个控制栅电极CG以及多个存储器栅电极MG。多个存储器栅电极MG分别与多个控制栅电极CG的每一个相邻。在控制栅电极CG和存储器栅电极MG的组中，在鳍片FA中的、隔着控制栅电极CG而位于存储器栅电极MG的相反侧的部分形成有作为漏极区域的半导体区域MD。另外，在鳍片FA中的、隔着存储器栅电极MG而位于控制栅电极CG的相反侧的部分形成有作为源极区域的半导体区域MS。半导体区域MD及半导体区域MS是n型的半导体区域。半导体区域MD形成在相邻的2个控制栅电极CG之间，虽然省略了图示，但半导体区域MS形成在相邻的2个存储器栅电极MG之间。由控制栅电极CG、存储器栅电极MG、半导体区域MD以及半导体区域MS形成作为非易失性存储器的存储器单元MC。
即，本实施方式的存储器单元具有以控制栅电极CG以及存储器栅电极MG分别跨越鳍片FA的方式形成的鳍式构造。由于具有这种鳍式构造，所以能够确保沟道宽度且减小Y轴方向上的存储器单元MC的宽度而使存储器单元实现集成化。
在X轴方向上相邻的2个存储器单元MC中，共用半导体区域MD或者半导体区域MS。共用作为漏极区域的半导体区域MD的2个存储器单元MC配置成在X轴方向上隔着该半导体区域MD而相互镜面对称，即配置成以从该半导体区域MD通过的YZ平面为对称面而相互面对称。另外，虽然省略了图示，但共用作为源极区域的半导体区域MS的2个存储器单元MC配置成在X轴方向上隔着该半导体区域MS而相互镜面对称，即配置成以从该半导体区域MS通过的YZ平面为对称面而相互面对称。此处，YZ平面是与X轴方向垂直的平面。
例如在沿X轴方向延伸的鳍片FA沿X轴方向而形成有多个存储器单元MC，在X轴方向上排列的多个存储器单元MC的作为源极区域的半导体区域MD，经由形成在接触孔CNT内的作为接触电极的插塞PG而与沿X轴方向延伸的金属布线MW1连接。另外，在Y轴方向上排列的多个存储器单元MC的作为源极区域的半导体区域MS，经由在接触孔CNT内形成的插塞PG而与沿Y轴方向延伸的金属布线MW2连接。金属布线MW1及MW2中的一方例如是源极线，另一方例如是位线。此外，金属布线MW1可以使用与金属布线MW2不同的层的金属布线。
接下来，参照图5～图8对在鳍片FA形成的存储器单元MC的构造进行说明。另外，以下对在X轴方向上相邻的2个存储器单元MC即存储器单元MC1及MC2中的、相对于存储器单元MC2配置在X轴方向的正向侧的存储器单元MC1进行说明。
如前所述，鳍片FA是半导体衬底1的一部分，且从半导体衬底1的主面1a突出。鳍片FA的下部的Y轴方向上的两侧由在半导体衬底1的主面1a上形成的元件隔离膜STM包围。即，鳍片FA之间利用元件隔离膜STM而分离。在鳍片FA的内部形成有p型的半导体区域即p型阱PW。换言之，鳍片FA形成在p型阱PW内。
如图5～图8所示，在本实施方式中，鳍片FA中的供1个存储器单元MC形成的部分包含区域FA1、区域FA2以及区域FA3。在鳍片FA中供存储器单元MC1形成的部分中，区域FA2在俯视时相对于区域FA1配置于X轴方向的正向侧且与区域FA1相邻。另外，在鳍片FA中供存储器单元MC1形成的部分中，区域FA3在俯视时相对于区域FA1配置于X轴方向的负向侧即X轴方向的正向侧的相反侧且与区域FA1相邻。
此外，在本申请说明书中，“X轴方向的正向侧”表示图中的X轴方向的箭头延伸的那侧，“X轴方向的负向侧”表示上述“正向侧”的相反侧。另外，Y轴方向的正向侧及负向侧也一样。
可以适当地在区域FA1与区域FA2之间配置区域FA21。或者，区域FA2可以与区域FA1邻接。另外，可以适当地在区域FA1与区域FA3之间配置区域FA31。或者，区域FA3可以与区域FA1邻接。
如图7及图8所示，将区域FA1的上表面称为上表面TS1，将区域FA1的Y轴方向的正向侧的侧面称为侧面SS1，将区域FA1的Y轴方向的负向侧即Y轴方向的正向侧的相反侧的、侧面称为侧面SS2。将区域FA2的上表面称为上表面TS2，将区域FA2的Y轴方向的正向侧的侧面称为侧面SS3，将区域FA2的Y轴方向的负向侧的侧面称为侧面SS4。将区域FA3的上表面称为上表面TS3，将区域FA3的Y轴方向的正向侧的侧面称为侧面SS5，将区域FA3的Y轴方向的负向侧的侧面称为侧面SS6。
在鳍片FA的区域FA1上经由栅极绝缘膜GIc而形成有控制栅电极CG，在鳍片FA的区域FA2上经由栅极绝缘膜GIm而形成有存储器栅电极MG。栅极绝缘膜GIm介于控制栅电极CG与存储器栅电极MG之间，控制栅电极CG和存储器栅电极MG利用栅极绝缘膜GIm而电隔离。此外，可以使栅极绝缘膜GIm以外的绝缘膜介于控制栅电极CG与存储器栅电极MG之间而使这两者电隔离。
具体而言，控制栅电极CG形成在区域FA1的上表面TS1上、区域FA1的侧面SS1上、以及区域FA1的侧面SS2。换言之，控制栅电极CG形成为将区域FA1的上表面TS1、区域FA1的侧面SS1、以及区域FA1的侧面SS2覆盖。栅极绝缘膜GIc形成在控制栅电极CG与区域FA1的上表面TS1之间、控制栅电极CG与区域FA1的侧面SS1之间、控制栅电极CG与区域FA1的侧面SS2之间。
存储器栅电极MG、以及存储器栅电极MG的侧面上的侧壁间隔件SW形成在区域FA2的上表面TS2上、区域FA2的侧面SS3上、以及区域FA2的侧面SS4上。换言之，存储器栅电极MG、以及存储器栅电极MG的侧面上的侧壁间隔件SW形成为将区域FA2的上表面TS2、区域FA2的侧面SS3、以及区域FA2的侧面SS4覆盖。栅极绝缘膜GIm形成在存储器栅电极MG与控制栅电极CG之间、存储器栅电极MG与区域FA2的上表面TS2之间、存储器栅电极MG与区域FA2的侧面SS3之间、以及存储器栅电极MG与区域FA2的侧面SS4之间。n-型半导体区域11a以及n+型半导体区域12a形成在区域FA2内。
控制栅电极CG的侧面上的侧壁间隔件SW形成在区域FA3的上表面TS3上、区域FA3的侧面SS5上、以及区域FA3的侧面SS6上。换言之，控制栅电极CG的侧面上的侧壁间隔件SW形成为将区域FA3的上表面TS3、区域FA3的侧面SS5、以及区域FA3的侧面SS6覆盖。n-型半导体区域11b以及n+型半导体区域12b形成在区域FA3内。
此外，在本申请说明书中，形成在控制栅电极CG的侧面上是指，以将控制栅电极CG的该侧面覆盖的方式形成，形成在存储器栅电极MG的侧面上是指，以将存储器栅电极MG的该侧面覆盖的方式形成。
栅极绝缘膜GIc包含绝缘膜3。绝缘膜3由氧化硅膜、氮化硅膜或者氮氧化硅膜、或者具有比氮化硅膜的相对介电常数高的相对介电常数的高介电常数膜即所谓的High-k膜构成。此外，在本申请中，当提及High-k膜或者高介电常数膜时，是指介电常数(相对介电常数)比氮化硅的介电常数(相对介电常数)高的膜。作为绝缘膜3，例如能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜。
栅极绝缘膜GIm包含绝缘膜6。绝缘膜6例如是包含绝缘膜6a、作为绝缘膜6a上的电荷蓄积部的绝缘膜6b、以及绝缘膜6b上的绝缘膜6c的层叠膜。
此外，如前所述，存储器栅电极MG与鳍片FA的区域FA2之间的栅极绝缘膜GIm，作为存储器晶体管MT的栅极绝缘膜而发挥功能。另一方面，存储器栅电极MG与控制栅电极CG之间的栅极绝缘膜GIm，作为用于使存储器栅电极MG与控制栅电极CG之间绝缘、即电隔离的绝缘膜而发挥功能。
绝缘膜6b是用于蓄积电荷的绝缘膜，且作为电荷蓄积部而发挥功能。即，绝缘膜6b是在绝缘膜6中形成的陷阱(trap)性绝缘膜。因此，能够将绝缘膜6视为在其内部具有电荷蓄积部的绝缘膜。
位于绝缘膜6b的上下方的绝缘膜6c及绝缘膜6a能够作为将电荷封入的电荷封阻(block)层而发挥功能。通过形成为由绝缘膜6c及绝缘膜6a夹持绝缘膜6b的构造，能够实现向绝缘膜6b蓄积电荷。
作为绝缘膜6a，例如能够使用通过使鳍片FA的区域FA2的表面热氧化而形成的氧化硅膜。能够将绝缘膜6a的膜厚例如设为4nm左右。作为绝缘膜6b，例如能够使用氮化硅膜或者硅酸铪膜。能够将绝缘膜6b的膜厚例如设为7nm左右。作为绝缘膜6c，例如能够使用氧化硅膜、氮氧化硅膜或者氧化铝膜。能够将绝缘膜6c的膜厚例如设为9nm左右。
还能够将包含氧化硅膜的绝缘膜6a、包含氮化硅膜的绝缘膜6b、以及包含氧化硅膜的绝缘膜6c视为ONO(Oxide-Nitride-Oxide：氧化物-氮化物-氧化物)膜。
控制栅电极CG包含导电膜4。导电膜4由硅构成，例如由导入有n型杂质的多晶硅膜即n型多晶硅膜等构成。具体而言，控制栅电极CG包含被实施了图案化的导电膜4。
存储器栅电极MG包含导电膜7。导电膜7由硅构成，例如由导入有n型杂质的多晶硅膜即n型多晶硅膜等构成。存储器栅电极MG以如下方式形成：对在鳍片FA上以覆盖控制栅电极CG的方式形成的导电膜7进行各向异性蚀刻即回蚀(etch back)，并在控制栅电极CG的侧壁上隔着绝缘膜6而残留导电膜7。因此，存储器栅电极MG在控制栅电极CG的侧壁上隔着绝缘膜6而形成为侧壁间隔件状。
覆盖绝缘膜CP1例如包含氮化硅膜等、含有硅和氮的绝缘膜5。覆盖绝缘膜CP1是对控制栅电极CG进行保护的保护膜，且是在对导电膜4实施图案化而形成控制栅电极CG时的硬掩膜。或者，覆盖绝缘膜CP1是在对导电膜7进行蚀刻而形成存储器栅电极MG时用于对存储器栅电极MG各自的上表面的高度分别进行调整的覆盖膜。此外，可以在覆盖绝缘膜CP1与控制栅电极CG之间形成有例如氧化硅膜等、含有硅和氧的覆盖绝缘膜。
半导体区域MS是作为源极区域或者漏极区域的一方而发挥功能的半导体区域，半导体区域MD是作为源极区域或者漏极区域的另一方而发挥功能的半导体区域。此处，半导体区域MS例如是作为源极区域而发挥功能的半导体区域，半导体区域MD例如是作为漏极区域而发挥功能的半导体区域。半导体区域MS及MD分别由导入有n型杂质的半导体区域构成，并分别具备LDD(Lightly doped drain：轻掺杂漏极)构造。
源极用的半导体区域MS具有n-型半导体区域11a、以及具有比n-型半导体区域11a的杂质浓度高的杂质浓度的n+型半导体区域12a。另外，漏极用的半导体区域MD具有n-型半导体区域11b、以及具有比n-型半导体区域11b的杂质浓度高的杂质浓度的n+型半导体区域12b。
在存储器栅电极MG以及控制栅电极CG的互不相邻的那侧的侧壁上，形成有由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成的侧壁间隔件SW。在隔着控制栅电极CG而在存储器栅电极MG的相反侧与控制栅电极CG相邻的部分形成有侧壁间隔件SW。而且，在隔着存储器栅电极MG而在控制栅电极CG的相反侧且与存储器栅电极MG相邻的部分形成有侧壁间隔件SW。
此外，如图5～图8所示，例如由氧化硅构成的绝缘膜SIF可以介于控制栅电极CG与侧壁间隔件SW之间、以及存储器栅电极MG与侧壁间隔件SW之间。
n-型半导体区域11a以自对准(Self-alignment)的方式形成于存储器栅电极MG的侧面，n+型半导体区域12a以自对准的方式形成于存储器栅电极MG的侧面上的侧壁间隔件SW的侧面。因此，低浓度的n-型半导体区域11a形成在区域FA2中的、与将存储器栅电极MG的侧面覆盖的侧壁间隔件SW相对的部分，高浓度的n+型半导体区域12a相对于低浓度的n-型半导体区域11a形成在控制栅电极CG侧的相反侧。而且，高浓度的n+型半导体区域12a以与低浓度的n-型半导体区域11a接触的方式形成。
n-型半导体区域11b以自对准的方式形成于控制栅电极CG的侧面，n+型半导体区域12b以自对准的方式形成于控制栅电极CG的侧面上的侧壁间隔件SW的侧面。因此，低浓度的n-型半导体区域11b形成在区域FA3中的、与将控制栅电极CG的侧面覆盖的侧壁间隔件SW相对的部分，高浓度的n+型半导体区域12b相对于低浓度的n-型半导体区域11b形成在存储器栅电极MG侧的相反侧。而且，高浓度的n+型半导体区域12b以与低浓度的n-型半导体区域11b接触的方式形成。另外，如前所述，相邻的2个存储器单元MC共用高浓度的n+型半导体区域12b。
此外，针对区域FA2中从元件隔离膜STM露出的部分，在任意的高度位置处，n-型半导体区域11a以及n+型半导体区域12a都从区域FA2的侧面SS3至区域FA2的侧面SS4在区域FA2内连续地形成。另外，关于区域FA3中的从元件隔离膜STM露出的部分，在任意的高度位置处，n-型半导体区域11b以及n+型半导体区域12b都从区域FA3的侧面SS5至区域FA3的侧面SS6在区域FA3内连续地形成。
在鳍片FA中隔着栅极绝缘膜GIc而与控制栅电极CG相对的部分形成有控制晶体管CT的沟道区域。
在鳍片FA中隔着栅极绝缘膜GIm而与存储器栅电极MG相对的部分形成有n-型半导体区域VMG。n-型半导体区域VMG用于对存储器晶体管MT的阈值电压Vth进行调整，且形成为与n-型半导体区域11a接触。另外，n-型半导体区域VMG中的n型杂质的浓度比n-型半导体区域11a中的n型杂质的浓度低。
在n+型半导体区域12a及12b各自的上方、即在n+型半导体区域12a及12b各自的表面，通过自对准多晶硅化物(Salicide：Self Aligned Silicide)技术等而形成有金属硅化物层13。金属硅化物层13例如由硅化钴层、硅化镍层、或者添加铂的硅化镍层等构成。借助金属硅化物层13能够使扩散电阻、接触电阻实现低电阻化。此外，金属硅化物层13可以形成在存储器栅电极MG上。
在元件隔离膜STM上、以及鳍片FA上以将控制栅电极CG、覆盖绝缘膜CP1、存储器栅电极MG以及各侧壁间隔件SW覆盖的方式形成有绝缘膜14。绝缘膜14例如由氮化硅膜等构成。
在绝缘膜14上形成有层间绝缘膜15。层间绝缘膜15由氧化硅膜的单体膜、或者氮化硅膜和氧化硅膜的层叠膜等构成。层间绝缘膜15的上表面实现了平坦化。
在层间绝缘膜15以及绝缘膜14形成有接触孔CNT，在接触孔CNT内作为导电体部而埋设有导电性的插塞PG。
插塞PG由在接触孔CNT的底部、以及侧壁上即侧面上形成的较薄的势垒(barrier)导体膜、以及以在该势垒导体膜上埋设有接触孔CNT的方式形成的主导体膜形成。在图5中，为了简化附图而以一体化的方式示出构成插塞PG的势垒导体膜以及主导体膜。此外，能够将构成插塞PG的势垒导体膜设为例如钛(Ti)膜、氮化钛(TiN)膜、或者它们的层叠膜，能够将构成插塞PG的主导体膜设为钨(W)膜。
接触孔CNT以及埋设于该接触孔的插塞PG形成在n+型半导体区域12a及12b等上。在接触孔CNT的底部，例如n+型半导体区域12a及12b各自的表面上的金属硅化物层13的一部分露出。而且，插塞PG与该露出部连接。此外，虽然省略了图示，但接触孔CNT以及埋设于该接触孔的插塞PG可以形成在控制栅电极CG以及存储器栅电极MG各自上。
在埋设有插塞PG的层间绝缘膜15上形成有绝缘膜16，在绝缘膜16形成有将绝缘膜16贯穿且到达插塞PG的布线沟槽，在布线沟槽形成有由例如以铜(Cu)为主导电材料的作为埋设布线的镶嵌布线构成的、作为第一层布线的金属布线MW1及MW2。此外，在第一层布线上还形成有由镶嵌布线构成的上层的布线，但此处将其图示及说明省略。另外，第一层布线以及与其相比处于上层的布线并不限定于镶嵌布线，还能够通过使布线用的导电膜图案化而形成，例如还能够设为钨(W)布线或者铝(Al)布线等。
如图7及图8所示，区域FA2的上表面TS2比区域FA1的上表面TS1低。即，区域FA2的上表面TS2在与主面1a垂直的方向即Z轴方向上相对于区域FA1的上表面TS1配置在主面1b(参照图5)侧。另外，区域FA2的侧面SS3在Y轴方向上相对于区域FA1的侧面SS1配置在Y轴方向的负向侧。
由此，在栅极绝缘膜GIm中在存储器栅电极MG与区域FA2的上表面TS2之间、以及存储器栅电极MG与区域FA2的侧面SS3之间形成的部分，写入数据时注入的电子的分布、和擦除数据时注入的空穴的分布彼此接近。此外，利用图7及图8在后文中对写入数据时注入的电子的分布、和擦除数据时注入的空穴的分布进行说明。
优选Z轴方向上的、区域FA2的上表面TS2与区域FA1的上表面TS1之间的距离DS1(参照图7)比Y轴方向上的、区域FA2的侧面SS3与区域FA1的侧面SS1之间的距离DS2(参照图8)长。
在具有鳍式构造的存储器单元中，为了增强既确保沟道宽度又减小Y轴方向上的存储器单元MC的宽度而使存储器单元实现集成化的效果，优选使Y轴方向上的区域FA2的宽度比Z轴方向上的区域FA2的高度小。因此，区域FA2与存储器栅电极MG之间的电场集中于区域FA2的上部。因此，使上表面TS2低于上表面TS1时的挖掘深度(距离DS1)大于侧面SS3相对于侧面SS1后退的后退幅度(距离DS2)，由此能够增强使得写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布接近的效果。
并且，区域FA2的侧面SS4可以在Y轴方向上相对于区域FA1的侧面SS2配置在Y轴方向的正向侧。此时，区域FA2的Y轴方向上的宽度WD2(参照图8)小于区域FA1的Y轴方向上的宽度WD1(参照图8)。
由此，在栅极绝缘膜GIm中的、进一步在存储器栅电极MG与区域FA2的侧面SS4之间形成的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布也相互接近。
此时，优选Z轴方向上的、区域FA2的上表面TS2与区域FA1的上表面TS1之间的距离DS1大于Y轴方向上的、区域FA2的侧面SS4与区域FA1的侧面SS2之间的距离DS3(参照图8)。即，距离DS1大于距离DS2及距离DS3的任一个。
如前所述，区域FA2与存储器栅电极MG之间的电场集中于区域FA2的上部。因此，使上表面TS2低于上表面TS1时的挖掘深度(距离DS1)大于侧面SS4相对于侧面SS2后退的后退幅度(距离DS3)，由此能够增强使得写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布接近的效果。
考虑在区域FA1与区域FA2之间配置有区域FA21的情况。在这种情况下，优选区域FA21具有：连接面TS21，其将区域FA1的上表面TS1和区域FA2的上表面TS2连接；连接面SS31，其将区域FA1的侧面SS1和区域FA2的侧面SS3连接；以及连接面SS41，其将区域FA1的侧面SS2和区域FA2的侧面SS4连接。栅极绝缘膜GIm还形成在存储器栅电极MG与连接面TS21之间、存储器栅电极MG与连接面SS31之间、以及存储器栅电极MG与连接面SS41之间。即，栅极绝缘膜GIm形成在连接面TS21上、连接面SS31上、连接面SS41上、上表面TS2上、侧面SS3上以及侧面SS4上。换言之，栅极绝缘膜GIm以将连接面TS21、连接面SS31、连接面SS41、上表面TS2、侧面SS3以及侧面SS4覆盖的方式形成。
连接面TS21的端部ET21可以与区域FA2的上表面TS2连接，连接面TS21的与端部ET21相反侧的端部ET22可以与区域FA1的上表面TS1连接。连接面TS21的端部ET21可以相对于连接面TS21的端部ET22配置于X轴方向的正向侧，且可以配置为比连接面TS21的端部ET22靠下方，即，可以在Z轴方向上相对于端部ET22配置于主面1b(参照图5)侧。换言之，连接面TS21可以以端部ET21相对于端部ET22位于X轴方向的正向侧、且在Z轴方向上位于比端部ET22靠下方的位置的方式相对于上表面TS2以及YZ平面均倾斜。
连接面SS31的端部ES31可以与区域FA2的侧面SS3连接，连接面SS31的与端部ES31相反侧的端部ES32可以与区域FA1的侧面SS1连接。连接面SS31的端部ES31可以相对于连接面SS31的端部ES32配置于X轴方向的正向侧、且相对于端部ES32配置于Y轴方向的负向侧。换言之，连接面SS31可以以端部ES31相对于端部ES32位于X轴方向的正向侧、且相对于端部ES32位于Y轴方向的负向侧的方式相对于侧面SS3以及YZ平面均倾斜。
连接面SS41的端部ES41可以与区域FA2的侧面SS4连接，连接面SS41的与端部ES41相反侧的端部ES42可以与区域FA1的侧面SS2连接。连接面SS41的端部ES41可以相对于连接面SS41的端部ES42配置于X轴方向的正向侧、且相对于端部ES42配置于Y轴方向的正向侧。换言之，连接面SS41可以以端部ES41相对于端部ES42位于X轴方向的正向侧、且相对于端部ES42位于Y轴方向的正向侧的方式相对于侧面SS4以及YZ平面均倾斜。
由此，在栅极绝缘膜GIm中的、存储器栅电极MG与上表面TS2之间以及存储器栅电极MG与侧面SS3之间的部分，写入数据时注入的电子的分布与擦除数据时注入的空穴的分布变得彼此进一步接近、或者彼此相同。另外，在栅极绝缘膜GIm中的、存储器栅电极MG与侧面SS4之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布变得彼此进一步接近、或者彼此相同。
另一方面，如图7及图8所示，区域FA3的上表面TS3比区域FA1的上表面TS1低。即，区域FA3的上表面TS3在Z轴方向上相对于区域FA1的上表面TS1配置于主面1b侧。另外，区域FA3的侧面SS5在Y轴方向上相对于区域FA1的侧面SS1配置于Y轴方向的负向侧。
优选区域FA3的上表面TS3比区域FA2的上表面TS2高。即，区域FA2的上表面TS2在Z轴方向上相对于区域FA3的上表面TS3配置于主面1b(参照图5)侧。另外，区域FA3的侧面SS5在Y轴方向上相对于区域FA2的侧面SS3配置于Y轴方向的正向侧。
由此，能够将区域FA3的上表面TS3配置于与区域FA1的上表面TS1大致同等程度的高度，在Y轴方向上，能够将区域FA3的侧面SS5配置于与区域FA1的侧面SS1大致同等程度的位置。因此，与将上表面TS3配置于与上表面TS1同等的高度、且在Y轴方向上将侧面SS5配置于与侧面SS1同等的位置的情况相比，n-型半导体区域11b以及n+型半导体区域12b的分布几乎不变，因此能够防止或抑制在控制晶体管CT中流通的导通电流降低的状况。
并且，区域FA3的侧面SS6可以在Y轴方向上相对于区域FA1的侧面SS2配置于Y轴方向的正向侧。此时，区域FA3的Y轴方向上的宽度WD3(参照图8)比区域FA1的Y轴方向上的宽度WD1(参照图8)小。
并且，优选地，区域FA3的侧面SS6可以在Y轴方向上相对于区域FA2的侧面SS4配置于Y轴方向的负向侧。此时，区域FA3的Y轴方向上的宽度WD3(参照图8)比区域FA2的Y轴方向上的宽度WD2(参照图8)大。
由此，在Y轴方向上，能够将区域FA3的侧面SS6配置于与区域FA1的侧面SS2大致同等程度的位置。因此，与在Y轴方向上将区域FA3的侧面SS6配置于与区域FA1的侧面SS2同等的位置的情况相比，n-型半导体区域11b以及n+型半导体区域12b的分布几乎不变，因此，能够防止或抑制在控制晶体管CT中流通的导通电流降低的状况。
考虑在区域FA1与区域FA3之间配置有区域FA31的情况。在这种情况下，优选区域FA31具有：连接面TS31，其将区域FA1的上表面TS1和区域FA3的上表面TS3连接；连接面SS51，其将区域FA1的侧面SS1和区域FA3的侧面SS5连接；以及连接面SS61，其将区域FA1的侧面SS2和区域FA3的侧面SS6连接。控制栅电极CG的侧面上的侧壁间隔件SW形成在连接面TS31上、连接面SS51上、连接面SS61上、上表面TS3上、侧面SS5上以及侧面SS6上。换言之，控制栅电极CG的侧面上的侧壁间隔件SW以将连接面TS31、连接面SS51、连接面SS61、上表面TS3、侧面SS5以及侧面SS6覆盖的方式形成。
连接面TS31的端部ET31可以与区域FA3的上表面TS3连接，连接面TS31的与端部ET31相反侧的端部ET32可以与区域FA1的上表面TS1连接。连接面TS31的端部ET31可以相对于连接面TS31的端部ET32配置于X轴方向的负向侧，且可以配置为比连接面TS31的端部ET32靠下方，即，在Z轴方向上相对于端部ET32配置于主面1b(参照图5)侧。换言之，连接面TS31可以以端部ET31相对于端部ET32位于X轴方向的负向侧、且在Z轴方向上位于比端部ET32靠下方的位置的方式相对于上表面TS3以及YZ平面均倾斜。
连接面SS51的端部ES51可以与区域FA3的侧面SS5连接，连接面SS51的与端部ES51相反侧的端部ES52可以与区域FA1的侧面SS1连接。连接面SS51的端部ES51可以相对于连接面SS51的端部ES52配置于X轴方向的负向侧、且相对于端部ES52配置于Y轴方向的负向侧。换言之，连接面SS51可以以端部ES51相对于端部ES52位于X轴方向的负向侧、且相对于端部ES52位于Y轴方向的负向侧的方式相对于侧面SS5以及YZ平面均倾斜。
连接面SS61的端部ES61可以与区域FA3的侧面SS6连接，连接面SS61的与端部ES61相反侧的端部ES62可以与区域FA1的侧面SS2连接。连接面SS61的端部ES61可以相对于连接面SS61的端部ES62配置于X轴方向的负向侧、且相对于端部ES62配置于Y轴方向的正向侧。换言之，连接面SS61可以以端部ES61相对于端部ES62位于X轴方向的负向侧、且相对于端部ES62位于Y轴方向的正向侧的方式相对于侧面SS6以及YZ平面均倾斜。
此外，图7及图8中虽然省略了图示，但有时在连接面TS21的上表面TS2侧的部分与上表面TS2的连接面TS21侧的部分之间未形成角部，而是连接面TS21的上表面TS2侧的部分、以及上表面TS2的连接面TS21侧的部分形成同一曲面。另外，有时在连接面SS31的侧面SS3侧的部分与侧面SS3的连接面SS31侧的部分之间未形成角部，而是连接面SS31的侧面SS3侧的部分、以及侧面SS3的连接面SS31侧的部分形成同一曲面。另外，有时在连接面SS41的侧面SS4侧的部分与侧面SS4的连接面SS41侧的部分之间未形成角部，而是连接面SS41的侧面SS4侧的部分、以及侧面SS4的连接面SS41侧的部分形成同一曲面。
另一方面，有时在连接面TS31的上表面TS3侧的部分与上表面TS3的连接面TS31侧的部分之间未形成角部，而是连接面TS31的上表面TS3侧的部分、以及上表面TS3的连接面TS31侧的部分形成同一曲面。另外，有时在连接面SS51的侧面SS5侧的部分与侧面SS5的连接面SS51侧的部分之间未形成角部，而是连接面SS51的侧面SS5侧的部分、以及侧面SS5的连接面SS51侧的部分形成同一曲面。另外，有时在连接面SS61的侧面SS6侧的部分与侧面SS6的连接面SS61侧的部分之间未形成角部，而是连接面SS61的侧面SS6侧的部分、以及侧面SS6的连接面SS61侧的部分形成同一曲面。
接下来，对存储器单元MC的动作进行说明。在本实施方式中，将向存储器晶体管的绝缘膜6中的作为电荷蓄积部的、例如由氮化硅膜构成的绝缘膜6b注入电子定义为“写入”，将注入空穴(hole)定义为“擦除”。并且，将电源电压Vdd设为1.5V。
写入方式能够采用被称为所谓源极侧注入(Source Side Injection：SSI)方式的热电子写入。此时，将施加于半导体区域MD的电压Vd例如设为电源电压Vdd左右，将施加于控制栅电极CG的电压Vcg例如设为1V左右，将施加于存储器栅电极MG的电压Vmg例如设为12V左右。另外，将施加于半导体区域MS的电压Vs例如设为6V左右，将施加于p型阱PW的电压Vb例如设为0V左右。而且，将上述各电压施加于进行写入的存储器单元MC的各部位。
由此，如图7中的箭头ELA1、以及图8中的箭头ELA2和ELA3所示，在存储器单元MC的栅极绝缘膜GIm中的绝缘膜6b中注入电子EL，将数据写入存储器单元MC。
热电子主要在沟道区域中的、隔着栅极绝缘膜GIm而与存储器栅电极MG相对的部分产生，并被注入至栅极绝缘膜GIm中的作为电荷蓄积部的绝缘膜6b。注入的热电子被栅极绝缘膜GIm中的绝缘膜6b中的陷阱能级捕获，其结果，存储器晶体管的阈值电压升高。
作为擦除方法，还能够采用基于带间隧穿(Band-To-Band Tunneling：BTBT)现象的、注入作为热空穴的空穴而进行擦除的方式，但优选采用利用直接隧穿现象、即诺德海姆(Fowler-Nordheim：FN)型隧穿现象的基于空穴注入的擦除方式。在利用该FN型隧穿现象的情况下，通过直接隧穿现象将空穴注入电荷蓄积部、即栅极绝缘膜GIm中的绝缘膜6b，由此进行擦除。此时，将电压Vd例如设为0V左右，将电压Vcg例如设为0V左右，将电压Vmg例如设为12V左右，将电压Vs例如设为0V左右，将电压Vb例如设为0V左右。而且，将上述各电压施加于进行擦除的存储器单元MC的各部位。
由此，如图7中的箭头HLA1、以及图8中的箭头HLA2和HLA3所示，从存储器栅电极MG侧经由例如由氧化硅膜构成的绝缘膜6c并通过直接隧穿现象而将空穴HL注入电荷蓄积部、即绝缘膜6b，并使其与绝缘膜6b中的电子相互抵消而进行擦除。或者，通过被注入至绝缘膜6b的空穴被绝缘膜6b中的陷阱能级捕获而进行擦除。由此，存储器晶体管的阈值电压降低而变为擦除状态。
在采用这种基于FN型隧穿现象的擦除方法的情况下，与采用基于BTBT现象的擦除方法的情况相比，能够降低消耗电流，从而能够改善存储器单元的特性。而且，当伴随着非易失性存储器的微小化而致使存储器栅电极MG的栅极长度变短时，在采用基于FN型隧穿现象的擦除方法的情况下，与采用基于BTBT现象的擦除方法的情况相比，降低消耗电流，改善了存储器单元的特性的效果变得显著。
在读出时，将电压Vd例如设为电源电压Vdd左右，将电压Vcg例如设为电源电压Vdd左右，将电压Vmg例如设为0V左右，将电压Vs例如设为0左右，将电压Vb例如设为0V左右。将上述各电压施加于进行读出的存储器单元MC的各部位。通过将施加于读出时的存储器栅电极MG的电压Vmg设为写入状态下的存储器晶体管的阈值电压与擦除状态下的存储器晶体管的阈值电压之间的值，能够判别写入状态和擦除状态。
＜半导体器件的制造方法＞
接下来，对本实施方式的半导体器件的制造方法进行说明。图9及图10是表示实施方式的半导体器件的制造工序的一部分的工艺流程图。图11～图48是实施方式的半导体器件的制造工序中的主要部分剖视图。
图11、图13、图15、图17、图19、图21、图23、图25、图27、图29、图31、图33、图35、图37、图39、图41、图43、图45以及图47与沿着图2中的A-A线的剖视图、沿着图2中的B-B线的剖视图、以及沿着图2中的C-C线的剖视图对应。图12、图14、图16、图18、图20、图22、图24、图26、图28、图30、图32、图34、图36、图38、图40、图42、图44、图46以及图48与沿着图5中的D-D线的剖视图对应。此外，关于图11～图48中的X轴方向、Y轴方向以及Z轴方向的定义，也与图2～图8相同。
图11～图48是表示用于形成图5及图6所示的2个作为存储器单元MC的存储器单元MC1及MC2的制造工序的剖视图。如前所述，存储器单元MC1及MC2配置为以存储器单元MC1与存储器单元MC2之间的平面(YZ平面)作为对称面而相互对称。以下，对主要用于形成2个存储器单元MC1及MC2中的、存储器单元MC1的制造工序进行说明。
另外，在本实施方式中，对形成n沟道型的控制晶体管CT以及存储器晶体管MT的情况进行说明。然而，还能够使导电类型相反而形成p沟道型的控制晶体管CT以及存储器晶体管MT。
首先，如图11及图12所示，准备半导体衬底1(图9中的步骤S1)。在该步骤S1中，准备由具有例如1Ωcm～10Ωcm左右的电阻率的p型的单晶硅等构成的作为半导体晶片的半导体衬底1。半导体衬底1具有主面1a、以及与主面1a相反侧的主面1b。此外，在图11及图12中，示出了半导体衬底1中的、供鳍片FA的区域FA1、FA2、FA21、FA3以及FA31形成的区域。
接下来，形成绝缘膜IF1和IF2以及硬掩膜HM(图9中的步骤S2)。
在该步骤S2中，首先，如图11及图12所示，在半导体衬底1上使绝缘膜IF1及IF2沉积。绝缘膜IF1例如由氧化硅膜构成，绝缘膜IF2例如由氮化硅膜构成。
在该步骤S2中，接下来，如图11及图12所示，在绝缘膜IF2上形成例如由非晶硅膜构成的掩膜(省略图示)，为了将该掩膜覆盖，例如在使得氧化硅膜沉积之后，对该氧化硅膜实施各向异性干法蚀刻，由此在该掩膜的侧壁上形成硬掩膜HM。能够将硬掩膜HM的Y轴方向上的宽度例如设为10nm～30nm(与前述的宽度WD1相当)左右。在形成硬掩膜HM之后，将掩膜(省略图示)除去。
接下来，如图13及图14所示，形成鳍片FA(图9中的步骤S3)。
在该步骤S3中，将硬掩膜HM作为掩模，对绝缘膜IF2和IF1、以及半导体衬底1实施各向异性干法蚀刻，在俯视时，形成转印有硬掩膜HM的形状的绝缘膜IF2和IF1、以及鳍片FA。此时，对半导体衬底1中的、从硬掩膜HM露出的部分进行蚀刻，在半导体衬底1的主面1a向下挖掘，由此能够形成作为半导体衬底1的一部分、且作为从半导体衬底1的主面1a突出的突出部的鳍片FA。鳍片FA例如沿X轴方向延伸。在形成鳍片FA之后，将硬掩膜HM除去。
鳍片FA中的、供1个存储器单元MC形成的部分包含区域FA1、区域FA2以及区域FA3。在鳍片FA中的供存储器单元MC1(参照后述的图45)形成的部分，区域FA2在俯视时相对于区域FA1配置于X轴方向的正向侧、且与区域FA1相邻。在鳍片FA中的供存储器单元MC1(参照后述的图45)形成的部分，区域FA3在俯视时相对于区域FA1配置于X轴方向的负向侧即X轴方向的正向侧的相反侧、且与区域FA1相邻。
如图13及图14所示，将区域FA1的上表面称为上表面TS1，将区域FA1的Y轴方向的正向侧的侧面称为侧面SS1，将区域FA1的Y轴方向的正向侧的相反侧、即Y轴方向的负向侧的侧面称为侧面SS2。将区域FA2的上表面称为上表面TS2，将区域FA2的Y轴方向的正向侧的侧面称为侧面SS3，将区域FA2的Y轴方向的负向侧的侧面称为侧面SS4。将区域FA3的上表面称为上表面TS3，将区域FA3的Y轴方向的正向侧的侧面称为侧面SS5，将区域FA3的Y轴方向的负向侧的侧面称为侧面SS6。此外，在图15～图48中，为了简化附图，有时适当地将上表面TS1、TS2及TS3、以及侧面SS1、SS2、SS3、SS4、SS5及SS6的附图标记的标注省略。
接下来，形成元件隔离膜STM以及p型阱PW(图9中的步骤S4)。
在该步骤S4中，首先，如图15及图16所示，在半导体衬底1上以将鳍片FA、以及绝缘膜IF1和IF2完全填埋的方式沉积由氧化硅膜等构成的绝缘膜，对该绝缘膜实施CMP(Chemical Mechanical Polishing：化学机械研磨)处理而使绝缘膜IF2露出。由此，在半导体衬底1的主面1a上形成具有平坦的主面2a的绝缘膜2。
在该步骤S4中，接下来，如图17及图18所示，将绝缘膜IF2及IF1除去。
在该步骤S4中，接下来，如图17及图18所示，例如将硼(B)等p型杂质通过离子注入法等而导入鳍片FA以及半导体衬底1中，从而能够在鳍片FA内以及半导体衬底1内形成p型阱PW。p型阱PW形成在鳍片FA整体，并从半导体衬底1的主面1a形成至到达规定的深度。
在该步骤S4中，接下来，如图17及图18所示，对绝缘膜2实施蚀刻处理，使绝缘膜2的主面2a在高度方向上后退(下降)，从而使鳍片FA的侧面的一部分以及上表面露出。由此，形成包含绝缘膜2的元件隔离膜STM。
对于鳍片FA中的、从元件隔离膜STM突出的部分，能够将Y轴方向上的宽度例如设为10nm～30nm(与上述宽度WD1相当)左右，并能够将Z轴方向上的高度例如设为30nm～50nm左右。
接下来，形成绝缘膜3、导电膜4以及绝缘膜5(图9中的步骤S5)。
在该步骤S5中，首先，如图19及图20所示，在元件隔离膜STM上、以及鳍片FA上形成绝缘膜3。如前所述，作为绝缘膜3，能够使用氧化硅膜、氮化硅膜或氮氧化硅膜、或者High-k膜即高介电常数膜，能够用作绝缘膜3的材料的例子如前所述。另外，能够使用热氧化法、溅射法、原子层沉积(Atomic Layer Deposition：ALD)法或者化学气相沉积(Chemical VaporDeposition：CVD)法等而形成绝缘膜3。另外，能够将绝缘膜3的厚度例如设为2nm左右。
在该步骤S5中，接下来，如图19及图20所示，在元件隔离膜STM上以及鳍片FA上以覆盖绝缘膜3的方式沉积在Z轴方向上的高度为鳍片FA的高度以上的膜厚的导电膜4，并对沉积后的导电膜4实施CMP处理，由此形成具有平坦的上表面的导电膜4。此外，在导电膜4的CMP工序中，核心在于在鳍片FA的上表面上使导电膜4残留。
优选导电膜4由多晶硅膜(即polysilicon膜)等硅膜构成。能够利用CVD法等而形成这种导电膜4。另外，成膜时还能够在使导电膜4形成为非晶硅膜之后，通过此后的热处理而使非晶硅膜形成为多晶硅膜。
作为导电膜4，优选使用例如将磷(P)或砷(As)等n型杂质或者硼(B)等p型杂质导入而形成为低电阻率的膜。杂质能够在导电膜4成膜时或者在成膜后导入。在导电膜4成膜时将杂质导入的情况下，使导电膜4成膜用的气体中含有掺杂气体，由此能够形成导入有杂质的导电膜4。另一方面，在硅膜成膜后将杂质导入的情况下，在特意不将杂质导入而形成硅膜之后，通过离子注入法等而将杂质导入该硅膜，由此能够形成导入有杂质的导电膜4。
在该步骤S5中，接下来，如图19及图20所示，在导电膜4上例如利用CVD法等而形成例如由氮化硅膜构成的绝缘膜5。
接下来，如图21及图22所示，使绝缘膜5以及导电膜4实现图案化(图9中的步骤S6)。在该步骤S6中，例如利用光刻以及蚀刻而使绝缘膜5以及导电膜4实现图案化。
首先，在绝缘膜5上形成抗蚀膜(省略图示)。接下来，在形成控制栅电极CG的预定的区域以外的区域，形成贯穿抗蚀膜且到达绝缘膜5的开口部，从而形成由形成有开口部的抗蚀膜构成的抗蚀剂图案(省略图示)。此时，配置在形成控制栅电极CG的预定的区域这部分的绝缘膜5被抗蚀膜覆盖。
接下来，将抗蚀剂图案用作蚀刻掩模，例如通过干法蚀刻等对绝缘膜5以及导电膜4进行蚀刻而使它们实现图案化。由此，在元件隔离膜STM上、以及鳍片FA上形成包含导电膜4在内、且俯视时沿Y轴方向延伸的控制栅电极CG，并形成包含控制栅电极CG与鳍片FA之间的绝缘膜3在内的栅极绝缘膜GIc。
具体而言，将区域FA1的上表面TS1、区域FA1的侧面SS1、以及区域FA1的侧面SS2覆盖，形成包含导电膜4的控制栅电极CG。另外，形成包含控制栅电极CG与区域FA1的上表面TS1之间、控制栅电极CG与区域FA1的侧面SS1之间、以及控制栅电极CG与区域FA1的侧面SS2之间的绝缘膜3的栅极绝缘膜GIc。
另外，形成包含控制栅电极CG上的绝缘膜5在内的覆盖绝缘膜CP1。然后，将抗蚀剂图案即抗蚀膜除去。
接下来，对鳍片FA的表面进行蚀刻(图9中的步骤S7)。在该步骤S7中，通过将控制栅电极CG、控制栅电极CG上的覆盖绝缘膜CP1、以及掩模图案作为蚀刻掩模的各向同性的干法蚀刻，对鳍片FA中的区域FA2的表面进行蚀刻。
在该步骤S7中，首先，如图23及图24所示，在元件隔离膜STM上、以及鳍片FA上以将控制栅电极CG以及覆盖绝缘膜CP1覆盖的方式形成例如由有机膜构成的防反射膜BA1，并在防反射膜BA1上形成抗蚀膜RF1。这样，将在抗蚀膜RF1与元件隔离膜STM以及鳍片FA之间形成的防反射膜BA1称为BARC(Bottom Anti Reflective Coating：底部防反射涂层)。而且，使抗蚀膜RF1实现图案化。
在由相邻的2个控制栅电极CG构成的组中，在隔着一方的控制栅电极CG而与另一方的控制栅电极CG的相反侧配置与该一方的控制栅电极CG相邻的存储器栅电极MG(参照后述的图33以及图34)。因此，此处，以使得防反射膜BA1中的、位于相邻的2个控制栅电极CG之间的部分由抗蚀膜RF1覆盖，且使得防反射膜BA1中的、隔着一方的控制栅电极CG而位于另一方的控制栅电极CG的相反侧的部分从抗蚀膜RF1露出的方式，对抗蚀膜RF1进行图案化。
在该步骤S7中，接下来，如图25及图26所示，将被进行了图案化的抗蚀膜RF1作为蚀刻掩模，例如通过将碳氟化合物气体、氩(Ar)气以及氧(O2)气的混合气体用作蚀刻气体的干法蚀刻而对防反射膜BA1进行图案化。由此，形成包含防反射膜BA1中的位于相邻的2个控制栅电极CG之间的部分、以及抗蚀膜RF1中的位于相邻的2个控制栅电极CG之间的部分的掩模图案MP1。
在该步骤S7中，接下来，如图27及图28所示，通过将控制栅电极CG、控制栅电极CG上的覆盖绝缘膜CP1、以及掩模图案MP1作为蚀刻掩模的各向同性的干法蚀刻，对鳍片FA中的区域FA2的表面进行蚀刻。
由此，使区域FA2的上表面TS2低于区域FA1的上表面TS1，并使区域FA2的侧面SS3在Y轴方向上相对于区域FA1的侧面SS1向Y轴方向的负向侧、即Y轴方向的正向侧的相反侧后退。
由此，在栅极绝缘膜GIm(参照后述的图39及图40)中的存储器栅电极MG(参照后述的图33及图34)与上表面TS2之间、以及存储器栅电极MG与侧面SS3之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布相互接近。
为了使Z轴方向上的、区域FA2的上表面TS2与区域FA1的上表面TS1之间的距离DS1比Y轴方向上的区域FA2的侧面SS3与区域FA1的侧面SS1之间的距离DS2长，优选使上表面TS2低于上表面TS1、且使侧面SS3相对于侧面SS1向Y轴方向的负向侧后退。由此，能够增强使得写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布接近的效果。
并且，使区域FA2的侧面SS4在Y轴方向上相对于区域FA1的侧面SS2向Y轴方向的正向侧后退。此时，区域FA2的Y轴方向上的宽度WD2比区域FA1的Y轴方向上的宽度WD1小。而且，由此，即使在栅极绝缘膜GIm(参照后述的图39及图40)中的、存储器栅电极MG(参照后述的图33及图34)与侧面SS4之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布也相互接近。
为了使Z轴方向上的、区域FA2的上表面TS2与区域FA1的上表面TS1之间的距离DS1比Y轴方向上的区域FA2的侧面SS4与区域FA1的侧面SS2之间的距离DS3大，优选使上表面TS2低于上表面TS1、且使侧面SS4相对于侧面SS2向Y轴方向的正向侧后退。即，为了使距离DS1比距离DS2以及距离DS3均大，使上表面TS2低于上表面TS1，使侧面SS3相对于侧面SS1后退，且使侧面SS4相对于侧面SS2后退。由此，能够增强使得写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布接近的效果。
可以在区域FA1与区域FA2之间形成区域FA21。在这种情况下，优选区域FA21具有：连接面TS21，其将区域FA1的上表面TS1和区域FA2的上表面TS2连接；连接面SS31，其将区域FA1的侧面SS1和区域FA2的侧面SS3连接；以及连接面SS41，其将区域FA1的侧面SS2和区域FA2的侧面SS4连接。
如图7所示，连接面TS21的端部ET21可以与区域FA2的上表面TS2连接，连接面TS21的与端部ET21相反侧的端部ET22可以与区域FA1的上表面TS1连接。而且，连接面TS21可以以端部ET21相对于端部ET22位于X轴方向的正向侧、且在Z轴方向上位于比端部ET22靠下方的位置的方式，相对于上表面TS2以及YZ平面均倾斜。
如图8所示，连接面SS31的端部ES31可以与区域FA2的侧面SS3连接，连接面SS31的与端部ES31相反侧的端部ES32可以与区域FA1的侧面SS1连接。而且，连接面SS31可以以端部ES31相对于端部ES32位于X轴方向的正向侧、且相对于端部ES32位于Y轴方向的负向侧的方式，相对于侧面SS3以及YZ平面均倾斜。
如图8所示，连接面SS41的端部ES41可以与区域FA2的侧面SS4连接，连接面SS41的与端部ES41相反侧的端部ES42可以与区域FA1的侧面SS2连接。而且，连接面SS41可以以端部ES41相对于端部ES42位于X轴方向的正向侧、且相对于端部ES42位于Y轴方向的正向侧的方式，相对于侧面SS4以及YZ平面均倾斜。
由此，在栅极绝缘膜GIm(参照后述的图39及图40)中的、存储器栅电极MG(参照后述的图33及图34)与上表面TS2之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布变得彼此进一步接近、或者彼此相同。另外，在栅极绝缘膜GIm中的、存储器栅电极MG与侧面SS3之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布变得彼此进一步接近、或者彼此相同。另外，在栅极绝缘膜GIm中的、存储器栅电极MG与侧面SS4之间的部分，写入数据时注入的电子的分布、与擦除数据时注入的空穴的分布变得彼此进一步接近、或者彼此相同。
步骤S7中的区域FA2的蚀刻的条件优选以如下的条件进行：使例如由氮化硅膜等绝缘膜5构成的覆盖绝缘膜CP1、与例如由硅构成的鳍片FA之间的选择比、即鳍片FA的蚀刻速度与覆盖绝缘膜CP1的蚀刻速度的比尽量高。
在对区域FA2的表面的蚀刻中，实际上反复执行使沉积物沉积于表面的工序、以及对表面进行蚀刻的工序，通过使蚀刻的量多于沉积物沉积的量而进行蚀刻。此时，在控制栅电极CG的端部附近的区域FA21中，因存在控制栅电极CG的侧面而使得沉积物沉积的量多于蚀刻的量。其结果为，在区域FA21中，形成从控制栅电极CG侧的端部到区域FA2侧的端部倾斜的连接面TS21、SS31以及SS41。通过改变蚀刻条件中的沉积物沉积的量与蚀刻的量的平衡性，能够在某种程度的范围内对这些连接面TS21、SS31以及SS41的倾斜角进行调整。
此外，在步骤S7中，覆盖绝缘膜CP1中的、覆盖绝缘膜CP1的上表面与侧面之间的角部被蚀刻而变为所谓的倒角后的状态。
另外，在步骤S7中，虽然省略了图示，有时控制栅电极CG的X轴方向(栅极长度方向)上的两侧面被蚀刻而使得控制栅电极CG的X轴方向上的宽度减小。在这种情况下，在步骤S6中，为了使控制栅电极CG的X轴方向上的宽度大于所需的宽度，优选对绝缘膜5以及导电膜4(参照图21)进行图案化。
在步骤S7中，可以仅进行各向同性蚀刻，但也可以在进行各向同性蚀刻之前进行各向异性蚀刻。通过进行各向异性蚀刻，能够以高形状精度对区域FA2的表面进行蚀刻，以使得距离DS1比距离DS2大、且使得距离DS1比距离DS3大。另外，通过在进行各向异性蚀刻之后进行各向同性蚀刻，能够以各向同性的方式对有可能因各向异性蚀刻而受到损失的部分进行蚀刻，因此能够改善存储器晶体管MT(参照后述的图45及图46)的特性。
接下来，形成牺牲氧化膜SOF1(图9中的步骤S8)。
在该步骤S8中，首先，如图29及图30所示，将包含抗蚀膜RF1以及防反射膜BA1在内的掩模图案MP1(参照图27及图28)除去。
在该步骤S8中，接下来，如图29及图30所示，使鳍片FA的表面、以及控制栅电极CG的侧面氧化，由此形成牺牲氧化膜SOF1。在形成n-型半导体区域VMG时，牺牲氧化膜SOF1是对鳍片FA的表面、以及控制栅电极CG的侧面进行保护的保护膜。例如通过热氧化法或ISSG氧化法、或者通过同时使用热氧化法和ISSG氧化法而能够形成牺牲氧化膜SOF1。
此时，鳍片FA中的、俯视时隔着区域FA1而配置于区域FA2的相反侧的区域FA3的表面被氧化。在区域FA2相对于区域FA1配置于X轴方向的正向侧的情况下，区域FA3相对于区域FA1配置于X轴方向的负向侧。
这样，通过对区域FA3的表面进行氧化，在步骤S8中，使得区域FA3的上表面TS3低于区域FA1的上表面TS1，并使得区域FA3的侧面SS5在Y轴方向上相对于区域FA1的侧面SS1向Y轴方向的负向侧后退。
优选以使得区域FA3的上表面TS3高于区域FA2的上表面TS2的方式降低上表面TS3，并以使得区域FA3的侧面SS5在Y轴方向上相对于区域FA2的侧面SS3配置于Y轴方向的正向侧的方式使侧面SS5后退。由此，能够将区域FA3的上表面TS3配置于与区域FA1的上表面TS1几乎同等程度的高度，在Y轴方向上，能够将区域FA3的侧面SS5配置于与区域FA1的侧面SS1几乎同等程度的位置，从而能够防止或抑制在控制晶体管CT流通的导通电流降低的状况。
并且，在步骤S8中，通过对区域FA3的表面进行氧化，使得区域FA3的侧面SS6在Y轴方向上相对于区域FA1的侧面SS2向Y轴方向的正向侧后退。此时，区域FA3的Y轴方向上的宽度WD3比区域FA1的Y轴方向上的宽度WD1小。
优选以使得区域FA3的侧面SS6在Y轴方向上相对于区域FA2的侧面SS4配置于Y轴方向的负向侧的方式使侧面SS6后退。此时，区域FA3的Y轴方向上的宽度WD3比区域FA2的Y轴方向上的宽度WD2大。由此，在Y轴方向上，能够将区域FA3的侧面SS6配置于与区域FA1的侧面SS2几乎同等程度的位置，从而能够防止或抑制在控制晶体管CT流通的导通电流降低的状况。
可以在区域FA1与区域FA3之间形成区域FA31。在这种情况下，优选区域FA31具有：连接面TS31，其将区域FA1的上表面TS1和区域FA3的上表面TS3连接；连接面SS51，其将区域FA1的侧面SS1和区域FA3的侧面SS5连接；以及连接面SS61，其将区域FA1的侧面SS2和区域FA3的侧面SS6连接。
如图7所示，连接面TS31的端部ET31可以与区域FA3的上表面TS3连接，连接面TS31的与端部ET31相反侧的端部ET32可以与区域FA1的上表面TS1连接。而且，连接面TS31可以以端部ET31相对于端部ET32位于X轴方向的负向侧、且在Z轴方向上位于比端部ET32靠下方的位置的方式，相对于上表面TS3以及YZ平面均倾斜。
如图8所示，连接面SS51的端部ES51可以与区域FA3的侧面SS5连接，连接面SS51的与端部ES51相反侧的端部ES52可以与区域FA1的侧面SS1连接。而且，连接面SS51可以以端部ES51相对于端部ES52位于X轴方向的负向侧、且相对于端部ES52位于Y轴方向的负向侧的方式相对于侧面SS5以及YZ平面均倾斜。
如图8所示，连接面SS61的端部ES61可以与区域FA3的侧面SS6连接，连接面SS61的与端部ES61相反侧的端部ES62可以与区域FA1的侧面SS2连接。而且，连接面SS61可以以端部ES61相对于端部ES62位于X轴方向的负向侧、且相对于端部ES62位于Y轴方向的正向侧的方式，相对于侧面SS6以及YZ平面均倾斜。
接下来，如图29及图30所示，形成n-型半导体区域VMG(图9中的步骤S9)。
在该步骤S9中，将覆盖绝缘膜CP1、以及在侧面形成有牺牲氧化膜SOF1的控制栅电极CG作为掩模，通过离子注入法而将例如磷(P)或者砷(As)等的n型杂质导入鳍片FA。由此，在鳍片FA中的、相对于控制栅电极CG位于供存储器栅电极MG(参照后述的图33及图34)配置的那侧的部分、即区域FA2形成n-型半导体区域VMG。
在区域FA2的表面形成有牺牲氧化膜SOF1。因此，当通过离子注入法将n型的杂质导入区域FA2时，能够防止对区域FA2的表面造成损失。
如前所述，区域FA2的上表面TS2比区域FA1的上表面TS1低，区域FA2的侧面SS3相对于区域FA1的侧面SS1配置于Y轴方向的负向侧，区域FA2的侧面SS4相对于区域FA1的侧面SS2配置于Y轴方向的正向侧。因此，由于通过离子注入而注入的杂质离子被导入鳍片FA中的位于控制栅电极CG下的部分、即区域FA1，因此，能够在期望的区域高形状精度地形成n-型半导体区域VMG。
此外，n-型半导体区域VMG可以在鳍片FA中，相对于控制栅电极CG形成在配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的相反侧即形成在区域FA3。然而，在图29及图30中，省略示出相对于控制栅电极CG形成在配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的相反侧的n-型半导体区域。即，n-型半导体区域VMG还形成在区域FA3，但在图29及图30中将图示省略。
另外，在表示半导体器件的制造工序中的此后的工序的剖视图(图31～图48)中，为了简化附图而省略n-型半导体区域VMG的图示。
接下来，在元件隔离膜STM上、以及鳍片FA上形成绝缘膜6(图9中的步骤S10)。
在该步骤S10中，首先，如图31及图32所示，例如通过干法蚀刻等进行蚀刻而将牺牲氧化膜SOF1除去。由此，区域FA2以及FA3的表面露出。
在该步骤S10中，接下来，如图31及图32所示，在元件隔离膜STM上、鳍片FA上、控制栅电极CG的表面、以及覆盖绝缘膜CP1的表面形成绝缘膜6。绝缘膜6是在内部具有电荷蓄积部的绝缘膜，例如是包含绝缘膜6a、绝缘膜6a上的作为电荷蓄积部的绝缘膜6b、以及绝缘膜6b上的绝缘膜6c的层叠膜。
其中，关于区域FA2的表面，在区域FA2的上表面TS2上、区域FA2的侧面SS3上、以及区域FA2的侧面SS4上形成绝缘膜6a。换言之，在区域FA2的上表面TS2、区域FA2的侧面SS3、以及区域FA2的侧面SS4形成绝缘膜6a。例如能够通过热氧化法或ISSG氧化法等而形成例如由氧化硅膜构成的绝缘膜6a。能够将绝缘膜6a的膜厚例如设为4nm左右。
接下来，在绝缘膜6a上形成绝缘膜6b。例如能够通过CVD法等而形成例如由氮化硅膜或硅酸铪膜构成的绝缘膜6b。能够将绝缘膜6b的膜厚例如设为7nm左右。
接下来，在绝缘膜6b上形成绝缘膜6c。作为绝缘膜6c，例如通过CVD法、ISSG氧化法等而能够形成例如由氧化硅膜、氮氧化硅膜或者氧化铝膜构成的绝缘膜6c。能够将绝缘膜6c的膜厚例如设为9nm左右。
这样，在步骤S10中，在区域FA2的上表面TS2上、区域FA2的侧面SS3上、以及区域FA2的侧面SS4上形成绝缘膜6。换言之，以将区域FA2的上表面TS2、区域FA2的侧面SS3、以及区域FA2的侧面SS4覆盖的方式形成绝缘膜6。
绝缘膜6作为存储器栅电极MG(参照后述的图33及图34)的栅极绝缘膜而发挥功能，并具有电荷保持功能。绝缘膜6具有由作为电荷封阻层的绝缘膜6a和绝缘膜6c夹持作为电荷蓄积部的绝缘膜6b的构造。而且，由绝缘膜6a及6c构成的电荷封阻层的位垒高度比由绝缘膜6b构成的电荷蓄积部的位垒高度高。
此外，在本实施方式中，作为具有陷阱能级的绝缘膜而使用例如由氮化硅膜构成的绝缘膜6b，在使用氮化硅膜的情况下，就可靠性而言是优选的。然而，作为具有陷阱能级的绝缘膜，并不限定于氮化硅膜。能够使用例如氧化铝(矾土)膜、氧化铪膜或者氧化钽膜等、具有比氮化硅膜的介电常数高的介电常数的高介电常数膜。
接下来，如图31及图32所示，在绝缘膜6上形成导电膜7(图10中的步骤S11)。
优选导电膜7例如由多晶硅膜即(polysilicon膜)等硅膜构成。能够利用CVD法等而形成这种导电膜7。另外，成膜时在使导电膜7形成为非晶硅膜之后，还能够通过此后的热处理而使非晶硅膜形成为多晶硅膜。
作为导电膜7，优选使用例如将磷(P)或者砷(As)等n型的杂质或者硼(B)等p型杂质导入而形成为低电阻率的膜。杂质能够在导电膜7成膜时或者成膜后导入。能够通过导电膜7成膜后的离子注入而将杂质导入导电膜7，还能够在导电膜7成膜时将杂质导入导电膜7。在导电膜7成膜时导入杂质的情况下，通过使导电膜7成膜用的气体中含有掺杂气体，能够形成导入有杂质的导电膜7。
接下来，如图33及图34所示，利用各向异性蚀刻技术对导电膜7进行蚀刻，由此形成存储器栅电极MG(图10中的步骤S12)。
在该步骤S12中，与导电膜7的膜厚相应地对导电膜7进行蚀刻，由此在控制栅电极CG的两侧面隔着绝缘膜6以侧壁间隔件状残留导电膜7，并将其它区域的导电膜7除去。
由此，在控制栅电极CG的两侧面中的、配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的侧面上，隔着绝缘膜6而以侧壁间隔件状残留导电膜7，由此形成包含残留的导电膜7在内的存储器栅电极MG。具体而言，在区域FA2的上表面TS2上、区域FA2的侧面SS3上、以及区域FA2的侧面SS4上隔着绝缘膜6而形成存储器栅电极MG。换言之，以将区域FA2的上表面TS2、区域FA2的侧面SS3、以及区域FA2的侧面SS4覆盖的方式形成存储器栅电极MG。
另外，在控制栅电极CG的两侧面中的、配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的相反侧的侧面上，隔着绝缘膜6而以侧壁间隔件状残留导电膜7，由此形成包含残留的导电膜7在内的间隔件SP1。具体而言，在区域FA3的上表面TS3上、区域FA3的侧面SS5上、以及区域FA3的侧面SS6上隔着绝缘膜6而形成间隔件SP1。换言之，以将区域FA3的上表面TS3、区域FA3的侧面SS5、以及、区域FA3的侧面SS6覆盖的方式形成间隔件SP1。
存储器栅电极MG形成为隔着绝缘膜6而与控制栅电极CG相邻。存储器栅电极MG和间隔件SP1形成在控制栅电极CG的互为相反侧的侧面。
在控制栅电极CG上形成有覆盖绝缘膜CP1。因此，存储器栅电极MG包含在覆盖绝缘膜CP1的两侧面中的、配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的侧面上隔着绝缘膜6而以侧壁间隔件状残留的导电膜7。另外，间隔件SP1包含在覆盖绝缘膜CP1的两侧面中的、配置有与该控制栅电极CG相邻的存储器栅电极MG那侧的相反侧的侧面上隔着绝缘膜6而以侧壁间隔件状残留的导电膜7。
在步骤S12的进行蚀刻工序的阶段，绝缘膜6中的、未被存储器栅电极MG以及间隔件SP1覆盖的部分露出。另一方面，存储器栅电极MG与区域FA2之间、以及存储器栅电极MG与控制栅电极CG之间的绝缘膜6成为存储器晶体管MT的栅极绝缘膜GIm(参照后述的图39及图40)。
接下来，除去间隔件SP1(图10中的步骤S13)。
在该步骤S13中，首先，如图35及图36所示，在绝缘膜6上以将存储器栅电极MG以及间隔件SP1覆盖的方式形成例如由有机膜构成的防反射膜BA2，在防反射膜BA2上形成抗蚀膜RF2。这样，在抗蚀膜RF2与绝缘膜6、存储器栅电极MG以及间隔件P1之间形成的防反射膜BA2被称为BARC。而且，对抗蚀膜RF2进行图案化。
此处，以使得防反射膜BA2中的位于相邻的2个控制栅电极CG之间的部分、即覆盖间隔件SP1的部分从抗蚀膜RF2露出的方式对抗蚀膜RF2进行图案化。另外，以使得防反射膜BA2中的隔着一方的控制栅电极CG而位于与另一方的控制栅电极CG相反侧的部分、即覆盖存储器栅电极MG的部分由抗蚀膜RF2覆盖的方式对抗蚀膜RF2进行图案化。
在该步骤S13中，接下来，如图35及图36所示，将图案化后的抗蚀膜RF2作为蚀刻掩模，通过例如将碳氟化合物气体、氩(Ar)气以及氧(O2)气的混合气体用作蚀刻气体的干法蚀刻而使防反射膜BA2实现图案化。由此，形成包含防反射膜BA2中的覆盖存储器栅电极MG的部分、以及抗蚀膜RF1中的覆盖存储器栅电极MG的部分的掩模图案MP2。
在该步骤S13中，接下来，如图37及图38所示，通过将形成的掩模图案MP2(参照图35及图36)作为蚀刻掩模的干法蚀刻来除去间隔件SP1。另一方面，由于存储器栅电极MG由掩模图案MP2覆盖，所以未被蚀刻而残留。
在该步骤S13中，接下来，如图37及图38所示，除去掩模图案MP2。
接下来，如图39及图40所示，通过蚀刻将未由存储器栅电极MG覆盖的部分的绝缘膜6除去(图10中的步骤S14)。在该步骤S14中，通过使用例如氟酸(HF)的湿法蚀刻对例如由氧化硅膜构成的绝缘膜6c及6a进行蚀刻，通过使用例如热磷酸(H3PO4)的湿法蚀刻对例如由氮化硅膜构成的绝缘膜6b进行蚀刻。
此时，绝缘膜6中的位于存储器栅电极MG与鳍片FA的区域FA2之间、以及存储器栅电极MG与控制栅电极CG之间的部分未被除去而残留，绝缘膜6中的位于其它区域的部分被除去。而且，形成包含存储器栅电极MG与鳍片FA的区域FA2之间、以及存储器栅电极MG与控制栅电极CG之间的绝缘膜6的栅极绝缘膜GIm。
此外，在步骤S14中，还能够以使得绝缘膜6中的绝缘膜6c以及绝缘膜6b被除去、且绝缘膜6a未被除去而残留的方式进行蚀刻。
接下来，如图41及图42所示，利用离子注入法等形成n-型半导体区域11a及11b(图10中的步骤S15)。
在该步骤S15中，将控制栅电极CG以及存储器栅电极MG用作掩模，将例如砷(As)或者磷(P)等n型杂质导入鳍片FA中的、区域FA2以及区域FA3。由此，在鳍片FA的区域FA2形成n-型半导体区域11a，在鳍片FA的区域FA3形成n-型半导体区域11b。
此时，n-型半导体区域11a在区域FA2中以自对准的方式形成于存储器栅电极MG的侧面，n-型半导体区域11b在区域FA3中以自对准的方式形成于控制栅电极CG的侧面。
接下来，如图43及图44所示，在控制栅电极CG的侧面、以及存储器栅电极MG的侧面形成侧壁间隔件SW(图10中的步骤S16)。
首先，在元件隔离膜STM上、以及鳍片FA上以将控制栅电极CG、覆盖绝缘膜CP1以及存储器栅电极MG覆盖的方式形成侧壁间隔件SW用的绝缘膜，通过例如各向异性蚀刻对所形成的绝缘膜进行蚀刻。
这样，通过在隔着控制栅电极CG与存储器栅电极MG相反一侧残留与控制栅电极CG相邻的部分的绝缘膜，来形成侧壁间隔件SW。另外，通过在隔着存储器栅电极MG与控制栅电极CG相反一侧残留与存储器栅电极MG相邻的部分的绝缘膜，来形成侧壁间隔件SW。
这些侧壁间隔件SW由氧化硅膜、氮化硅膜或者它们的层叠膜等绝缘膜构成。
此外，在图43及图44所示的例子中，例如由氧化硅构成的绝缘膜SIF介于控制栅电极CG与侧壁间隔件SW之间、以及存储器栅电极MG与侧壁间隔件SW之间。
接下来，如图45及图46所示，利用离子注入法等形成n+型半导体区域12a以及12b(图10中的步骤S17)。在该步骤S17中，将控制栅电极CG以及存储器栅电极MG、和与它们相邻的侧壁间隔件SW用作掩模，将例如砷(As)或者磷(P)等n型杂质导入鳍片FA中的区域FA2以及FA3。由此，在鳍片FA的区域FA2形成n+型半导体区域12a，在鳍片FA的区域FA3形成n+型半导体区域12b。
此时，n+型半导体区域12a以自对准的方式形成于存储器栅电极MG的侧面上的侧壁间隔件SW，n+型半导体区域12b以自对准的方式形成于控制栅电极CG的侧面上的侧壁间隔件SW。
这样，利用n-型半导体区域11a和杂质浓度比该n-型半导体区域11a高的n+型半导体区域12a形成n型的半导体区域MS，该半导体区域MS具有LDD构造、且作为存储器晶体管MT的源极区域而发挥功能。另外，利用n-型半导体区域11b和杂质浓度比该n-型半导体区域11b高的n+型半导体区域12b形成n型的半导体区域MD，该半导体区域MD具有LDD构造、且作为控制晶体管CT的漏极区域而发挥功能。
然后，进行活化退火，该活化退火为用于使导入到n-型半导体区域11a及11b、以及n+型半导体区域12a及12b等的杂质活化的热处理。
由此，如图45及图46所示，形成控制晶体管CT以及存储器晶体管MT，并由控制晶体管CT以及存储器晶体管MT形成作为非易失性存储器的存储器单元MC。即，由控制栅电极CG、栅极绝缘膜GIc、存储器栅电极MG以及栅极绝缘膜GIm形成作为非易失性存储器的存储器单元MC。此外，相邻的2个作为存储器单元MC的存储器单元MC1及MC2共用n+型半导体区域12b。
接下来，如图47及图48所示，形成金属硅化物层13(图10中的步骤S18)。
在该步骤S18中，首先，在元件隔离膜STM上、以及鳍片FA上以将覆盖绝缘膜CP1、存储器栅电极MG以及侧壁间隔件SW覆盖的方式形成金属膜。金属膜能够例如由钴(Co)膜、镍(Ni)膜、或者镍铂合金膜等构成，利用溅射法等形成。然后，对半导体衬底1实施热处理，由此使n+型半导体区域12a及12b、以及存储器栅电极MG各自的上层部与金属膜发生反应。由此，在n+型半导体区域12a及12b、以及存储器栅电极MG各自的表面分别形成金属硅化物层13。
金属硅化物层13例如能够设为硅化钴层、硅化镍层、或者铂添加硅化镍层。然后，将未反应的金属膜除去。通过进行这种所谓自对准多晶硅工艺，能够在n+型半导体区域12a及12b、以及存储器栅电极MG各自的表面形成金属硅化物层13。
接下来，如图5所示，形成绝缘膜14、层间绝缘膜15以及插塞PG(图10中的步骤S19)。
在该步骤S19中，首先，以将覆盖绝缘膜CP1、栅极绝缘膜GIm、存储器栅电极MG、以及侧壁间隔件SW覆盖的方式形成绝缘膜14。绝缘膜14例如由氮化硅膜构成。例如能够通过CVD法而形成绝缘膜14。
在该步骤S19中，接下来，在绝缘膜14上形成层间绝缘膜15。层间绝缘膜15由氧化硅膜的单体膜、或者氮化硅膜和氧化硅膜的层叠膜等构成。在例如通过CVD法而形成层间绝缘膜15之后，使层间绝缘膜15的上表面实现平坦化。
在该步骤S19中，接下来，形成将层间绝缘膜15以及绝缘膜14贯穿的插塞PG。首先，将利用光刻在层间绝缘膜15上形成的抗蚀剂图案(省略图示)作为蚀刻掩模，对层间绝缘膜15以及绝缘膜14进行干法蚀刻，由此在层间绝缘膜15以及绝缘膜14形成接触孔CNT。接下来，在接触孔CNT内，作为导电体部而形成由钨(W)等构成的导电性的插塞PG。
为了形成插塞PG，例如在包含接触孔CNT的内部的层间绝缘膜15上形成例如由钛(Ti)膜、氮化钛(TiN)膜、或者它们的层叠膜构成的势垒导体膜。然后，在该势垒导体膜上以将接触孔CNT填埋的方式形成由钨(W)膜等构成的主导体膜，通过CMP法或者蚀刻法等而将层间绝缘膜15上的不要的主导体膜以及势垒导体膜除去。由此，能够形成插塞PG。此外，为了简化附图，在图5中，以一体化的方式示出构成插塞PG的势垒导体膜以及主导体膜。
如图5所示，接触孔CNT以及埋入于该接触孔CNT的插塞PG分别形成于n+型半导体区域12a及12b上等。在接触孔CNT的底部，例如各n+型半导体区域12a及12b上的金属硅化物层13露出。而且，埋入于接触孔CNT的插塞PG与在各n+型半导体区域12a及12b上形成的金属硅化物层13接触，从而分别与n+型半导体区域12a及12b电连接。此外，虽然在图5中将图示省略，但插塞PG可以与存储器栅电极MG电连接。
接下来，如图5所示，在埋入有插塞PG的层间绝缘膜15上形成作为第一层布线的金属布线MW1及MW2(图10中的步骤S20)。此处，对例如作为镶嵌技术而使用单镶嵌技术形成金属布线MW1及MW2的情况进行说明。
首先，在埋入有插塞PG的层间绝缘膜15上形成绝缘膜16。绝缘膜16还能够由多个绝缘膜的层叠膜形成。接下来，通过将抗蚀剂图案(省略图示)作为蚀刻掩模的干法蚀刻而在绝缘膜16的规定区域形成布线沟槽。
接下来，在包含所形成的布线沟槽的底部以及侧壁上的绝缘膜16上形成例如由氮化钛(TiN)膜、钽(Ta)膜或者氮化钽(TaN)膜等构成的势垒导体膜。然后，通过CVD法或者溅射法等在势垒导体膜上形成铜(Cu)的晶种层，进而利用电解镀法等在晶种层上形成铜(Cu)镀膜，并由Cu镀膜埋入布线沟槽的内部。然后，通过CMP法将布线沟槽以外的区域的主导体膜和势垒导体膜除去，形成以埋入于布线沟槽的Cu为主导电材料的作为第一层布线的金属布线MW1及MW2。此外，在图5中，为了简化附图，金属布线MW1及MW2以势垒导体膜、晶种层以及Cu镀膜一体化的方式示出。
金属布线MW1经由插塞PG而与存储器单元MC的半导体区域MD电连接，金属布线MW2经由插塞PG而与存储器单元MC的半导体区域MS电连接。然后，通过双镶嵌法等形成第二层以后的布线，但此处将图示及其说明省略。另外，第一层布线以及比其更靠上层的布线并不限定于镶嵌布线，还能够使布线用的导电膜图案化来形成，例如还能够设为钨(W)布线或者铝(Al)布线等。
以上述方式制造本实施方式的半导体器件。
＜被注入至电荷蓄积部的电子以及空穴的分布＞
接下来，一边与比较例进行对比，一边对被注入至作为电荷蓄积部的绝缘膜6b的电子以及空穴的分布进行说明。
图49及图50是比较例的半导体器件的主要部分剖视图。与在图7中将图5所示的剖视图中的由双点划线包围的区域RG2放大示出的方式相同，图49将比较例的半导体器件的剖视图放大示出。与在图8中将图6所示的剖视图中的由双点划线包围的区域RG3放大示出的方式相同，图50将比较例的半导体器件的剖视图放大示出。
如图49及图50所示，在比较例的半导体器件中，鳍片FA中的被存储器栅电极MG覆盖的部分、即区域FA2的表面未被挖掘。因此，在比较例的半导体器件中，区域FA2的上表面TS2在Z轴方向上配置于与区域FA1的上表面TS1相同的高度位置，区域FA2的侧面SS3在Y轴方向上配置于与区域FA1的侧面SS1相同的位置，区域FA2的侧面SS4在Y轴方向上配置于与区域FA1的侧面SS2相同的位置。另外，区域FA3的上表面TS3在Z轴方向上配置于与区域FA1的上表面TS1相同的高度位置，区域FA3的侧面SS5在Y轴方向上配置于与区域FA1的侧面SS1相同的位置，区域FA3的侧面SS6在Y轴方向上配置于与区域FA1的侧面SS2相同的位置。
如图49所示，在比较例的半导体器件中，绝缘膜6b中的、位于存储器栅电极MG与区域FA2的上表面TS2之间的部分全部都与区域FA2的上表面TS2平行。因此，利用前述的SSI方式将作为热电子的电子注入栅极绝缘膜GIm中的作为电荷蓄积部的绝缘膜6b，从而，在写入数据的情况下，电子同样容易被注入至绝缘膜6b中的、位于存储器栅电极MG与区域FA2的上表面TS2之间的部分。即，如图49中的箭头ELA1所示，电子EL不仅容易被注入至存储器栅电极MG与区域FA2的上表面TS2之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分，而且还容易被注入至作为源极区域的半导体区域MS侧的部分。
另外，如图50所示，在比较例的半导体器件中，绝缘膜6b中的、位于存储器栅电极MG与区域FA2的侧面SS3之间的部分全部都与区域FA2的侧面SS3平行。因此，利用前述的SSI方式将作为热电子的电子注入栅极绝缘膜GIm中的作为电荷蓄积部的绝缘膜6b，从而，在写入数据的情况下,电子同样容易被注入至绝缘膜6b中的、位于存储器栅电极MG与区域FA2的侧面SS3之间的部分。即，如图50中的箭头ELA2所示，电子EL不仅容易被注入至存储器栅电极MG与区域FA2的侧面SS3之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分，而且还容易被注入至作为源极区域的半导体区域MS侧的部分。
另外，如图50所示，在比较例的半导体器件中，绝缘膜6b中的、位于存储器栅电极MG与区域FA2的侧面SS4之间的部分全部都与区域FA2的侧面SS4平行。因此，利用前述的SSI方式将作为热电子的电子注入栅极绝缘膜GIm中的作为电荷蓄积部的绝缘膜6b，从而，在写入数据的情况下，电子同样容易被注入至绝缘膜6b中的、位于存储器栅电极MG与区域FA2的侧面SS4之间的部分。即，如图50中的箭头ELA3所示，电子EL不仅容易被注入至存储器栅电极MG与区域FA2的侧面SS4之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分，而且还容易被注入至作为源极区域的半导体区域MS侧的部分。
另一方面，如图49所示，在比较例的半导体器件中，利用前述的FN型隧穿现象将空穴注入绝缘膜6b，从而，在擦除数据的情况下，存储器栅电极MG与鳍片FA之间的电场集中于存储器栅电极MG的下表面中的控制栅电极CG侧的端部E101。因此，如图49中的箭头HLA1所示，空穴HL容易被注入至存储器栅电极MG中的与上表面TS2相对的部分、与控制栅电极CG之间的绝缘膜6b中的、区域FA2侧即端部E101侧的部分。
另外，如图50所示，在比较例的半导体器件中，利用前述的FN型隧穿现象将空穴注入绝缘膜6b，从而，在擦除数据的情况下，存储器栅电极MG与鳍片FA之间的电场集中于存储器栅电极MG的侧面且与侧面SS3相对的侧面中的控制栅电极CG侧的端部E102。因此，如图50中的箭头HLA2所示，空穴HL容易被注入至存储器栅电极MG中的与侧面SS3相对的部分、与控制栅电极CG之间的绝缘膜6b中的区域FA2侧即端部E102侧的部分。
另外，如图50所示，在比较例的半导体器件中，利用前述的FN型隧穿现象将空穴注入绝缘膜6b，从而，在擦除数据的情况下，存储器栅电极MG与鳍片FA之间的电场集中于存储器栅电极MG的侧面且与侧面SS4相对的侧面中的控制栅电极CG侧的端部E103。因此，如图50中的箭头HLA3所示，空穴HL容易被注入至存储器栅电极MG中的与侧面SS4相对的部分、与控制栅电极CG之间的绝缘膜6b中的区域FA2侧即端部E103侧的部分。
因此，在比较例的半导体器件中，在写入数据时被注入至例如由氮化硅膜构成的绝缘膜6b的电子的分布、与在擦除数据时被注入至绝缘膜6b的空穴的分布互不相同或者互相分离。特别是在控制栅电极CG和存储器栅电极MG跨越作为突出部的鳍片FA的情况下，在鳍片FA的上表面侧以及鳍片FA的两侧面侧各侧，写入数据时被注入至电荷蓄积部的电子的分布容易与擦除数据时被注入至电荷蓄积部的空穴的分布互不相同。因此，在反复执行多次写入动作和擦除动作的情况下，残留在包含绝缘膜6b在内的栅极绝缘膜GIm的空穴的数量增加，存储器单元的保持特性(滞留特性)下降，无法改善半导体器件的特性。
此处，存储器单元的保持特性能够根据在如下条件下存储器晶体管的阈值电压随时间变化的情况来评价：在反复执行多次例如1000次左右的写入动作和擦除动作之后，比室温高的温度例如150℃左右下放置长时间例如放置100小时左右。
如前所述，伴随着非易失性存储器的微小化，若存储器栅电极MG的栅极长度变短，则在利用基于FN型隧穿现象的擦除方法的情况下，与利用基于BTBT现象的擦除方法的情况相比，能够降低消耗电流的效果变得更显著。然而，如上所述，在利用基于FN型隧穿现象的擦除方法的情况下，擦除数据时被注入至绝缘膜6b的空穴的分布、与写入数据时被注入至绝缘膜6b的电子的分布不同这样的课题变得显著。另外，在控制栅电极CG和存储器栅电极MG跨越鳍片FA的情况下，写入数据时被注入至电荷蓄积部的电子的分布、与擦除数据时被注入至电荷蓄积部的空穴的分布互不相同这样的课题变得显著。因此，无法容易地使非易失性存储器实现微小化。
此外，在上述专利文献1所公开的技术中，半导体衬底也具有第一面、以及从第一面朝向深度方向比第一面低的第二面，控制栅电极设置于第一面上，存储器栅电极设置于第二面上。
然而，在上述专利文献1所公开的技术中，并未记载在控制栅电极CG以及存储器栅电极MG跨越鳍片FA的情况下使区域FA2的侧面SS3相对于区域FA1的侧面SS1后退。另外，上述专利文献1所公开的技术是用于解决如下课题的技术：在将存储器栅电极的宽度缩小的情况下，存储器栅电极下的沟道长度也缩短，截止状态漏电流会增大。
＜本实施方式的主要特征和效果＞
另一方面，在本实施方式的半导体器件中，区域FA2的上表面TS2比区域FA1的上表面TS1低，并且，区域FA2的侧面SS3在Y轴方向上相对于区域FA1的侧面SS1配置于Y轴方向的负向侧。
在本实施方式的半导体器件中，考虑通过利用前述的SSI方式将作为热电子的电子注入绝缘膜6b来写入数据的情况。在这种情况下，如图7中的箭头ELA1所示，电子EL易于被注入至存储器栅电极MG与区域FA2的上表面TS2之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分PT22。然而，难以被注入至存储器栅电极MG与区域FA2的上表面TS2之间的绝缘膜6b中的、作为源极区域的半导体区域MS侧的部分PT21。
另外，在利用上述的SSI方式写入数据的情况下，如图8中的箭头ELA2所示，电子EL易于被注入至存储器栅电极MG与区域FA2的侧面SS3之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分PS32。然而，难以被注入至作为源极区域的半导体区域MS侧的部分PS31。
另一方面，在本实施方式的半导体器件中，考虑通过利用前述的FN型隧穿现象将空穴注入绝缘膜6b来擦除数据的情况。在这种情况下，如图7中的箭头HLA1所示，除了存储器栅电极MG中的与上表面TS2相对的部分、与控制栅电极CG之间的绝缘膜6b中的区域FA2侧即下侧的部分PT23以外，空穴HL还容易被注入至部分PT22。
另外，在利用上述的FN型隧穿现象将数据擦除的情况下，如图8中的箭头HLA2所示，除了存储器栅电极MG中的与侧面SS3相对的部分、与控制栅电极CG之间的绝缘膜6b中的、区域FA2侧即Y轴方向的负向侧的部分PS33以外，空穴HL还容易被注入至部分PS32。
这样，在本实施方式的半导体器件中，写入数据时电子也被注入至绝缘膜6b中的部分PT22以及部分PS32，擦除数据时空穴也被注入至绝缘膜6b中的部分PT22以及部分PS32。因此，在本实施方式的半导体器件中，在区域FA2的上表面TS2侧以及侧面SS3侧各侧，写入数据时被注入至绝缘膜6b的电子的分布、与擦除数据时被注入至绝缘膜6b的空穴的分布相互接近。因此，即使在反复执行多次写入动作和擦除动作的情况下，残留在包含绝缘膜6b在内的栅极绝缘膜GIm的空穴的数量也不增加，因此，能够防止或抑制存储器单元的保持特性(滞留特性)下降，从而能够改善半导体器件的特性。
并且，优选区域FA2的侧面SS4相对于区域FA1的侧面SS2配置于Y轴方向的正向侧。
因此，在利用上述的SSI方式将数据写入的情况下，如图8中的箭头ELA3所示，电子EL容易被注入至存储器栅电极MG与区域FA2的侧面SS4之间的绝缘膜6b中的、作为漏极区域的半导体区域MD侧的部分PS42。然而，难以被注入至作为源极区域的半导体区域MS侧的部分PS41。
另外，在利用上述的FN型隧穿现象将数据擦除的情况下，如图8中的箭头HLA3所示，除了存储器栅电极MG中的与侧面SS4相对的部分、与控制栅电极CG之间的绝缘膜6b中的区域FA2侧即Y轴方向的正向侧的部分PS43以外，空穴HL还容易被注入部分PS42。
在这种情况下，写入数据时电子被注入至绝缘膜6b中的部分PS42，擦除数据时空穴被注入至绝缘膜6b中的部分PS42。因此，在区域FA2的侧面SS4侧，写入数据时被注入至绝缘膜6b的电子的分布、与擦除数据时被注入至绝缘膜6b的空穴的分布也相互接近。因此，即使在反复执行多次写入动作和擦除动作的情况下，残留在包含绝缘膜6b在内的栅极绝缘膜GIm的空穴的数量也不增加，因此能够防止或抑制存储器单元的保持特性(滞留特性)下降，从而能够改善半导体器件的特性。
即，在控制栅电极CG和存储器栅电极MG跨越鳍片FA的情况下，仅使区域FA2的上表面TS2低于区域FA1的上表面TS1则存在如下的问题。即，存在如下问题：在区域FA2的Y轴方向上的至少一侧的侧面侧，写入数据时被注入至绝缘膜6b的电子的分布、与擦除数据时被注入至绝缘膜6b的空穴的分布互不相同。
然而，在本实施方式的半导体器件中，使区域FA2的上表面TS2低于区域FA1的上表面TS1，并且，在区域FA2的Y轴方向上的两侧的至少一侧使区域FA2的侧面相对于区域FA1的侧面后退。由此，能够在区域FA2的Y轴方向上的至少一侧的侧面侧，使写入数据时被注入至绝缘膜6b的电子的分布、与擦除数据时被注入至绝缘膜6b的空穴的分布相互接近。
此外，优选地，使区域FA2的上表面TS2低于区域FA1的上表面TS1，并且，在区域FA2的Y轴方向上的两侧使区域FA2的侧面相对于区域FA1的侧面后退。由此，能够在区域FA2的Y轴方向的两侧面侧，使写入数据时被注入至绝缘膜6b的电子的分布、与擦除数据时被注入至绝缘膜6b的空穴的分布相互接近。
如图7及图8所示，考虑在区域FA1与区域FA2之间形成有区域FA21、且由连接面TS21将区域FA1的上表面TS1和区域FA2的上表面TS2连接的情况。在这种情况下，优选地，部分PT21为存储器栅电极MG与区域FA2的上表面TS2之间的绝缘膜6b中的、沿上表面TS2形成的部分，部分PT22为相对于上表面TS2倾斜的部分。
在这种情况下，存储器栅电极MG包括：电极部MG21，其与上表面TS2相对；以及电极部MG22，其相对于电极部MG21而形成于控制栅电极CG侧。电极部MG22具有作为下表面的连接面BT22，该连接面BT22将电极部MG21的下表面BT21、与电极部MG22的控制栅电极CG侧的侧面BT23连接。电极部MG22的连接面BT22的端部ET23与电极部MG21的下表面BT21连接，电极部MG22的连接面BT22的与端部ET23相反侧的端部ET24与电极部MG22的侧面BT23连接。端部ET23相对于端部ET24配置在X轴方向的正向侧，并且在Z轴方向上配置为比端部ET24靠下方。
在这种情况下，在通过利用前述的FN型隧穿现象将空穴注入绝缘膜6b而将数据擦除的情况下，存储器栅电极MG与鳍片FA之间的电场集中于端部ET24，也集中于端部ET23。因此，如图7中的箭头HLA1所示，除了部分PT23以外，空穴HL还被注入部分PT22。
另外，在由连接面SS31将区域FA1的侧面SS1与区域FA2的侧面SS3连接的情况下，优选地，部分PS31为存储器栅电极MG与区域FA2的侧面SS3之间的绝缘膜6b中的、沿侧面SS3形成的部分，部分PS32为相对于侧面SS3倾斜的部分。
在这种情况下，存储器栅电极MG包括：电极部MG31，其与侧面SS3相对；以及电极部MG32，其相对于电极部MG31而形成于控制栅电极CG侧。电极部MG32具有连接面BS32，该连接面BS32将电极部MG31的侧面BS31、与电极部MG32的控制栅电极CG侧的侧面BS33连接。电极部MG32的连接面BS32的端部ES33与电极部MG31的侧面BS31连接，电极部MG32的连接面BS32的与端部ES33相反侧的端部ES34与电极部MG32的侧面BS33连接。端部ES33相对于端部ES34配置于X轴方向的正向侧，并且，在Y轴方向上相对于端部ES34配置于Y轴方向的负向侧。
在这种情况下，当通过利用前述的FN型隧穿现象将空穴注入绝缘膜6b而将数据擦除时，存储器栅电极MG与鳍片FA之间的电场集中于端部ES34，也集中于端部ES33。因此，如图8中的箭头HLA2所示，除了部分PS33以外，空穴HL还被注入部分PS32。
此外，进而在由连接面SS41将区域FA1的侧面SS2与区域FA2的侧面SS4连接的情况下，优选地，部分PS41为存储器栅电极MG与区域FA2的侧面SS4之间的绝缘膜6b中的、沿侧面SS4形成的部分，部分PS42为相对于侧面SS4倾斜的部分。
在这种情况下，存储器栅电极MG包括：电极部MG41，其与侧面SS4相对；以及电极部MG42，其相对于电极部MG41形成于控制栅电极CG侧。电极部MG42具有连接面BS42，该连接面BS42将电极部MG41的侧面BS41、与电极部MG42的控制栅电极CG侧的侧面BS43连接。电极部MG42的连接面BS42的端部ES43与电极部MG41的侧面BS41连接，电极部MG42的连接面BS42的与端部ES43相反侧的端部ES44与电极部MG42的侧面BS43连接。端部ES43相对于端部ES44配置于X轴方向的正向侧，并且，在Y轴方向上相对于端部ES44配置于Y轴方向的正向侧。
在这种情况下，当通过利用前述的FN型隧穿现象将空穴注入绝缘膜6b而将数据擦除时，存储器栅电极MG与鳍片FA之间的电场集中于端部ES44，也集中于端部ES43。因此，如图8中的箭头HLA3所示，除了部分PS43以外，空穴HL还被注入部分PS42。
此外，虽然在图7及图8中省略图示，但有时在连接面BT22的下表面BT21侧的部分与下表面BT21的连接面BT22侧的部分之间未形成角部，而是连接面BT22的下表面BT21侧的部分、以及下表面BT21的连接面BT22侧的部分形成同一曲面。另外，有时在连接面BS32的侧面BS31侧的部分与侧面BS31的连接面BS32侧的部分之间未形成角部，而是连接面BS32的侧面BS31侧的部分、以及侧面BS31的连接面BS32侧的部分形成同一曲面。另外，有时在连接面BS42的侧面BS41侧的部分与侧面BS41的连接面BS42侧的部分之间未形成角部，而是连接面BS42的侧面BS41侧的部分、以及侧面BS41的连接面BS42侧的部分形成同一曲面。
＜关于在鳍片的侧面倾斜的情况下的后退幅度的定义＞
接下来，参照图51对在鳍片的侧面倾斜的情况下的后退幅度的定义进行说明。图51及图52是实施方式的半导体器件的主要部分剖视图。图51及图52将图5所示的剖视图中由双点划线包围的区域RG4放大示出。此外，在图51及图52中，为了简化附图，省略比元件隔离膜STM靠上方、以及比区域FA2靠上方的部分的图示。
如图51所示，在侧面SS3以越趋向侧面SS3的上侧则越趋向Y轴方向的负向侧配置的方式相对于与Y轴方向垂直的平面即XZ平面倾斜的情况下，能够将侧面SS3的上端部TE3的Y轴方向上的位置定义为侧面SS3的Y轴方向上的位置。同样地，在侧面SS1以越趋向侧面SS1的上侧则越趋向Y轴方向的负向侧配置的方式相对于XZ平面倾斜的情况下，能够将侧面SS1的上端部TE1的Y轴方向上的位置定义为侧面SS1的Y轴方向上的位置。此时，侧面SS3相对于侧面SS1的后退幅度即距离DS2为Y轴方向上的上端部TE1与上端部TE3之间的距离。此外，Z轴方向上的上表面TS1与上表面TS2之间的距离为距离DS1。
另外，如图51所示，在侧面SS4以越趋向侧面SS4的上侧则越趋向Y轴方向的正向侧配置的方式相对于XZ平面倾斜的情况下，能够将侧面SS4的上端部TE4的Y轴方向上的位置定义为侧面SS4的Y轴方向上的位置。同样地，在侧面SS2以越趋向侧面SS2的上侧则越趋向Y轴方向的正向侧配置的方式相对于XZ平面倾斜的情况下，能够将侧面SS2的上端部TE2的Y轴方向上的位置定义为侧面SS2的Y轴方向上的位置。此时，侧面SS4相对于侧面SS2的后退幅度即距离DS3为Y轴方向上的上端部TE2与上端部TE4之间的距离。
另一方面，如图52所示，有时在侧面SS3的上部与上表面TS2的侧面SS3侧的部分之间未形成角部，而是侧面SS3的上部、以及上表面TS2的侧面SS3侧的部分形成同一曲面。在这种情况下，能够将高度方向(Z轴方向)上的侧面SS3的中央部作为同一平面向上侧延长而形成的虚拟的平面定义为平面SSV3，并能够将Y轴方向上的上表面TS2的中央部作为同一平面向侧面SS3侧延长而形成的虚拟的平面定义为平面TSV3。而且，能够将由平面SSV3和平面TSV3形成的角部定义为侧面SS3的上端部TE3。此时，侧面SS3相对于侧面SS1的后退幅度即距离DS2也为Y轴方向上的上端部TE1与上端部TE3之间的距离。
另外，如图52所示，有时在侧面SS4的上部与上表面TS2的侧面SS4侧的部分之间未形成角部，而是侧面SS4的上部、以及上表面TS2的侧面SS4侧的部分形成同一曲面。在这种情况下，能够将高度方向(Z轴方向)上的侧面SS4的中央部作为同一平面向上侧延长而形成的虚拟的平面定义为平面SSV4，并能够将Y轴方向上的上表面TS2的中央部作为同一平面向侧面SS4侧延长而形成的虚拟的平面定义为平面TSV4。而且，能够将由平面SSV4和平面TSV4形成的角部定义为侧面SS4的上端部TE4。此时，侧面SS4相对于侧面SS2的后退幅度即距离DS3也为Y轴方向上的上端部TE2与上端部TE4之间的距离。
以上基于实施方式而对由本发明人完成的发明进行了具体说明，但本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

Claims (15)

1.一种半导体器件，其特征在于，
具有：
半导体衬底；
突出部，其是所述半导体衬底的一部分，从所述半导体衬底的主面突出且在俯视时沿第一方向延伸；
第一栅电极，其形成在所述突出部上，且在俯视时沿与所述第一方向交叉的第二方向延伸；
第一栅极绝缘膜，其形成在所述第一栅电极与所述突出部之间；
第二栅电极，其形成在所述突出部上，在俯视时沿所述第二方向延伸，且与所述第一栅电极相邻；以及
第二栅极绝缘膜，其形成在所述第二栅电极与所述突出部之间、以及所述第二栅电极与所述第一栅电极之间，且在内部具有电荷蓄积部，
所述突出部包括：
第一区域；以及
第二区域，其在俯视时相对于所述第一区域配置于所述第一方向的第一侧，
所述第一栅电极将所述第一区域的第一上表面、所述第一区域的所述第二方向的第二侧的第一侧面、以及所述第一区域的所述第二方向的与所述第二侧相反侧的第二侧面覆盖，
所述第二栅电极将所述第二区域的第二上表面、所述第二区域的所述第二侧的第三侧面、以及所述第二区域的与所述第二侧相反侧的第四侧面覆盖，
所述第二上表面比所述第一上表面低，
所述第三侧面在所述第二方向上相对于所述第一侧面配置于所述第二侧的相反侧。
2.根据权利要求1所述的半导体器件，其特征在于，
与所述主面垂直的第三方向上的所述第二上表面与所述第一上表面之间的距离比所述第二方向上的所述第三侧面与所述第一侧面之间的距离长。
3.根据权利要求1所述的半导体器件，其特征在于，
所述第四侧面在所述第二方向上相对于所述第二侧面配置于所述第二侧。
4.根据权利要求3所述的半导体器件，其特征在于，
与所述主面垂直的第三方向上的所述第二上表面与所述第一上表面之间的距离比所述第二方向上的所述第三侧面与所述第一侧面之间的距离、以及所述第二方向上的所述第四侧面与所述第二侧面之间的距离都长。
5.根据权利要求1所述的半导体器件，其特征在于，
所述突出部包括第三区域，该第三区域在俯视时相对于所述第一区域配置于所述第一侧的相反侧，
所述第三区域的第三上表面比所述第一上表面低且比所述第二上表面高，
所述第三区域的所述第二侧的第五侧面，在所述第二方向上相对于所述第一侧面配置于所述第二侧的相反侧且相对于所述第三侧面配置于所述第二侧。
6.根据权利要求5所述的半导体器件，其特征在于，
所述第四侧面在所述第二方向上相对于所述第二侧面配置于所述第二侧，
所述第三区域的与所述第二侧相反侧的第六侧面，在所述第二方向上相对于所述第二侧面配置于所述第二侧且相对于所述第四侧面配置于所述第二侧的相反侧。
7.根据权利要求1所述的半导体器件，其特征在于，
所述第二栅极绝缘膜包括：
第一氧化硅膜；
所述第一氧化硅膜上的第一氮化硅膜；以及
所述第一氮化硅膜上的第二氧化硅膜。
8.根据权利要求1所述的半导体器件，其特征在于，
由所述第一栅极绝缘膜、所述第一栅电极、所述第二栅极绝缘膜以及所述第二栅电极形成了非易失性存储器。
9.一种半导体器件的制造方法，其特征在于，具有：
(a)准备半导体衬底的工序；
(b)形成突出部的工序，所述突出部是所述半导体衬底的一部分，从所述半导体衬底的主面突出且在俯视时沿第一方向延伸；
(c)在所述突出部上形成在俯视时沿与所述第一方向交叉的第二方向延伸的第一栅电极、且在所述第一栅电极与所述突出部之间形成第一栅极绝缘膜的工序；
(d)在所述突出部上以及所述第一栅电极的表面形成在内部具有电荷蓄积部的绝缘膜的工序；
(e)在所述绝缘膜上形成导电膜的工序；以及
(f)通过对所述导电膜进行蚀刻形成第二栅电极并形成第二栅极绝缘膜的工序，其中，该第二栅电极是在俯视时在所述第一栅电极的所述第一方向的第一侧经由所述绝缘膜残留所述导电膜而形成的，该第二栅极绝缘膜包含所述第二栅电极与所述突出部之间、以及所述第二栅电极与所述第一栅电极之间的所述绝缘膜，
在所述(b)工序中，形成所述突出部，所述突出部包括第一区域、以及在俯视时相对于所述第一区域配置于所述第一侧的第二区域，
在所述(c)工序中，形成将所述第一区域的第一上表面、所述第一区域的所述第二方向的第二侧的第一侧面、以及所述第一区域的所述第二方向的与所述第二侧相反侧的第二侧面覆盖的所述第一栅电极，
所述(d)工序包括：
(d1)在所述(c)工序之后，对所述第二区域进行蚀刻，由此使所述第二区域的第二上表面低于所述第一上表面，且使所述第二区域的所述第二侧的第三侧面在所述第二方向上相对于所述第一侧面向所述第二侧的相反侧后退的工序；以及
(d2)在所述(d1)工序之后，在所述第二上表面、所述第三侧面、所述第二区域的所述第二方向的与所述第二侧相反侧的第四侧面、以及所述第一栅电极的表面形成所述绝缘膜的工序，
在所述(f)工序中，形成将所述第二上表面、所述第三侧面以及所述第四侧面覆盖的所述第二栅电极。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在所述(d1)工序中，以使与所述主面垂直的第三方向上的所述第二上表面与所述第一上表面之间的距离比所述第二方向上的所述第三侧面与所述第一侧面之间的距离长的方式，使所述第二上表面低于所述第一上表面，且使所述第三侧面相对于所述第一侧面后退。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在所述(d1)工序中，对所述第二区域进行蚀刻，由此使所述第四侧面在所述第二方向上相对于所述第二侧面向所述第二侧后退。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(d1)工序中，以使与所述主面垂直的第三方向上的所述第二上表面与所述第一上表面之间的距离比所述第二方向上的所述第三侧面与所述第一侧面之间的距离、以及所述第二方向上的所述第四侧面与所述第二侧面之间的距离都长的方式，使所述第二上表面低于所述第一上表面、使所述第三侧面相对于所述第一侧面后退且使所述第四侧面相对于所述第二侧面后退。
13.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在所述(b)工序中，形成包括在俯视时相对于所述第一区域配置于所述第一侧的相反侧的第三区域在内的所述突出部，
所述(d)工序在所述(d1)工序之后且在所述(d2)工序之前包括(d3)工序，在该(d3)工序中，对所述第三区域的表面进行氧化，由此使所述第三区域的第三上表面低于所述第一区域的所述第一上表面，且使所述第三区域的所述第二侧的第五侧面在所述第二方向上相对于所述第一侧面向所述第二侧的相反侧后退，
在所述(d3)工序中，以使所述第三上表面高于所述第二上表面的方式使所述第三上表面低于所述第一上表面，以使所述第五侧面在所述第二方向上相对于所述第三侧面配置于所述第二侧的方式使所述第五侧面后退。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
在所述(d1)工序中，对所述第二区域进行蚀刻，由此使所述第四侧面在所述第二方向上相对于所述第二侧面向所述第二侧后退，
在所述(d3)工序中，对所述第三区域的表面进行氧化，由此使所述第三区域的与所述第二侧相反侧的第六侧面在所述第二方向上相对于所述第二侧面向所述第二侧后退，
在所述(d3)工序中，以使所述第六侧面在所述第二方向上相对于所述第四侧面配置于所述第二侧的相反侧的方式，使所述第六侧面后退。
15.根据权利要求9所述的半导体器件的制造方法，其特征在于，
由所述第一栅极绝缘膜、所述第一栅电极、所述第二栅极绝缘膜以及所述第二栅电极形成了非易失性存储器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7038607B2 (ja) * 2018-06-08 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7232081B2 (ja) * 2019-03-01 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN115707248A (zh) * 2021-08-03 2023-02-17 联华电子股份有限公司 半导体存储器元件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332143A (ja) * 2005-05-24 2006-12-07 Renesas Technology Corp 半導体装置及びその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur
CN104779237A (zh) * 2014-01-14 2015-07-15 美国博通公司 用于finfet技术的基于虚拟端栅极的抗熔丝器件
CN104934434A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件及其制造方法
CN105185828A (zh) * 2015-06-12 2015-12-23 宁波时代全芯科技有限公司 鳍式场效晶体管与其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078041A (ja) * 2001-08-31 2003-03-14 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
KR100652433B1 (ko) * 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
KR101430415B1 (ko) * 2012-06-09 2014-08-14 서울대학교산학협력단 게이트 다이오드 구조를 갖는 메모리 셀 스트링 및 이를 이용한 메모리 어레이
JP5676786B1 (ja) * 2014-01-15 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332143A (ja) * 2005-05-24 2006-12-07 Renesas Technology Corp 半導体装置及びその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur
CN104779237A (zh) * 2014-01-14 2015-07-15 美国博通公司 用于finfet技术的基于虚拟端栅极的抗熔丝器件
CN104934434A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件及其制造方法
CN105185828A (zh) * 2015-06-12 2015-12-23 宁波时代全芯科技有限公司 鳍式场效晶体管与其制备方法

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