JP2021150523A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層とゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリ穴が形成されている。メモリ穴の中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することで、メモリセルにデータが記憶される。
メモリセルを微細化していくためには、メモリ穴径の縮小が望まれる。メモリ穴径の縮小に伴い、電荷蓄積層の薄膜化が望まれる。電荷蓄積層の薄膜化を実現するためには、電荷蓄積層の単位厚さあたりの電荷蓄積能力の向上、すなわち、電荷蓄積層の電荷蓄積密度の向上が必要となる。
特開２００９−２００２２６号公報
本発明が解決しようとする課題は、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、前記第１の絶縁層と前記ゲート電極層との間に設けられた第２の絶縁層と、前記第１の絶縁層と前記第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、を備える。
第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の電荷蓄積層の一部の模式断面図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第１の実施形態の半導体記憶装置の作用及び効果の説明図。 第２の実施形態の半導体記憶装置の模式断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体記憶装置の模式断面図。 第５の実施形態の半導体記憶装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｘ−ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。また、半導体記憶装置を構成する部材の配向組織の有無の確認は、例えば、ＴＥＭを用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層とゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、を備える。
図１は、第１の実施形態の半導体記憶装置の模式断面図である。第１の実施形態の半導体記憶装置は、電荷蓄積層に電荷をトラップするチャージトラップ型のメモリセル１００である。
第１の実施形態のメモリセル１００は、半導体層１０、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６、ゲート電極層１８を備える。トンネル絶縁層１２は、第１の絶縁層の一例である。電荷蓄積層１４は、中間層の一例である。ブロック絶縁層１６は、第２の絶縁層の一例である。半導体層１０は、ソース領域１０ａ、ドレイン領域１０ｂ、チャネル領域１０ｃを有する。
半導体層１０は、例えば、単結晶シリコンである。
ソース領域１０ａは、半導体層１０の中に設けられる。ソース領域１０ａは、例えば、ｎ型の不純物領域である。ドレイン領域１０ｂは、半導体層１０の中に設けられる。ドレイン領域１０ｂは、例えば、ｎ型の不純物領域である。チャネル領域１０ｃは、半導体層１０の中に設けられる。チャネル領域１０ｃは、例えば、ｐ型の不純物領域である。
トンネル絶縁層１２は、半導体層１０の上に設けられる。トンネル絶縁層１２は、半導体層１０とゲート電極層１８との間に設けられる。
トンネル絶縁層１２は、ゲート電極層１８と半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。トンネル絶縁層１２は、例えば、酸化シリコン、酸窒化シリコン、又は、窒化シリコンを含む。トンネル絶縁層１２の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
電荷蓄積層１４は、トンネル絶縁層１２の上に設けられる。電荷蓄積層１４は、トンネル絶縁層１２とブロック絶縁層１６との間に位置する。
電荷蓄積層１４は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１４に蓄積される電荷の量に応じて、メモリセル１００のトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、メモリセル１００がデータを記憶することが可能となる。
例えば、メモリセル１００のトランジスタの閾値電圧が変化することで、メモリセル１００のトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１４は、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含む。電荷蓄積層１４は、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む。
第１の結晶は、酸化ハフニウムである。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。電荷蓄積層１４は、反強誘電体層である。
電荷蓄積層１４は、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、電荷蓄積層１４に含まれる成分の中で、酸化ハフニウムの占める割合が最も高いことを意味する。電荷蓄積層１４は、反強誘電体の酸化ハフニウム層である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれるハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）の総和に対する窒素（Ｎ）の原子比（Ｎ／（Ｈｆ＋Ｏ＋Ｎ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
図２は、第１の実施形態の電荷蓄積層の一部の模式断面図である。電荷蓄積層１４は、例えば、第１の結晶１４ａ、第２の結晶１４ｂ、及び、アモルファス領域１４ｃを含む。
第１の結晶１４ａは、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）の酸化ハフニウムである。
第２の結晶１４ｂは、例えば、空間群Ｐ２１ｃ（空間群番号１４番）の酸化ハフニウムである。空間群Ｐ２１ｃ（空間群番号１４番）の酸化ハフニウムは、常誘電体である。
電荷蓄積層１４の中に、図２に示すように、例えば、反強誘電体の酸化ハフニウム、常誘電体の酸化ハフニウム、及び、アモルファス領域が混在する。また、反強誘電体の酸化ハフニウムとアモルファス領域のみが混在する場合であっても良い。
電荷蓄積層１４は、反強誘電体の酸化ハフニウムのみとすることも可能である。この場合、電荷蓄積層１４は、反強誘電体の酸化ハフニウムの多結晶層となる。
また、電荷蓄積層１４は、アモルファス領域がなく、反強誘電体の酸化ハフニウム、及び、常誘電体の酸化ハフニウムのみとすることも可能である。この場合、電荷蓄積層１４は、反強誘電体の酸化ハフニウム、及び、常誘電体の酸化ハフニウムの多結晶層となる。
ブロック絶縁層１６は、トンネル絶縁層１２とゲート電極層１８との間に設けられる。ブロック絶縁層１６は、電荷蓄積層１４とゲート電極層１８との間に設けられる。
ブロック絶縁層１６は、電荷蓄積層１４とゲート電極層１８との間に流れる電流を阻止する機能を有する。
ブロック絶縁層１６は、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層１６は、例えば、酸化シリコン又は酸化アルミニウムを含む。
ゲート電極層１８は、金属又は半導体である。ゲート電極層１８は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
例えば、図１に示すメモリセル１００を直列接続することで、ＮＡＮＤフラッシュメモリのＮＡＮＤストリングを形成することが可能となる。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
最初に、シリコン基板の上に、酸化シリコン膜を熱酸化法により形成する。シリコン基板が半導体層１０となる。酸化シリコン膜は、トンネル絶縁層１２となる。
次に、酸化シリコン膜の上に、１．５％以上３．０％以下の窒素を含む酸化ハフニウム膜を形成する。窒素を含む酸化ハフニウム膜は、例えば酸化ハフニウムターゲットと窒素ガスを用いた反応性スパッタ法により形成する。窒素の含有量を極めて少なく狭い範囲に制御するため、酸素ガス流量と窒素ガス流量の精密制御を行うとともに、超高真空を維持できる成膜装置を用いる。酸化ハフニウム膜は、電荷蓄積層１４となる。
次に、電荷蓄積層１４の上に、酸化シリコン膜を形成する。酸化シリコン膜の形成は、電荷蓄積層１４からの窒素抜けを防止するため、低温で形成できるスパッタ法を用いる。酸化シリコン膜は、ブロック絶縁層１６となる。
次に、導電性不純物が含まれた多結晶シリコン膜を形成する。多結晶シリコン膜の形成は、電荷蓄積層１４からの窒素抜けを防止するため、低温で形成できるスパッタ法を用いる。
次に、多結晶シリコン膜、酸化シリコン膜、酸化ハフニウム膜、酸化シリコン膜をパターニングし、ゲート電極構造を形成する。
次に、シリコン基板に不純物のイオン注入と活性化アニールを行い、ソース領域１０ａ及びドレイン領域１０ｂを形成する。電荷蓄積層１４からの窒素抜けを防止し、電荷蓄積層１４中の反強誘電体の割合を高くするため、活性化アニールの温度は８００℃以下とする。
酸化ハフニウム膜中の窒素濃度の精密制御と、酸化ハフニウム膜の形成後の低温熱処理により、反強誘電体の割合が高い電荷蓄積層１４が形成できる。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
メモリセルを微細化していくために、特に、３次元構造のメモリセルアレイでは、電荷蓄積層の薄膜化が望まれる。電荷蓄積層の薄膜化を実現するためには、電荷蓄積層の単位厚さあたりの電荷蓄積能力の向上、すなわち、電荷蓄積層の電荷蓄積密度の向上が必要となる。２次元構造のメモリセルアレイであっても、電荷蓄積層の電荷蓄積密度を向上させることで、例えば、メモリセルのトランジスタのゲート長を短くし、メモリセルを微細化することが可能となる。
第１の実施形態のメモリセル１００は、電荷蓄積層１４に反強誘電体の酸化ハフニウムを適用する。電荷蓄積層１４に反強誘電体の酸化ハフニウムを適用することで、電荷蓄積層１４の電荷蓄積密度が向上する。
図３は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。図３は、反強誘電体の酸化ハフニウムを電荷蓄積層に用いた場合のメモリウィンドウの測定結果である。
図３の横軸はゲート電極層への印加電圧、縦軸は半導体層の反転電圧である。縦軸はトランジスタの閾値電圧に相当する。電荷蓄積層に電子（電荷）が蓄積されている状態では、反転電圧は正電圧となる。また、電子（電荷）が消去されている状態では、反転電圧は負電圧となる。電荷蓄積状態の反転電圧と、電荷消去状態の反転電圧の差分がメモリウィンドウである。
図３には、電荷蓄積層が反強誘電体の酸化ハフニウムである場合と、窒化シリコンである場合を示す。いずれの膜厚も５ｎｍである。
図３から明らかなように、反強誘電体の酸化ハフニウムの場合のメモリウィンドウは、窒化シリコンの場合のメモリウィンドウに比べ、大幅に広くなる。反強誘電体の酸化ハフニウムの電荷蓄積密度が、窒化シリコンの電荷蓄積密度よりも大幅に大きくなることが分かる。例えば、常誘電体や強誘電体の酸化ハフニウムのメモリウィンドウは、窒化シリコンと同等かそれ以下となる。
図４及び図５は、第１の実施形態の半導体記憶装置の作用及び効果の説明図である。
図４は、第１の実施形態のメモリセル１００の電荷蓄積状態の説明図である。図４は、メモリセル１００の電荷蓄積層１４の近傍の拡大模式断面図である。
電荷蓄積層１４の中には、反強誘電体の酸化ハフニウム結晶１４ａが含まれる。電荷蓄積状態では、酸化ハフニウム結晶１４ａの中の電気双極子が交互に逆を向いて整列する。酸化ハフニウム結晶１４ａの界面では、電気双極子の正電荷側に電子がトラップされる。トラップされた電子により、メモリセル１００のトランジスタの閾値電圧シフトが生じる。電気双極子の正電荷側にトラップされる電子密度が高いことから、反強誘電体の酸化ハフニウムの電荷蓄積密度が大きくなると考えられる。
図５は、第１の実施形態の比較例のメモリセルの電荷蓄積状態の説明図である。比較例のメモリセルは、電荷蓄積層１４の中に、強誘電体の酸化ハフニウム結晶１４ｘが含まれる。電荷蓄積状態では、酸化ハフニウム結晶１４ｘの中の電気双極子は、半導体層１０側が正電荷、ゲート電極層１８側が負電荷となるように整列する。
酸化ハフニウム結晶１４ｘの界面では、電気双極子の正電荷側に電子がトラップされる。しかしながら、一方向に整列した電気双極子によって形成されるマクロな分極電荷によって、トラップされた電荷が相殺される。よって、トラップされた電荷によるトランジスタの閾値電圧シフトが、反強誘電体の酸化ハフニウムの場合と比べて小さくなる。
反強誘電体の酸化ハフニウムでは、酸化ハフニウム結晶１４ａの中の電気双極子が交互に逆を向いて整列するため、マクロな分極電荷は生じない。したがって、トラップ電荷がマクロな分極電荷によって相殺されることはない。
第１の実施形態のメモリセル１００によれば、電荷蓄積層１４が反強誘電体の酸化ハフニウムを含むことにより、電荷蓄積層１４の電荷蓄積密度の向上が可能となる。
電荷蓄積層１４の中の反強誘電体の酸化ハフニウムの割合を高くする観点から、電荷蓄積層１４に含まれるハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）の総和に対する窒素（Ｎ）の原子比は、１．５％以上３．０％以下であることが好ましい。
電荷蓄積層１４の電荷蓄積密度を向上させる観点からは、電荷蓄積層１４の中の反強誘電体の酸化ハフニウムの割合を高くすることが好ましい。一方、反強誘電体の結晶同士の界面にトラップされた電子は、デトラップに要するエネルギーが大きくなるおそれがある。したがって、電荷蓄積層１４の中の反強誘電体の酸化ハフニウムの割合が高くなりすぎると、メモリセル１００の消去特性が劣化するおそれがある。
メモリセル１００の消去特性を向上させる観点から、電荷蓄積層１４は、常誘電体を含むことが好ましい。例えば、電荷蓄積層１４は、空間群Ｐ２１ｃ（空間群番号１４番）の酸化ハフニウム結晶を含むことが好ましい。
メモリセル１００の消去特性を向上させる観点から、電荷蓄積層１４は、アモルファス領域１４ｃを含むことが好ましい。
以上、第１の実施形態によれば、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の絶縁層と中間層との間に設けられた第１の窒化シリコン層と、中間層と第２の絶縁層との間に設けられた第２の窒化シリコン層とを、更に備える点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図６は、第２の実施形態の半導体記憶装置の模式断面図である。第２の実施形態の半導体記憶装置は、電荷蓄積層に電荷をトラップするチャージトラップ型のメモリセル２００である。
第２の実施形態のメモリセル２００は、半導体層１０、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６、ゲート電極層１８、第１の窒化シリコン層２２、及び、第２の窒化シリコン層２４を備える。トンネル絶縁層１２は、第１の絶縁層の一例である。電荷蓄積層１４は、中間層の一例である。ブロック絶縁層１６は、第２の絶縁層の一例である。半導体層１０は、ソース領域１０ａ、ドレイン領域１０ｂ、チャネル領域１０ｃを有する。
第１の窒化シリコン層２２は、トンネル絶縁層１２と電荷蓄積層１４との間に設けられる。第１の窒化シリコン層２２は、電荷蓄積層１４の形成時、及び、形成後に電荷蓄積層１４から窒素が抜けることを抑制する機能を有する。
第１の窒化シリコン層２２の厚さは、例えば、電荷蓄積層１４の厚さよりも薄い。第１の窒化シリコン層２２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
第２の窒化シリコン層２４は、電荷蓄積層１４とブロック絶縁層１６との間に設けられる。第２の窒化シリコン層２４は、電荷蓄積層１４の形成後に電荷蓄積層１４から窒素が抜けることを抑制する機能を有する。
第２の窒化シリコン層２４の厚さは、例えば、電荷蓄積層１４の厚さよりも薄い。第２の窒化シリコン層２４の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
第２の実施形態のメモリセル２００は、第１の窒化シリコン層２２及び第２の窒化シリコン層２４を備えることで、電荷蓄積層１４の中の窒素の含有量の制御が容易になる。したがって、電荷蓄積層の電荷蓄積密度の向上を可能とするメモリセル２００の製造が容易となる。
以上、第２の実施形態によれば、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置が実現できる。また、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置の製造が容易となる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、互いに離間して第１の方向に繰り返し配置された複数のゲート電極層と、第１の方向に延びる半導体層と、半導体層と複数のゲート電極層の内の少なくとも一つのゲート電極層との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、を備える。第３の実施形態の半導体記憶装置は、第１の実施形態のメモリセルと同様の構造を、３次元ＮＡＮＤフラッシュメモリに適用する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置のメモリセルは、いわゆる、チャージトラップ型のメモリセルである。
図７は、第３の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ３００は、図７に示すように複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。ワード線ＷＬは、ゲート電極層の一例である。
複数のワード線ＷＬが、互いに離間してｚ方向に配置される。複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
以下、ｘ方向を第２の方向、ｙ方向を第３の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は、例えば、互いに垂直である。
図７に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセル、及び、ドレイン選択トランジスタＳＤＴを備える。１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルが選択可能となる。ワード線ＷＬは、メモリセルを構成するメモリセルトランジスタＭＴのゲート電極である。
図８（ａ）、図８（ｂ）は、第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図８（ａ）、図８（ｂ）は、図７のメモリセルアレイ３００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図８（ａ）は、メモリセルアレイ３００のｙｚ断面図である。図８（ａ）は、図８（ｂ）のＢＢ’断面である。図８（ｂ）は、メモリセルアレイ３００のｘｙ断面図である。図８（ｂ）は、図８（ａ）のＡＡ’断面である。図８（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
メモリセルアレイ３００は、図８（ａ）、図８（ｂ）に示すように、複数のワード線ＷＬ、半導体層５０、複数の層間絶縁層５２、トンネル絶縁層５４、電荷蓄積層５６、ブロック絶縁層５８、コア絶縁領域６０を備える。
複数のワード線ＷＬと複数の層間絶縁層５２が積層体７０を構成する。
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層５４は、第１の絶縁層の一例である。電荷蓄積層５６は、中間層の一例である。ブロック絶縁層５８は、第２の絶縁層の一例である。
メモリセルアレイ３００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線ＷＬと層間絶縁層５２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。ワード線ＷＬは、互いに離間してｚ方向に繰り返し配置される。複数のワード線ＷＬと複数の層間絶縁層５２が積層体７０を構成する。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
層間絶縁層５２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層５２は、ワード線ＷＬとワード線ＷＬを電気的に分離する。
層間絶縁層５２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層５２は、例えば、酸化シリコンである。層間絶縁層５２のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層５０は、積層体７０の中に設けられる。半導体層５０は、ｚ方向に延びる。半導体層５０は、半導体基板の表面に垂直な方向に延びる。
半導体層５０は、積層体７０を貫通して設けられる。半導体層５０は、複数のワード線ＷＬに囲まれる。半導体層５０は、例えば、円筒状である。半導体層５０は、メモリセルトランジスタＭＴのチャネルとして機能する。
半導体層５０は、例えば、多結晶の半導体である。半導体層５０は、例えば、多結晶シリコンである。
トンネル絶縁層５４は、半導体層５０とワード線ＷＬとの間に設けられる。トンネル絶縁層５４は、半導体層５０と複数のワード線ＷＬの内の少なくとも一つとの間に設けられる。トンネル絶縁層５４は、半導体層５０と電荷蓄積層５６との間に設けられる。
トンネル絶縁層５４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁層５４は、例えば、酸化物、酸窒化物、又は、窒化物である。トンネル絶縁層１２は、例えば、酸化シリコン、酸窒化シリコン、又は、窒化シリコンを含む。トンネル絶縁層１２の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
電荷蓄積層５６は、トンネル絶縁層５４とブロック絶縁層５８との間に設けられる。
電荷蓄積層５６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層５６に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層５６は、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含む。電荷蓄積層１４は、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む。
第１の結晶は、酸化ハフニウムである。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。電荷蓄積層１４は、反強誘電体層である。
電荷蓄積層５６は、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、電荷蓄積層５６に含まれる成分の中で、酸化ハフニウムの占める割合が最も高いことを意味する。電荷蓄積層５６は、反強誘電体の酸化ハフニウム層である。
電荷蓄積層５６に含まれる元素の中で、ハフニウム（Ｈｆ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層５６に含まれるハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）の総和に対する窒素（Ｎ）の原子比（Ｎ／（Ｈｆ＋Ｏ＋Ｎ））は、１．５％以上３．０％以下である。
電荷蓄積層５６の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
電荷蓄積層５６として例えば１．５％以上３．０％以下の窒素を含む酸化ハフニウム膜を形成する場合、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。例えば、Ｔｅｔｒａｋｉｓ （ｄｉｍｅｔｈｙｌａｍｉｄｏ） ｈａｆｎｉｕｍ （ＩＶ）などのハフニウムのプリカーサを用い酸化ガスとしてＨ２Ｏなどを用いてＨｆＯ２を例えば１４層形成し、例えばｈａｆｎｉｕｍ （ＩＶ） Ｃｈｌｏｒｉｄｅなどのハフニウムのプリカーサを用い窒化ガスとしてＮＨ３などを用いてＨｆＮを例えば１層形成し、再度、例えばＴｅｔｒａｋｉｓ （ｄｉｍｅｔｈｙｌａｍｉｄｏ） ｈａｆｎｉｕｍ （ＩＶ）などのハフニウムのプリカーサを用い酸化ガスとしてＨ２Ｏなどを用いてＨｆＯ２を例えば１４層形成するような手法を用いることが可能である。各形成段階のうちのいずれか一つまたは複数の段階において、堆積後にアニールを行っても良い。ＨｆＯ２層とＨｆＮ層が混じることによって１．５％以上３．０％以下の窒素を含む酸化ハフニウム膜が生成される。窒素以外の添加物を用いる場合でも、同様にＨｆＯ２積層数と添加物の積層数の層数比の制御により組成制御してもよい。
ブロック絶縁層５８は、トンネル絶縁層５４とワード線ＷＬとの間に設けられる。ブロック絶縁層５８は、電荷蓄積層５６とワード線ＷＬとの間に設けられる。ブロック絶縁層５８は、電荷蓄積層５６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
ブロック絶縁層５８、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁層５８、例えば、酸化シリコン又は酸化アルミニウムを含む。
コア絶縁領域６０は、積層体７０の中に設けられる。コア絶縁領域６０は、ｚ方向に延びる。コア絶縁領域６０は、積層体７０を貫通して設けられる。コア絶縁領域６０は、半導体層５０に囲まれる。コア絶縁領域６０は、複数のワード線ＷＬに囲まれる。コア絶縁領域６０は、柱状である。コア絶縁領域６０は、例えば、円柱状である。
コア絶縁領域６０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁領域６０は、例えば、酸化シリコンである。
第３の実施形態の３次元ＮＡＮＤフラッシュメモリの電荷蓄積層５６は、反強誘電体の酸化ハフニウムを含む。このため、電荷蓄積層５６の電荷蓄積密度が向上する。したがって、電荷蓄積層５６の薄膜化が可能となり、メモリ穴径の縮小が可能となる。よって、メモリセルの微細化が可能となり、更にメモリ容量を増加させることが可能となる。
以上、第３の実施形態によれば、第１の実施形態同様、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置が実現できる。そして、メモリセルの微細化が可能となり、更にメモリ容量を増加させることが可能となる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）と、酸素（Ｏ）と、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、イットリウム（Ｙ）、ランタノイド、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む中間層と、を備える。第４の実施形態の半導体記憶装置は、中間層の材料が異なる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第４の実施形態の半導体記憶装置の模式断面図である。第４の実施形態の半導体記憶装置は、電荷蓄積層に電荷をトラップするチャージトラップ型のメモリセル４００である。
第４の実施形態のメモリセル４００は、半導体層１０、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６、ゲート電極層１８を備える。トンネル絶縁層１２は、第１の絶縁層の一例である。電荷蓄積層１４は、中間層の一例である。ブロック絶縁層１６は、第２の絶縁層の一例である。半導体層１０は、ソース領域１０ａ、ドレイン領域１０ｂ、チャネル領域１０ｃを有する。
電荷蓄積層１４は、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）と、酸素（Ｏ）と、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、イットリウム（Ｙ）、ランタノイド、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの不純物元素を含む。
第１の結晶は、酸化ハフニウムである。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。空間群Ｐｂｃａ（空間群番号６１番）の酸化ハフニウムは反強誘電体である。電荷蓄積層１４は、反強誘電体層である。
電荷蓄積層１４は、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、電荷蓄積層１４に含まれる成分の中で、酸化ハフニウムの占める割合が最も高いことを意味する。電荷蓄積層１４は、反強誘電体の酸化ハフニウム層である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれる不純物元素がバリウム（Ｂａ）を含まない場合、電荷蓄積層１４に含まれるハフニウム（Ｈｆ）と不純物元素の総和に対する不純物元素の原子比は、６％以上１５％以下である。上記範囲を充足することにより、電荷蓄積層１４の中に反強誘電体の酸化ハフニウムが形成される。
電荷蓄積層１４に含まれる不純物元素がバリウム（Ｂａ）である場合、電荷蓄積層１４に含まれるハフニウム（Ｈｆ）とバリウム（Ｂａ）の総和に対するバリウム（Ｂａ）の原子比は、３％以上１０％以下である。上記範囲を充足することにより、電荷蓄積層１４の中に反強誘電体の酸化ハフニウムが形成される。
電荷蓄積層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第４の実施形態のメモリセル４００によれば、電荷蓄積層１４が反強誘電体の酸化ハフニウムを含むことにより、電荷蓄積層１４の電荷蓄積密度の向上が可能となる。
以上、第４の実施形態によれば、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置が実現できる。
（第５の実施形態）
第５の実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた第１の絶縁層と、第１の絶縁層とゲート電極との間に設けられた第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ジルコニウム（Ｚｒ）を含む中間層と、を備える。第５の実施形態の半導体記憶装置は、中間層の材料が異なる点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第５の実施形態の半導体記憶装置の模式断面図である。第５の実施形態の半導体記憶装置は、電荷蓄積層に電荷をトラップするチャージトラップ型のメモリセル５００である。
第５の実施形態のメモリセル５００は、半導体層１０、トンネル絶縁層１２、電荷蓄積層１４、ブロック絶縁層１６、ゲート電極層１８を備える。トンネル絶縁層１２は、第１の絶縁層の一例である。電荷蓄積層１４は、中間層の一例である。ブロック絶縁層１６は、第２の絶縁層の一例である。半導体層１０は、ソース領域１０ａ、ドレイン領域１０ｂ、チャネル領域１０ｃを有する。
電荷蓄積層１４は、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ジルコニウム（Ｚｒ）を含む。
また、電荷蓄積層１４は、例えば、ハフニウム（Ｈｆ）を含み、電荷蓄積層１４に含まれるハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）の総和に対するジルコニウム（Ｚｒ）の原子比は、７０％以上である。
第１の結晶は、酸化ジルコニウムである。空間群Ｐｂｃａ（空間群番号６１番）の酸化ジルコニウムは反強誘電体である。空間群Ｐｂｃａ（空間群番号６１番）の酸化ジルコニウムは反強誘電体である。電荷蓄積層１４は、反強誘電体層である。
電荷蓄積層１４は、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、電荷蓄積層１４に含まれる成分の中で、酸化ジルコニウムの占める割合が最も高いことを意味する。電荷蓄積層１４は、反強誘電体の酸化ジルコニウム層である。
電荷蓄積層１４に含まれる元素の中で、ジルコニウム（Ｚｒ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４に含まれる元素の中で、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及び酸素（Ｏ）の占める原子割合は、例えば、９０％以上である。
電荷蓄積層１４にハフニウム（Ｈｆ）を含む場合、電荷蓄積層１４に含まれるハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）の総和に対するジルコニウム（Ｚｒ）の原子比は、７０％以上である。上記範囲を充足することにより、電荷蓄積層１４の中に反強誘電体の酸化ジルコニウムが形成される。
電荷蓄積層１４の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第５の実施形態のメモリセル５００によれば、電荷蓄積層１４が反強誘電体の酸化ジルコニウムを含むことにより、電荷蓄積層１４の電荷蓄積密度の向上が可能となる。
以上、第５の実施形態によれば、電荷蓄積層の電荷蓄積密度の向上を可能とする半導体記憶装置が実現できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ トンネル絶縁層（第１の絶縁層）
１４ 電荷蓄積層（中間層）
１４ａ 第１の結晶
１４ｂ 第２の結晶
１４ｃ アモルファス領域
１６ ブロック絶縁層（第２の絶縁層）
１８ ゲート電極層
２２ 第１の窒化シリコン層
２４ 第２の窒化シリコン層
５０ 半導体層
５４ トンネル絶縁層（第１の絶縁層）
５６ 電荷蓄積層（中間層）
５８ ブロック絶縁層（第２の絶縁層）
ＷＬ ワード線（ゲート電極層）
１００ メモリセル（半導体記憶装置）
２００ メモリセル（半導体記憶装置）
３００ メモリセルアレイ（半導体記憶装置）
４００ メモリセル（半導体記憶装置）
５００ メモリセル（半導体記憶装置）

Claims (20)

  1. 半導体層と、
    ゲート電極層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、
    を備える半導体記憶装置。
  2. 前記中間層に含まれるハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）の総和に対する窒素（Ｎ）の原子比は、１．５％以上３．０％以下である請求項１記載の半導体記憶装置。
  3. 前記中間層は、空間群Ｐ２１ｃ（空間群番号１４番）の第２の結晶を含む請求項１又は請求項２記載の半導体記憶装置。
  4. 前記中間層は、アモルファス領域を含む請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記中間層の厚さは２ｎｍ以上１０ｎｍ以下である請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  6. 前記第１の結晶は酸化ハフニウムである請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第１の絶縁層と前記中間層との間に設けられた第１の窒化シリコン層と、前記中間層と前記第２の絶縁層との間に設けられた第２の窒化シリコン層とを、更に備える請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 前記第１の窒化シリコン層の厚さは前記中間層より薄く、前記第２の窒化シリコン層の厚さは前記中間層よりも薄い請求項７記載の半導体記憶装置。
  9. 互いに離間して第１の方向に繰り返し配置された複数のゲート電極層と、
    前記第１の方向に延びる半導体層と、
    前記半導体層と前記複数のゲート電極層の内の少なくとも一つのゲート電極層との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む中間層と、
    を備える半導体記憶装置。
  10. 前記中間層に含まれるハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）の総和に対する窒素（Ｎ）の原子比は、１．５％以上３．０％以下である請求項９記載の半導体記憶装置。
  11. 前記中間層は、空間群Ｐ２１ｃ（空間群番号１４番）の第２の結晶を含む請求項９又は請求項１０記載の半導体記憶装置。
  12. 前記中間層は、アモルファス領域を含む請求項９ないし請求項１１いずれか一項記載の半導体記憶装置。
  13. 前記中間層の厚さは２ｎｍ以上１０ｎｍ以下である請求項９ないし請求項１２いずれか一項記載の半導体記憶装置。
  14. 前記第１の結晶は酸化ハフニウムである請求項９ないし請求項１３いずれか一項記載の半導体記憶装置。
  15. 前記第１の絶縁層と前記中間層との間に設けられた第１の窒化シリコン層と、前記中間層と前記第２の絶縁層との間に設けられた第２の窒化シリコン層とを、更に備える請求項９ないし請求項１４いずれか一項記載の半導体記憶装置。
  16. 半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ハフニウム（Ｈｆ）と、酸素（Ｏ）と、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、イットリウム（Ｙ）、ランタノイド、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む中間層と、
    を備える半導体記憶装置。
  17. 前記少なくとも一つの元素がバリウム（Ｂａ）を含まない場合、前記中間層に含まれるハフニウム（Ｈｆ）と前記少なくとも一つの元素の総和に対する前記少なくとも一つの元素の原子比は、６％以上１５％以下である請求項１６記載の半導体記憶装置。
  18. 前記少なくとも一つの元素がバリウム（Ｂａ）である場合、前記中間層に含まれるハフニウム（Ｈｆ）とバリウム（Ｂａ）の総和に対するバリウム（Ｂａ）の原子比は、３％以上１０％以下である請求項１６記載の半導体記憶装置。
  19. 半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられた第１の絶縁層と、
    前記第１の絶縁層と前記ゲート電極との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、空間群Ｐｂｃａ（空間群番号６１番）又は空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）又は空間群Ｒ−３ｍ（空間群番号１６６番）の第１の結晶を含み、ジルコニウム（Ｚｒ）を含む中間層と、
    を備える半導体記憶装置。
  20. 前記中間層はハフニウム（Ｈｆ）を含み、前記中間層に含まれるハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）の総和に対するジルコニウム（Ｚｒ）の原子比は、７０％以上である請求項１９記載の半導体記憶装置。
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