JP6096902B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、および、強誘電体膜に関する。
従来のシリコン（Ｓｉ）系材料をフロントエンドプロセスに用いる不揮発性半導体メモリの微細化限界が顕在化したことにより、例えば、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ），ＰＣＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ），ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）など、新規材料を用いる様々な不揮発性半導体メモリの検討が開始された。
その中で、例えば、強誘電体を用いるＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、鉛など取り扱い困難な材料を含むことや、サイズ効果により薄膜化が困難なことなど、様々な要因により一部のＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）カードなど小規模メモリを搭載する低消費電力用途を除き、実用化されることは無かった。特に、鉛、ビスマス、バリウムなどの、半導体プロセスとの親和性に乏しい材料からなる強誘電体を用いる必要があったため、プロセスが複雑になる一方で微細化にも限界があった。また、製造コストの低減が困難であることからも、適用範囲が限られてきた。
そのような状況の中、鉛などの取り扱い困難な材料を含まず、サイズ効果のような薄膜化の障害も無く、低消費電力動作が可能で、かつ、記録を長時間保持することが可能な強誘電性を示す酸化ハフニウム膜が発見された。この発見により、ＦｅＲＡＭを再び大容量不揮発性半導体メモリとして用いる可能性が出てきた。
特開２００７−４３１６６号公報
本発明が解決しようとする課題は、製造コストを低減可能な半導体装置、半導体装置の製造方法、および、強誘電体膜を提供することにある。
実施形態の半導体装置は、絶縁層とゲート電極とが交互に積層される積層体と、少なくとも一つの前記ゲート電極に対向して設けられる半導体層と、前記半導体層と前記少なくとも一つのゲート電極との間に設けられ、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上であり空間群Ｐｂｃ２ １ （空間群番号２９番）の結晶構造を有する酸化ハフニウムが主成分である強誘電体層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の作用の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の変形例の半導体装置の模式断面図。 実施例１のＣＶ測定の一例を示す図。 実施例１の結果を示す図。 実施例２のＣＶ測定の一例を示す図。 実施例３のＩＶ測定の一例を示す図。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。本明細書中、「反強誘電体」とは、少なくとも２個以上の複数の副格子を持つ結晶において、上記副格子が各々異なる向きの分極を備え、全ての副格子の分極を合計すると互いに打ち消し合うため、全体としては自発的な分極（自発分極）がない物質を意味する。また、本明細書中、「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
本明細書中、層中の酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないということは、例えば一般的な省略記法として普遍的に見かけ、実施形態でも用いるようなＨｆＳｉＯをもって通常の成膜手法を持って生成する化学量論比であるところの（ＨｆＯ２）ｘ（ＳｉＯ２）１−ｘを意味するような膜とは異なり、４価の陽イオンであるＨｆイオン１個に対して２価の酸素イオンが２個未満となるよう組成制御した膜を意味している。
以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の半導体装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である酸化ハフニウムの強誘電体膜と、を備える。
また、本実施形態の強誘電体膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である酸化ハフニウムである。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、不揮発性半導体記憶装置である。本実施形態の半導体装置は、強誘電体を誘電体膜とするキャパシタと、メモリセル選択用のトランジスタとを組み合わせた１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、単結晶シリコン（Ｓｉ）である。単結晶シリコン（Ｓｉ）以外にも、単結晶ゲルマニウム（Ｇｅ）、単結晶シリコンジャーマナイド（ＳｉＧｅ）、単結晶インジウムリン（ＩｎＰ）、単結晶ガリウムヒ素（ＧａＡｓ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）基板等を用いることも可能である。半導体デバイスを用いた周辺回路の形成に適した基板であることが望ましい。
ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
また、本実施形態の半導体装置は、下部キャパシタ電極（第１の導電層）２０と、上部キャパシタ電極（第２の導電層）２２とを備える。そして、下部キャパシタ電極２０と、上部キャパシタ電極２２との間に、酸化ハフニウムの強誘電体膜３０が形成されている。
下部キャパシタ電極２０、上部キャパシタ電極２２、および、強誘電体膜３０により、メモリデータを記憶するキャパシタが構成される。本実施形態のキャパシタは、いわゆるＭＦＭ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｍｅｔａｌ）型の構造である。上部キャパシタ電極２２は、ドレイン不純物層１８上に設けられ、電気的に接続される。
下部キャパシタ電極２０および上部キャパシタ電極２２は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ（窒化チタン）の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
下部キャパシタ電極２０および上部キャパシタ電極２２の材料は、ＴｉＮ以外にも、高ドープｐｏｌｙ−Ｓｉ、ＴａＮ、ＷＮ、ＨｆＮ、ＺｒＮ、ＴａＡｌＮ、ＷＡｌＮ、ＨｆＡｌＮ、ＺｒＡｌＮ、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｔなど、酸化ハフニウム膜３０との反応性が小さく、５５０℃以上９００℃以下の処理に対する耐性が高い材料であることが好ましい。
また、下部キャパシタ電極（第１の導電層）２０または上部キャパシタ電極（第２の導電層）２２が、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドコートのカンチレバーを４μＮの圧力で接触させても損傷を受けない硬度を有することが望ましい。４μＮよりも硬度が大きい場合、下地の半導体Ｓｉ基板１０または酸化ハフニウムの強誘電体膜３０ごと下部キャパシタ電極２０または上部キャパシタ電極２２が剥がれた。これは下部キャパシタ電極２０または上部キャパシタ電極２２が１５ＧＰａ以上のビッカース硬度を持つと考えられる。上記硬度よりも硬度が小さい場合、強誘電体膜３０の製造が困難となる。
ここで、損傷の有無は、ＡＦＭ観察またはＳＥＭ（Ｓｃａｎｎｉｎｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）観察または光学的観察などに基づき判断する。また、カンチレバーは、ＮＡＮＯＷＯＲＬＤ社（ナノワールド社）製、型番Ｔｙｐｅ：ＣＤＴ−ＮＣＨＲ（カンチレバー厚さ３．５−４．５μｍ、幅２５−３５μｍ、長さ１２０−１３０μｍ、ばね定数４２−１４２Ｎ／ｍ、共鳴周波数２８０−５１０ｋＨｚ、先端曲率半径１００−２００ｎｍ）が基準となる。
また、下部キャパシタ電極（第１の導電層）２０または上部キャパシタ電極（第２の導電層）２２の層中の酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないことが望ましい。すなわち、層中に含まれる酸素量が少ない材料であることが望ましい。酸化ハフニウム膜３０は、キャパシタ構造の製造時に、酸素が過剰に存在すると強誘電性が発現しないおそれがある。酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ない材料が近傍にあることで、酸化ハフニウム膜３０中の過剰な酸素が吸収される。
本実施形態の酸化ハフニウムの強誘電体膜３０は、膜中のハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である。本実施形態の酸化ハフニウムは、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムである。
酸化ハフニウムには、製造中に不可避的にジルコニウム（Ｚｒ）が不純物として混入しやすい。本実施形態の酸化ハフニウムの強誘電体膜３０は、酸化ハフニウム中のハフニウム（Ｈｆ）、酸素（Ｏ）およびジルコニウム（Ｚｒ）の総和が９９原子％以上である。
なお、酸化ハフニウム中のハフニウム（Ｈｆ）、酸素（Ｏ）およびジルコニウム（Ｚｒ）の量は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）やＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）やＴＥＭ−ＥＤＸ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ−Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）やＨＡＡＤＦ−ＳＴＥＭ（Ｈｉｇｈ Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ−Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ − Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）などにより測定可能である。
本実施形態の強誘電体膜３０は、空間群Ｐｂｃ２１（空間群番号２９番）の結晶構造を有する酸化ハフニウムが主成分である。副成分として、空間群Ｐｂｃａ（空間群番号６１番）の結晶構造、空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）の結晶構造、空間群Ｆｍ３ｍの結晶構造、または、空間群Ｐ２１／ｃの結晶構造を有する酸化ハフニウムが含有されていてもかまわない。強誘電体膜３０の結晶構造は、例えば、放射光を用いたＸ線回折法や放射光を用いた遠赤外顕微分光法で判定することが可能である。
強誘電体膜３０の膜厚は、１ｎｍ以上１６ｎｍ以下であることが望ましく、１ｎｍ以上１０ｎｍ以下であることがより望ましい。上記範囲を下回るとリーク電流が増大するおそれがある。また、上記範囲を上回ると強誘電性を有する膜を製造することが困難となる。
また、本実施形態の半導体装置は、ビット線２４とプレート線２６とを備える。ビット線２４は、コンタクトプラグ２８を介してソース不純物層１６に電気的に接続される。プレート線２６は、コンタクトプラグ３２を介して上部キャパシタ電極２２に接続される。ビット線２４、プレート線２６、コンタクトプラグ２８、コンタクトプラグ３２は、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜３４が設けられる。層間絶縁膜３４は、例えば、酸化シリコン膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、ビット線２４とプレート線２６との間に電圧を印加することで、強誘電体膜３０の分極方向を変化させる。読み出し時には、パルス電圧を印加し、分極反転による電流が流れたか否かでデータの“１”、“０”を判定する。
以下、本実施形態の半導体装置および強誘電体膜の製造方法について、図１を参照しつつ説明する。
本実施形態の半導体装置の製造方法は、第１の導電層を準備し、第１の導電層上に、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上であり、反強誘電性またはフェリ誘電性を有する酸化ハフニウム膜を形成し、酸化ハフニウム膜上に第２の導電層を形成し、５５０℃以上９００℃以下の第１の熱処理を行う。
まず、半導体基板１０を準備する。半導体基板１０は、例えば、（１００）面を有する単結晶シリコン（Ｓｉ）である。
次に、半導体基板１０上に、公知の製造方法を用いて、ゲート絶縁膜１２およびゲート電極１４を形成する。ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。
ゲート電極１４の両側の半導体基板１０表面に、公知の製造方法を用いて、ソース不純物層１６とドレイン不純物層１８とを形成する。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）をイオン注入することにより形成する。
次に、下部キャパシタ電極（第１の導電層）２０をドレイン不純物層１８上に形成する。下部キャパシタ電極２０として、例えば、ＴｉＮ（窒化チタン）を堆積する。
下部キャパシタ電極２０の堆積方法は、例えば、スパッタ法である。ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着法等、その他の方法でもかまわない。
下部キャパシタ電極２０は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを４μＮの圧力で接触させても損傷を受けない強度を有することが、強誘電性の強い膜を製造する観点から望ましい。
また、下部キャパシタ電極２０は、酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないことが、下部キャパシタ電極２０が過剰な酸素を吸収し、強誘電性の強い膜を製造する観点から望ましい。
次に、下部キャパシタ電極２０上に、反強誘電性またはフェリ誘電性を有する酸化ハフニウム膜３０を形成する。酸化ハフニウム膜３０は、例えば、スパッタ法により形成する。
下部キャパシタ電極２０上に形成する酸化ハフニウム膜３０は、反強誘電性またはフェリ誘電性を備える観点から、空間群Ｐｂｃａ（空間群番号６１番）または空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）の結晶構造を備えることが望ましい。
また、反強誘電性またはフェリ誘電性を備える膜は、空間群Ｐｂｃａ、空間群Ｐ４２／ｎｍｃに限られず、その他の構造であることも可能である。
例えば、強誘電性を示すＰｂｃ２１では、強誘電分極に寄与する酸素原子Ｏ１と、強誘電分極に寄与しない酸素原子Ｏ２の２種類が存在する。Ｐｂｃ２１においてＯ１原子とＯ２原子はＨｆＯ２結晶中でそれぞれ層状に配列し、・・・Ｈｆ原子層／Ｏ１原子層／Ｈｆ原子層／Ｏ２原子層／Ｈｆ原子層／Ｏ１原子層・・・といった状態に強誘電分極に寄与するＯ１原子層と、強誘電分極に寄与しないＯ２原子層が交互に配列している。
Ｐｂｃａにおいては・・・Ｈｆ原子層／Ｏ１原子層／Ｈｆ原子層／Ｏ２原子層／Ｈｆ原子層／Ｏ３原子層／Ｈｆ原子層／Ｏ２原子層／Ｈｆ原子層／Ｏ１原子層・・・といった状況に配列しており、Ｐｂｃ２１の二倍周期の結晶構造となっている。ここでＯ３原子層はＯ１原子層同様に分極に寄与する酸素原子であるが、Ｏ１とは逆向きに変位することでＯ１原子による分極を打消し、分極が交互に逆向きとなっている反強誘電状態になっている。
Ｐ４２／ｎｍｃにおいては、ａ軸方向においては・・・／Ｈｆ原子列／Ｏ１原子列／Ｈｆ原子列／Ｏ３原子列／Ｈｆ原子列／Ｏ１原子列・・・といった順番に並び、ｂ軸方向にも同様に・・・／Ｈｆ原子列／Ｏ１原子列／Ｈｆ原子列／Ｏ３原子列／Ｈｆ原子列／Ｏ１原子列・・・といった順番にならぶことで、互いに分極が逆向きのＯ１原子列とＯ３原子列が交互に並ぶ反強誘電状態となっている。
そして、例えば・・・Ｈｆ原子層／Ｏ１原子層／Ｈｆ原子層（／Ｏ２原子層／Ｈｆ原子層）×ｎ層 ／Ｏ１原子層・・・（ただしｎは１以上の整数）といった弱い強誘電性結晶構造（以降ＷＳ構造とする）や、・・・Ｈｆ原子層／Ｏ１原子層（／Ｈｆ原子層／Ｏ２原子層）×ｎ層／Ｈｆ原子層／Ｏ３原子層（／Ｈｆ原子層／Ｏ２原子層）×ｍ層／Ｈｆ原子層／Ｏ１原子層・・・（ただしｎとｍは１以上の整数）といった反強誘電性結晶構造（以降ＡＳ構造とする）や、・・・（／Ｈｆ原子層／Ｏ１原子層／Ｈｆ原子層／Ｏ２原子層）×ｎ層 （／Ｈｆ原子層／Ｏ３原子層／Ｈｆ原子層／Ｏ２原子層）×ｍ層／Ｈｆ原子層／Ｏ１原子層・・・（ただしｎとｍは１以上の整数でｎ≠ｍ）といったフェリ誘電性結晶構造（以降ＦＳ構造とする）も考えられる。ＷＳ構造やＡＳ構造やＦＳ構造については放射光を用いたＸ線回折実験でも見出すことは難しいが、原理的には存在しうる構造である。
したがって、下部キャパシタ電極２０上に形成する酸化ハフニウム膜３０は、反強誘電性またはフェリ誘電性を備える観点から、ＷＳ構造、ＡＳ構造、または、ＦＳ構造の酸化ハフニウムであってもかまわない。
また、下部キャパシタ電極２０上に形成する酸化ハフニウム膜３０が反強誘電性またはフェリ誘電性を備える観点から、酸化ハフニウム膜３０のＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）スペクトルは、Ｈｆの４ｆピークにおいて、Ｈｆの３価のピークが存在することが望ましい。上記Ｈｆ３価のピークは顕にピーク形状を呈している必要は無く、むしろＨｆ４価のピークの肩として存在するか、あるいはピーク肩の形状すら呈しておらず、ピーク分離によってＨｆ３価の存在が判別できる程度の存在量が望ましい。また、Ｈｆの０価、すなわちＨｆ金属によるピークは存在しないことが望ましい。また、Ｈｆの＋２価や＋１価のピークが存在しないことがより望ましい。
酸化ハフニウム膜３０の成膜をスパッタ法で行う場合、反強誘電性またはフェリ誘電性を備える観点から、基板温度は室温であることが望ましい。また、スパッタ条件としては、なるべく基板にダメージを与えないような成膜条件、すなわちスパッタガス圧を１Ｐａ以上で成膜したり、基板とターゲットをオフアクシス配置にしたりすることが望ましい。また、スパッタターゲットはＨｆ金属を用い、Ａｒ＋Ｏ２雰囲気中で化成スパッタする方法が望ましい。この場合、Ａｒ：Ｏ２のガス流量比は１０：１以下に抑えることが望ましい。
酸化ハフニウム膜３０の膜厚は、１ｎｍ以上１６ｎｍ以下であることが望ましく、１ｎｍ以上１０ｎｍ以下であることがより望ましい。上記範囲を下回るとリーク電流が増大するおそれがある。また、上記範囲を上回ると後の製造工程で、酸化ハフニウム膜３０を、強誘電性を有する膜に転換することが困難となる。
酸化ハフニウム膜３０の成膜方法は、ＣＶＤ法、ＡＬＤ法、ＥＢ蒸着法等、その他の方法でもかまわない。
なお、酸化ハフニウム膜３０の前に、Ｈｆ金属膜を成膜することが望ましい。Ｈｆ金属膜を成膜することにより、後の熱処理により、Ｈｆ金属膜と酸化ハフニウム膜３０とが反応し、酸化ハフニウム膜３０が反強誘電性またはフェリ誘電性を発現しやすくなる。Ｈｆ金属膜の膜厚は、数原子層程度であり、例えば、０．３ｎｍ以上１．０ｎｍ以下である。
Ｈｆ金属膜を、酸化ハフニウム膜３０の成膜後、酸化ハフニウム膜３０上に形成しても、同様の効果が期待できる。
次に、酸化ハフニウム膜３０上に、上部キャパシタ電極（第２の導電層）２２を形成する。上部キャパシタ電極２２として、例えば、ＴｉＮ（窒化チタン）を堆積する。
上部キャパシタ電極２２の堆積方法は、例えば、スパッタ法である。ＣＶＤ法、ＡＬＤ法、ＥＢ蒸着法等、その他の方法でもかまわない。
上部キャパシタ電極２２は、ＡＦＭのダイヤモンドのカンチレバーを４００μＮの圧力で接触させても損傷を受けない強度を有することが、強誘電性の強い膜を製造する観点から望ましい。
また、上部キャパシタ電極２２は、酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないことが、上部キャパシタ電極２２が過剰な酸素を吸収し、強誘電性の強い膜を製造する観点から望ましい。
上部キャパシタ電極２２の形成後、５５０℃以上９００℃以下の熱処理（第１の熱処理）を行う。この熱処理により、酸化ハフニウム膜３０の結晶化が促進される。
熱処理（第１の熱処理）は、非酸化性雰囲気であることが、酸化ハフニウム膜３０に過剰に酸素が供給されることを抑制する観点から望ましい。熱処理雰囲気は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気である。熱処理装置はターボ分子ポンプで十分に真空引きを行ったうえで露点−１４０℃以下の不活性ガスを使用しており、室温における酸素分圧は１Ｅ−４Ｐａ以下と見積もられる。
熱処理（第１の熱処理）の温度は、６００℃以上８００℃以下であることがより望ましい。上記範囲を下回っても、上回っても、最終的に強誘電性の高い膜が生成されないおそれがある。また、製造プロセス全体を低温化し、他の配線層等への熱的ダメージを低減する観点からは、７００℃以下であることがさらに望ましい。
熱処理（第１の熱処理）の時間は、１ミリ秒以上６０秒以下であることが望ましい。上記範囲を下回ると、酸化ハフニウム膜３０が十分に結晶化できないおそれがある。また、上記範囲を上回ると、上部キャパシタ電極（第２の導電層）２２が、外部の雰囲気からの不純物拡散を十分に抑制できないおそれがある。また、上記範囲を上回ると、下部キャパシタ電極（第１の導電層）２０や上部キャパシタ電極（第２の導電層）２２が、酸化ハフニウム膜３０と反応するおそれがある。
熱処理（第１の熱処理）は、例えば、窒素雰囲気中、７００℃で２０秒間行う。
次に、公知の製造方法により、下部キャパシタ電極（第１の導電層）２０、酸化ハフニウム膜３０、および、上部キャパシタ電極（第２の導電層）２２をパターニングする。その後、公知の製造方法により、層間絶縁膜３４、コンタクトプラグ２８、コンタクトプラグ３２、ビット線２４およびプレート線２６を形成する。
次に、酸化ハフニウム膜３０に強誘電性を発現させる処理を行う。この処理は、酸化ハフニウム膜３０に一定以上のエネルギーを与えて、反強誘電性またはフェリ誘電性の結晶構造から強誘電性の結晶構造へ転換させる結晶構造転換処理である。
結晶構造転換処理は、例えば、下部キャパシタ電極（第１の導電層）２０と上部キャパシタ電極（第２の導電層）２２を２つの端子として、酸化ハフニウム膜３０に絶対値が１．４Ｖ以上の電圧を印加する処理である。酸化ハフニウムの分極反転電圧が、１．４Ｖであるため、１．４Ｖ未満では、強誘電性の結晶構造への転換が生じない。半導体装置の破壊を防ぐ観点から、印加する電圧は５Ｖ以下であることが望ましい。
酸化ハフニウム膜３０に印加する望ましい電界の範囲は、１．４ＭＶ／ｃｍ以上５ＭＶ／ｃｍ以下である。
電圧の印加時間は、１ＭＨｚ以下の交流周波数において合計３０秒間以上９０秒間以下の時間であることが望ましい。また、印加回数は、１回以上３回以下であることが望ましい。
また、結晶構造転換処理は、例えば、酸化ハフニウム膜３０に赤外線を照射する処理である。赤外線は、下部キャパシタ電極２０上部キャパシタ電極２２が金属薄膜電極であっても、透過するため、酸化ハフニウム膜３０に効果的にエネルギーを与えることが可能である。用いる赤外線の波数は３３０ｃｍ−１以上５５０ｃｍ−１以下および２４０ｃｍ−１以上２７０ｃｍ−１以下が好ましく、さらに好ましくは３５０ｃｍ−１以上５００ｃｍ−１以下が好ましく、特に好ましくは３８０ｃｍ−１以上４３０ｃｍ−１以下である。上記範囲以外の赤外線を用いても特に害はないが、結晶構造を転換する効果に劣る問題点がある。また照射される赤外線の輝度は、１Ｅ９光子／秒・ミリラジアン・平方ミリメートル・０．１％バンド幅以上１Ｅ１１光子／秒・ミリラジアン・平方ミリメートル・０．１％バンド幅以下が好ましい。上記範囲以下では結晶構造を転換する効果に劣り、上記範囲以上では酸化ハフニウム膜３０以外に悪影響が生じる問題点がある。
また、結晶構造転換処理は、例えば、５５０℃以上７００℃以下の熱処理（第２の熱処理）である。熱処理（第２の熱処理）は、非酸化性雰囲気であることが、酸化ハフニウム膜３０に過剰に酸素が供給されることを抑制する観点から望ましい。熱処理雰囲気は、例えば、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気である。特にあらかじめターボ分子ポンプ等の高真空ポンプにより酸素を１Ｅ−２Ｐａ以下の分圧なるまで取り除くことが好ましい。さらに好ましくは１Ｅ−４Ｐａ以下の分圧が好ましい。上記より酸素分圧が高い場合、例えば上部キャパシタ電極２２を介して酸化ハフニウム膜３０に酸素が浸透し、空間群Ｐ２１／ｃなどの好ましくない結晶構造へ転換してしまうといった問題点がある。
以上の製造方法によって、図１に示す半導体装置が製造される。
以下、本実施形態の作用および効果について説明する。
本実施形態の酸化ハフニウムの強誘電体膜は、強誘電性を発現させるために、Ｓｉ、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｇｄなどの元素を積極的に導入することが不要である。例えば、Ａｌ、Ｙ、Ｓｒ、Ｇｄなどは、半導体装置製造のフロントエンドプロセスに導入すると、他プロセスへの悪影響がある。この悪影響を防止するための処置が多岐にわたり、製造コストが増大するという問題がある。また、例えば、Ｚｒの場合、強誘電性を発現させるために、ＨｆとＺｒを半々の比率に保つ必要があり、そのために製造コストが増大するという問題がある。また、例えば、Ｓｉの場合、特に１０ｎｍ以下の薄膜において強誘電性を得るために、添加量を４％程度の微小量に精密に制御する必要があり、そのために製造コストが増大するという問題がある。
さらに、Ｓｉ、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｇｄなどの元素を含む酸化ハフニウム膜に強誘電性を発現させるためには、本願と全く同じ条件で製造する場合、本願の酸化ハフニウム膜と比して高温の熱処理を行うことが望まれる。このため、半導体装置に形成された他の膜や、配線への熱的ダメージが懸念される。
本実施形態では、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムを強誘電体膜として用いる。したがって、製造コストが低減するとともに、９００℃以下での低温形成が可能となり、安定した特性の強誘電体膜およびその強誘電体膜を備えた半導体装置を実現することが可能となる。
本実施形態において、強誘電性の無添加の酸化ハフニウム膜は、反強誘電性またはフェリ誘電性を有する無添加の酸化ハフニウム膜を形成した後に、この膜を、強誘電性を有する酸化ハフニウム膜に転換することで製造される。
図２は、本実施形態の作用の説明図である。図２は、酸化ハフニウムの結晶構造と凝集エネルギーの関係を示す図である。Ｐｂｃ２１が強誘電性を示す結晶構造、Ｐｂｃａ、Ｐ４２／ｎｍｃが反強誘電性を示す結晶構造である。
ここで、酸化ハフニウムの分極反転において、変位酸素原子が感じるポテンシャルの鞍点における結晶構造はＦｍ３ｍである。図２に示すように、Ｆｍ３ｍの結晶構造における凝集エネルギーはＰｂｃ２１、Ｐｂｃａ、Ｐ４２／ｎｍｃ、Ｐ２１／ｃのいずれの結晶構造における凝集エネルギーよりも高い。
したがって、酸化ハフニウムに電圧印加等によりエネルギーを加えることで、Ｆｍ３ｍの構造になった後は、容易にＰｂｃ２１、Ｐｂｃａ、Ｐ４２／ｎｍｃ、Ｐ２１／ｃのいずれかの結晶構造に相転移しうる。なお、Ｆｍ３ｍ、Ｐｂｃ２１、Ｐｂｃａ、Ｐ４２／ｎｍｃ、Ｐ２１／ｃ間の相互転移はマルテンサイト転移である。
酸化ハフニウムに電圧等のエネルギーが加わっている状況においては、誘電分極が揃うＰｂｃ２１構造が最もエネルギーが低い。したがって初期状態で反強誘電性のＰｂｃａ、Ｐ４２／ｎｍｃまたはＡＳ構造であったり、フェリ誘電性のＦＳ構造であったり、弱い強誘電性のＷＳ結晶構造であった酸化ハフニウムの結晶構造は、電圧等のエネルギーが加わっている状態下で、強誘電性のＰｂｃ２１構造へと相転移すると考えられる。
反強誘電体またはフェリ強誘電体から、変位酸素原子が感じるポテンシャルの鞍点を超えて強誘電体に相転移するために、結晶構造転換処理で酸化ハフニウム膜に与えられるエネルギーは、１００ｍｅＶ以上であることが望ましい。
以上、本実施形態によれば、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な強誘電体膜、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。
（第２の実施形態）
本実施形態の半導体装置は、１トランジスタ型（１Ｔ型）のＦｅＲＡＭであること以外第１の実施形態と同様である。強誘電体膜の構成や製造方法については第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体のキャパシタを備える１トランジスタ型（１Ｔ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、半導体基板（第１の導電層）１１と、半導体基板１１上に形成される酸化ハフニウムの強誘電体膜３０と、強誘電体膜３０上に形成されるゲート電極（第２の導電層）１５を備える。
ゲート電極１５の両側の半導体基板１１表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。
半導体基板（第１の導電層）１１、誘電体膜３０、ゲート電極（第２の導電層）１５、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが形成される。そして、半導体基板（第１の導電層）１１、強誘電体膜３０、ゲート電極（第２の導電層）１５によりメモリデータを記憶するキャパシタが構成される。本実施形態のキャパシタは、いわゆるＭＦＳ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造である。
本実施形態においては、強誘電体膜３０がゲート絶縁膜として機能する。また、ゲート電極１５は、ＦｅＲＡＭのワード線として機能する。
半導体基板１１は、例えば、単結晶シリコン（Ｓｉ）である。ゲート電極１５は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１１中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
本実施形態の酸化ハフニウムの強誘電体膜３０は、膜中のハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である。本実施形態の酸化ハフニウムは、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムである。強誘電体膜３０は、第１の実施形態と同様の製造方法で製造することができる強誘電体膜である。
本実施形態の半導体装置は、第１のビット線５２と第２のビット線５４とを備える。第１のビット線５２は、コンタクトプラグ５６を介してソース不純物層１６に電気的に接続される。第２のビット線５４は、コンタクトプラグ５７を介してドレイン不純物層１８に接続される。第１のビット線５２、第２のビット線５４、コンタクトプラグ５６ａ、コンタクトプラグ５６ｂは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜３４が設けられる。層間絶縁膜３４は、例えば、酸化シリコン膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線５２または第２のビット線５４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線５２と第２のビット線５４との間に流れる電流値でデータの“１”、“０”を判定する。
なお、半導体基板１１と強誘電体膜３０との間に、絶縁膜を設け、ＭＦＩＳ（Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造とすることも可能である。この構造によれば、強誘電体膜３０の自発分極を保持する時間が長くなるといった利点がある。
絶縁膜の材料としては、例えば、Ｐ２１／ｃ相ＨｆＯ２、Ｆｍ３ｍ相ＨｆＯ２、ＺｒＯ２、Ｈｆ１−ｘＺｒｘＯ２（ただし｜ｘ−０．５｜≧０．１）、ＨｆＯＮ、ＺｒＯＮ、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＴａＯ、ＨｆＴａＯ、ＡｌＯ、ＡｌＯＮ、ＨｆＬａＯ、ＬａＡｌＯ、ＬａＡｌＯＮ、ＨｆＹＯ、ＨｆＹＯＮなどを用いることが可能である。
本実施形態によれば、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。
（第３の実施形態）
本実施形態の半導体装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の不揮発性半導体記憶装置である点で、第１または第２の実施形態と異なっている。強誘電体膜については第１または第２の実施形態と同様である。したがって、第１または第２の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、例えば、シリコンの基板６０上に、絶縁層７６と制御ゲート電極層６４が交互に複数積層される積層体７０を備えている。絶縁層７６は、例えば、酸化シリコン膜である。また、制御ゲート電極層（第２の導電層）６４は、例えば、不純物がドープされて導電性を付与された多結晶シリコンである。
そして、積層体７０の上面から最下層の制御ゲート電極層６４まで貫通する孔が設けられる。そして、その孔内の側面に酸化ハフニウムの強誘電体膜３０が設けられる。
本実施形態の酸化ハフニウムの強誘電体膜３０は、膜中のハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である。本実施形態の酸化ハフニウムは、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムである。強誘電体膜３０は、第１の実施形態と同様の製造方法で製造することができる強誘電体膜である。
また、強誘電体膜３０の内面に、柱状の半導体層（第１の導電層）８０が形成されている。半導体層８０は、例えば、シリコンである。
なお、図４中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層（第１の導電層）８０上に強誘電体膜３０、強誘電体膜３０上に制御ゲート電極層６４が形成される構造となっている。本実施形態のメモリセルは、いわゆるＭＦＳ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造である。そして、メモリセルが１トランジスタ型のＦｅＲＡＭのセルであり、このセルが縦方向に直列接続されている。
本実施形態の半導体装置によれば、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１または第２の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、いわゆるＶＬ−ＢｉＣＳ（Ｖｅｒｔｉｃａｌ−ｇａｔｅ Ｌａｄｄｅｒ Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ：ＶＬＢ）技術を用いた３次元構造の不揮発性半導体記憶装置である点で、第１ないし第３の実施形態と異なっている。強誘電体膜については第１ないし第３の実施形態と同様である。したがって、第１ないし第３の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、例えば、シリコンの基板６０上に、絶縁層７６と半導体（第１の導電層）７４が交互に複数積層される積層体９０を備えている。絶縁層７６は、例えば、酸化シリコン膜である。また、半導体層７４は、例えば、単結晶シリコンである。
そして、積層体９０を加工することにより、基板６０上に板状構造が形成される。その板状構造の側面に酸化ハフニウムの強誘電体膜３０が設けられる。
本実施形態の酸化ハフニウムの強誘電体膜３０は、膜中のハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である。本実施形態の酸化ハフニウムは、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムである。強誘電体膜３０は、第１の実施形態と同様の製造方法で製造することができる強誘電体膜である。
さらに、強誘電体膜３０の外面に、制御ゲート電極層（第２の導電層）６４が形成されている。
なお、図５中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層（第１の導電層）７４上に強誘電体膜３０、強誘電体膜３０上に制御ゲート電極層６４が形成される構造となっている。そして、メモリセルが１トランジスタ型のＦｅＲＡＭのセルである。本実施形態のメモリセルは、いわゆるＭＦＳ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造である。
本実施形態の半導体装置によれば、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１または第２の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、強誘電体薄膜を利用したＦＴＪ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）素子を用いた不揮発性半導体記憶装置である点で、第１ないし第４の実施形態と異なっている。強誘電体膜については第１ないし第４の実施形態と同様である。したがって、第１ないし第４の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体を含むＦＴＪ素子を用いた不揮発性半導体記憶装置である。
本実施形態の半導体装置は、図６に示すように、第１の電極配線１１４と第２の電極配線１１６とで挟まれる２端子のＦＴＪ素子を含む。ＦＴＪ素子は、強誘電体の分極反転に伴う、トンネル電流の電流量の変化を利用してメモリセルとして機能する。
第１の電極配線１１４と、第２の電極配線１１６が交差する領域に、メモリセルが設けられる。本実施形態の半導体装置は、いわゆる、クロスポイント構造を備える。
半導体基板１０は、例えば、（１００）面の単結晶シリコン（Ｓｉ）基板である。その他、単結晶ゲルマニウム基板、ＳｉＧｅエピタキシャル基板、ＩｎＰ基板、ＧａＮ基板、ＧａＡｓ基板、ＩＧＺＯ基板などを用いることも可能である。半導体デバイスを用いた周辺回路の形成に適した基板であることが望ましい。
絶縁膜１２は、例えば、酸化シリコン膜、例えばＳｉＯ２膜である。酸化シリコン膜に限らず、Ａｌ２Ｏ３膜、ＳｉＯＮ膜、ＳｉＮ膜、単斜晶またはアモルファスのＨｆＯ２膜、単斜晶またはアモルファスのＺｒＯ２膜、単斜晶またはアモルファスのＨｆ１−ｘＭｘＯ２−ｙ膜（ＭはＳｉ、Ｙ、Ｚｒ、Ａｌ、Ｓｒ、Ｇｄ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃのいずれか１種類以上）、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯ膜、ＺｒＳｉＯＮ膜、ＳｉＯＣ膜、または、それらの膜の混合物など、半導体基板１０と配線との間の電気絶縁性を保つ膜であればかまわない。
例えば、第１の電極配線１１４はワード線であり、第２の電極配線１１６はビット線である。第１の電極配線１１４および第２の電極配線１１６は、例えば、金属配線である。金属配線の材料は、例えば、Ｃｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＴａＮ、ＭｏＮである。
また、第１の電極配線１１４および第２の電極配線１１６の材料は、カーボンナノチューブ、グラフェンとすることも可能である。第１の電極配線１１４および第２の電極配線１１６の材料は、導電性を有する材料であればかまわない。
メモリセルは、図６に示すように、第１の電極配線１１４側から第２の電極配線１１６に向けて、下部電極（第１の導電層）１２２、酸化ハフニウムの強誘電体膜３０、上部電極（第２の導電層）１２８が積層する構造を備える。本実施形態のメモリセルは、いわゆるＭＦＭ（ｍｅｔａｌ／ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／ｍｅｔａｌ）型の構造である。
下部電極１２２は、第１の電極配線１１４上に設けられる。下部電極１２２は、層中の酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないことが望ましい。下部電極１２２の材料は、酸素濃度が低く、耐熱性の高い材料であることが望ましい。
下部電極１２２の材料は、例えば、金属窒化物である。金属窒化物は、例えば、窒化チタン（ＴｉＮ）である。また、下部電極１２２の材料は、例えば、ｎ型またはｐ型不純物が高濃度でドーピングされて低抵抗化した多結晶シリコン、または、アモルファスシリコンである。ｎ型またはｐ型不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
下部電極１２２の材料として、ＴｉＮ、多結晶シリコン、アモルファスシリコン以外にも、例えば、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｔ、Ｒｈ、Ｐｄ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｒｅ、Ｔｉ、Ｎｉ、Ｃｏ、Ｆｅ、Ｍｎ、Ｃｒ、Ｖ、Ｔｉ、グラフェン、アモルファスカーボン、ＣｕＮ、ＣｕＡｌＮ、ＳｒＮ、ＢａＮ、ＳｒＡｌＮ、ＢａＡｌＮ、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＴｉＡｌＮ、ＺｒＡｌＮ、ＨｆＡｌＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＶＡｌＮ、ＮｂＡｌＮ、ＴａＡｌＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＣｒＡｌＮ、ＭｏＡｌＮ、ＷＡｌＮ、ＭｎＮ、ＭｎＡｌＮ、ＲｅＮ、ＲｅＡｌＮ、ＦｅＮ、ＦｅＮ、ＣｏＮ、ＣｏＮ、ＮｉＮ、ＣｕＳｉ、ＭｇＳｉ、ＣａＳｉ、ＳｒＳｉ、ＢａＳｉ、ＬｎＳｉ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＴｉＳｉ、ＺｒＳｉ、ＨｆＳｉ、ＶＳｉ、ＮｂＳｉ、ＴａＳｉ、ＣｒＳｉ、ＭｏＳｉ、ＷＳｉ、ＭｎＳｉ、ＦｅＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＣａＣ、ＳｒＣ、ＢａＣ、ＢＣ、ＡｌＣ、ＳｉＣ、ＴｉＣ、ＺｒＣ、ＨｆＣ、ＶＣ、ＮｂＣ、ＴａＣ、ＣｒＣ、ＭｏＣ、ＷＣ、ＭｎＣ、ＲｅＣ、ＭｇＢ、ＣａＢ、ＳｒＢ、ＢａＢ、ＡｌＢ、ＬｎＢ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＴｉＢ、ＺｒＢ、ＨｆＢ、ＮｂＢ、ＴａＢ、ＭｏＢ、ＷＢ、ＭｎＢ、ＦｅＢ、ＣｏＢ、ＮｉＢ、ＭｇＮｉ、ＣａＮｉ、ＬｎＮｉ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＮｉＴｉ、ＮｉＺｒ、ＮｉＨｆを用いることも可能である。また陽イオンとなりうる金属原子または炭素原子の数より少ない陰イオンとなりうる酸素原子が含まれていても良い。
強誘電体膜３０は、下部電極１２２上に設けられる。本実施形態の酸化ハフニウムの強誘電体膜３０は、膜中のハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である。本実施形態の酸化ハフニウムは、積極的にハフニウム（Ｈｆ）と酸素（Ｏ）以外の元素を添加しない無添加の酸化ハフニウムである。強誘電体膜３０は、第１の実施形態と同様の製造方法で製造することができる強誘電体膜である。
上部電極（第２の導電層）１２８は、強誘電体膜３０上に設けられる。
上部電極１２８の材料は、例えば、金属窒化物である。金属窒化物は、例えば、窒化チタン（ＴｉＮ）である。また、上部電極１２８の材料は、例えば、ｎ型またはｐ型不純物が高濃度でドーピングされて低抵抗化した多結晶シリコン、または、アモルファスシリコンである。ｎ型またはｐ型不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
上部電極１２８の材料は、ＴｉＮ、多結晶シリコン、アモルファスシリコン以外にも、例えば、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｔ、Ｒｈ、Ｐｄ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ、Ｈｆ、Ｚｒ、Ｒｅ、Ｔｉ、Ｎｉ、Ｃｏ、Ｆｅ、Ｍｎ、Ｃｒ、Ｖ、Ｔｉ、グラフェン、アモルファスカーボン、ＣｕＮ、ＣｕＡｌＮ、ＳｒＮ、ＢａＮ、ＳｒＡｌＮ、ＢａＡｌＮ、ＴｉＮ、ＺｒＮ、ＨｆＮ、ＴｉＡｌＮ、ＺｒＡｌＮ、ＨｆＡｌＮ、ＶＮ、ＮｂＮ、ＴａＮ、ＶＡｌＮ、ＮｂＡｌＮ、ＴａＡｌＮ、ＣｒＮ、ＭｏＮ、ＷＮ、ＣｒＡｌＮ、ＭｏＡｌＮ、ＷＡｌＮ、ＭｎＮ、ＭｎＡｌＮ、ＲｅＮ、ＲｅＡｌＮ、ＦｅＮ、ＦｅＮ、ＣｏＮ、ＣｏＮ、ＮｉＮ、ＣｕＳｉ、ＭｇＳｉ、ＣａＳｉ、ＳｒＳｉ、ＢａＳｉ、ＬｎＳｉ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＴｉＳｉ、ＺｒＳｉ、ＨｆＳｉ、ＶＳｉ、ＮｂＳｉ、ＴａＳｉ、ＣｒＳｉ、ＭｏＳｉ、ＷＳｉ、ＭｎＳｉ、ＦｅＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＣａＣ、ＳｒＣ、ＢａＣ、ＢＣ、ＡｌＣ、ＳｉＣ、ＴｉＣ、ＺｒＣ、ＨｆＣ、ＶＣ、ＮｂＣ、ＴａＣ、ＣｒＣ、ＭｏＣ、ＷＣ、ＭｎＣ、ＲｅＣ、ＭｇＢ、ＣａＢ、ＳｒＢ、ＢａＢ、ＡｌＢ、ＬｎＢ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＴｉＢ、ＺｒＢ、ＨｆＢ、ＮｂＢ、ＴａＢ、ＭｏＢ、ＷＢ、ＭｎＢ、ＦｅＢ、ＣｏＢ、ＮｉＢ、ＭｇＮｉ、ＣａＮｉ、ＬｎＮｉ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌのいずれか一種類以上）、ＮｉＴｉ、ＮｉＺｒ、ＮｉＨｆとすることも可能である。また陽イオンとなりうる金属原子または炭素原子の数より少ない陰イオンとなりうる酸素原子が含まれていても良い。
なお、下部電極１２２と、上部電極１２８は、同じ材料であっても異なる材料であってもかまわない。もっとも、メモリセルに整流機能を持たせる観点から、下部電極１２２と、上部電極１２８に異なる仕事関数の材料を適用することが望ましい。
第２の電極配線１１６は、上部電極１２８上に設けられる。
本実施形態の半導体装置では、データの書き込み時には、第１の電極配線１１４と、第２の電極配線１１６との間に電圧を印加して、強誘電体膜３０の分極を反転させる。そして、データの読み出し時に、メモリセルのデータは、第１の電極配線１１４と、第２の電極配線１１６との間に流れる電流量として読み出される。そして、強誘電体膜３０の分極方向に依存する電流量を判定して、データの極性を判断する。例えば、データの“０”、“１”を判定する。
本実施形態によれば、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。さらに、本実施形態によれば、クロスポイント構造にすることにより、メモリセルの集積度があがり、第１または第２の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
（変形例）
図７は、本実施形態の変形例の半導体装置の模式断面図である。本変形例の半導体装置は、第５の実施形態に対して、下部電極（第１の導電層）１２２と強誘電体膜３０との間に、常誘電体膜１２４を備える点で異なっている。
本変形例のメモリセルは、図７に示すように、第１の電極配線１１４側から第２の電極配線１１６に向けて、下部電極（第１の導電層）１２２、常誘電体膜１２４、酸化ハフニウムの強誘電体膜３０、上部電極（第２の導電層）１２８が積層する構造を備える。本実施形態のメモリセルは、いわゆるＭＦＩＭ（Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）型の構造である。
常誘電体膜１２４は、メモリセルのデータの書き込み、読み出し、消去動作時に、キャリアをトンネル電流として流すトンネル絶縁膜として機能する。また、常誘電体膜１２４が介在することにより、ＦＴＪ素子がダイオード機能、すなわち整流特性を備える。
本変形例によっても、無添加の酸化ハフニウムを用いることで、製造コストの低減および低温形成が可能な半導体装置、および、製造コストの低減および低温形成が可能な半導体装置の製造方法が実現される。
以下、本発明の実施例を説明する。
（実施例１）
ＭＩＭ構造の素子を以下の方法で作製した。
（１００）面のシリコン基板をＲＣＡ洗浄した上に下部電極として、スパッタ法により膜厚１０ｎｍのＴｉＮ膜を形成した。ＴｉＮ膜にＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを４μＮの圧力で接触させても全く損傷を受けなかった。
次に、ＴｉＮ膜上に、スパッタ法により膜厚１０ｎｍの、反強誘電性を有する酸化ハフニウム膜を成膜した。スパッタ条件として、（１）基板温度は室温、（２）スパッタガス圧を０．５Ｐａ以下、（３）基板とターゲットをオフアクシス配置、（４）Ａｒ：Ｏ２のガス流量比は１０：１以下、とした。
酸化ハフニウム膜の酸化イットリウム（ＹＯ１．５）組成を、０ａｔ．％（無添加）から８ａｔ．％の範囲で変化させた。
次に、酸化ハフニウム膜上に上部電極として、スパッタ法により膜厚１０ｎｍのＴｉＮ膜を形成した。ＴｉＮ膜にＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを４μＮの圧力で接触させても全く損傷を受けなかった。
次に、窒素雰囲気中で熱処理を２０秒間行った。熱処理温度は、５００℃〜１０００℃の範囲で変化させた。
熱処理後、下部電極と上部電極との間に０Ｖから＋３Ｖを経て−３Ｖを経て＋３Ｖに至るような電圧を加えながら、ＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）測定を行った。電圧印加時間は３０Ｈｚから１ＭＨｚの範囲において３０秒間以上９０秒間以下とした。その後、同様のＣＶ測定を、さらに２回繰り返した。
図８は、本実施例のＣＶ測定の一例を示す図である。図８は、酸化ハフニウム膜の酸化イットリウム（ＹＯ１．５）組成が０ａｔ．％（無添加）、熱処理温度が７００℃の場合の結果である。図８（ａ）が１回目のＣＶ測定の結果、図８（ｂ）が２回目のＣＶ測定の結果である。この試料では、１回目のＣＶ測定では反強誘電性を示すＣＶ特性が得られ、２回目以降は強誘電性を示すＣＶ特性が得られた。例えば酸化ハフニウム膜の酸化イットリウム（ＹＯ１．５）組成が１ａｔ．％、熱処理温度が７００℃の場合は１回目では反強誘電的、２回目では若干強誘電的、３回目で完全に強誘電的であった。
図９は、本実施例の結果を示す図である。図９は、ＣＶ特性により判定した酸化ハフニウム膜の特性の、組成および熱処理温度依存性を示す。図の黒で塗りつぶした三角印および丸印は、１回目のＣＶ測定では反強誘電性を示したが、２回目以降のＣＶ測定で強誘電的な特性を示した試料である。そして、三角印は丸印より強誘電性が弱かった場合を示す。
図９から明らかなように、熱処理温度が６００℃〜９００℃の範囲で、無添加の酸化ハフニウム膜が強誘電性を発現している。
また、紫外光を用いたラマン分光によりシリコン基板の５１４ｃｍ−１ラマンピークのシフト量を調べたところ、ピークシフト量は多くの試料において０．１１ｃｍ−１以下であった。すなわち、基板面に対する２軸性応力値は０．０２３ＧＰａであることが判明した。ＴｉＮ界面から５ｎｍまでの範囲の基板の応力が、半導体装置への適用上、十分に低い値を保っていることが確認されたとともに、上下ＴｉＮ膜や酸化ハフニウム膜への反作用であるところの応力も同様０．０１２ＧＰａ以下の十分に低い値であることが確認された。
（実施例２）
ＭＩＳ構造の素子を以下の方法で作製した。
（１００）面のｐ型シリコン基板をＲＣＡ洗浄した上に、スパッタ法により膜厚１０ｎｍの、反強誘電性を有する無添加の酸化ハフニウム膜を成膜した。スパッタ条件として、（１）基板温度は室温、（２）スパッタガス圧を１Ｐａ以上、（３）基板とターゲットをオフアクシス配置、（４）Ａｒ：Ｏ２のガス流量比は１０：１以下、とした。
次に、酸化ハフニウム膜上に上部電極として、スパッタ法により膜厚８ｎｍのＴｉＮ膜を形成した。ＴｉＮ膜にＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを１５００μＮの圧力で接触させても全く損傷を受けなかった。
次に、窒素雰囲気中で熱処理を７００℃、２０秒間行った。
熱処理後、上部電極とシリコン基板（下部電極）との間に、＋１Ｖから−５Ｖを経て＋１Ｖに至るような電圧を加えながら、ＣＶ測定を行った。電圧印加時間は３０Ｈｚから１ＭＨｚの範囲において３０秒間以上９０秒間以下とした。その後、同様のＣＶ測定を、さらに２回繰り返した。
図１０は、本実施例のＣＶ測定の一例を示す図である。図１０（ａ）が１回目のＣＶ測定の結果、図１０（ｂ）が３回目のＣＶ測定の結果である。
１回目の測定では＋３Ｖ付近において分極反転に伴う誘電率増加が見られた。本素子では基板はｐ型にドープした半導体であるため、基板側が正の状態では強誘電体酸化ハフニウム膜との界面に空乏層が生じることにより、強誘電体に所望の電圧を加えることが難しい。このため、一度生じた分極反転は、強誘電体酸化ハフニウム膜に初期インプリント現象などが生じていなければ保持されるはずである。したがって、２回目の測定では分極反転が起こらないようなＣＶ特性が得られることが予想された。しかし、２回目の測定でも強誘電体性を示すＣＶ特性が得られた。
２回目の測定でも分極反転が生じた原因が、強誘電体酸化ハフニウム膜に初期インプリント現象などが生じていることにより、電圧が無い状態で自発分極が０に戻ってしまうためであるとすると、３回目も同様に分極反転が得られるはずである。ところが３回目の測定では、今度は分極反転が起こらないようなＣＶ特性が得られた。
初期インプリントは強誘電体に加わる界面応力などの比較的本質的な原因によって生じるため、１回の電圧印加により解消されるとは考えづらい。実施例１のＭＦＭ素子で１回目に反強誘電性のＣＶ特性が観測され、２回目に強誘電性のＣＶ特性が観測されたことを考えれば、以下のように考えられる。すなわち、本実施例のＭＦＳ素子の１回目の分極反転は反強誘電性の分極反転であるために自発分極が０に戻り、２回目の分極反転は反強誘電体が強誘電体化したことによる分極反転であり、自発分極が維持されていたため、３回目の測定において分極反転が観測されなかったと考えられる。
したがって、本実施例の素子構造でも無添加の酸化ハフニウム膜が強誘電体膜となっていることが確認された。
（実施例３）
ＭＩＦＭ構造のＦＴＪ素子を以下の方法で作製した。
（１００）面のシリコン基板をＲＣＡ洗浄した上に下部電極として、スパッタ法により膜厚８ｎｍのＴｉＮ膜を形成した。ＴｉＮ膜にＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを１５００μＮの圧力で接触させても全く損傷を受けなかった。
次に、ＴｉＮ膜上に、スパッタ法により膜厚１ｎｍの酸化シリコン膜を形成した。
次に、酸化シリコン膜上に、スパッタ法により膜厚１０ｎｍの、反強誘電性を有する無添加の酸化ハフニウム膜を成膜した。スパッタ条件として、（１）基板温度は室温、（２）スパッタガス圧を１Ｐａ以上、（３）基板とターゲットをオフアクシス配置、（４）Ａｒ：Ｏ２のガス流量比は１０：１以下、とした。
次に、酸化ハフニウム膜上に上部電極として、スパッタ法により膜厚８ｎｍのＴｉＮ膜を形成した。ＴｉＮ膜にＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを１５００μＮの圧力で接触させても全く損傷を受けなかった。
次に、窒素雰囲気中で熱処理を７００℃、２０秒間行った。
熱処理後、上部電極と下部電極との間に、０Ｖから＋３Ｖを経て−３Ｖを経て＋３Ｖに至るような電圧を加えながらＩＶ（Ｉ：ｃｕｒｒｅｎｔ−Ｖｏｌｔａｇｅ）測定を行った。電圧印加時間は１Ｅ−５秒以下とした。その後、同様に２回目以降のＩＶ測定を、おこなった。
図１１は、本実施例のＩＶ測定の一例を示す図である。図１１は、２回目のＩＶ測定の結果である。
１回目の測定では、ＡＴＪ（Ａｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）によると思われる特性が示されたが、２回目以降は、図１１に示すようにＦＴＪ素子としての動作を示す特性が得られた。
実施形態で示した３次元構造の不揮発性半導体記憶装置以外にも、例えば、Ｐ−ＢｉＣＳ（ｐｉｐｅ−ｓｈａｐｅｄ ｂｉｔ−ｃｏｓｔ ｓｃａｌａｂｌｅ）、ＴＣＡＴ（ｔｅｒａｂｉｔ ｃｅｌｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）、ＶＧ（ｖｅｒｔｉｃａｌ ｇａｔｅ）−ＮＡＮＤ、ＶＣ（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ）−ＮＡＮＤ、ｃｒｏｓｓ−ｐｏｉｎｔ−ＮＡＮＤ、ＶＳＡＴ（ｖｅｒｔｉｃａｌ ｓｔａｃｋｅｄ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）、ＶＲＡＴ（ｖｅｒｔｉｃａｌ−ｒｅｃｅｓｓ−ａｒｒａｙ−ｔｒａｎｓｉｓｔｏｒ），ＶＧ−ＴＦＴ（ｖｅｒｔｉｃａｌ ｇａｔｅ−ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）−ＮＡＮＤ、ＤＣ−ＳＦ（ｄｕａｌ ｃｏｎｔｒｏｌ−ｇａｔｅ ｗｉｔｈ ｓｕｒｒｏｕｎｄｉｎｇ ｆｌｏａｔｉｎｇ−ｇａｔｅ）、ＰＮＶＧ（ＰＮ ｄｉｏｄｅ ｄｅｃｏｄｅｄ ｖｅｒｔｉｃａｌ ｇａｔｅ）、Ｈｙｂｒｉｄ ３Ｄ（ｈｙｂｒｉｄ ｓｔａｃｋｅｄ ３ｄ）、Ｓｉ Ｐｉｌｌａｒ ３Ｄ ＮＡＮＤ、Ｓｔａｃｋｅｄ ＮＡＮＤ、Ｍｕｌｔｉ ＴＦＴ Ｓ−ＳＧＴ（ｓｔａｃｋｅｄ−ｓｕｒｒｏｕｎｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）等、その他の３次元構造の不揮発性半導体記憶装置に本発明を適用することも可能である。
また、実施形態で示したＦＴＪ素子を、多段に積層する構造を採用することも可能である。ＦＴＪ素子を多段に積層することにより、不揮発性半導体記憶装置の集積度が向上する。
また、実施形態では、酸化ハフニウムの強誘電体膜を不揮発性半導体記憶装置に適用する場合を例に説明したが、例えば、酸化ハフニウムの強誘電体膜を、赤外線ボロメータや、強誘電体の強弾性体としての性質を利用したチューナブルＲＦ回路等、その他の装置に適用することも可能である。
本発明のいくつかの実施形態または実施例を説明したが、これらの実施形態または実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (14)

  1. 絶縁層とゲート電極とが交互に積層される積層体と、
    少なくとも一つの前記ゲート電極に対向して設けられる半導体層と、
    前記半導体層と前記少なくとも一つのゲート電極との間に設けられ、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上であり空間群Ｐｂｃ２ １ （空間群番号２９番）の結晶構造を有する酸化ハフニウムが主成分である強誘電体層と、
    を備えることを特徴とする半導体装置。
  2. 絶縁層とゲート電極とが交互に積層される積層体と、
    少なくとも一つの前記ゲート電極に対向して設けられる半導体層と、
    前記半導体層と前記少なくとも一つのゲート電極との間に設けられ、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上である酸化ハフニウムを含み、前記酸化ハフニウムの結晶構造が空間群Ｐｂｃ２ １ （空間群番号２９番）である強誘電体層と、
    を備えることを特徴とする半導体装置。
  3. 前記酸化ハフニウム中のハフニウム（Ｈｆ）、酸素（Ｏ）およびジルコニウム（Ｚｒ）の総和が９９原子％以上であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記強誘電体層の層厚が１０ｎｍ以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の導電層または前記第２の導電層が、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを４μＮの圧力で接触させても損傷を受けない強度を有することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の導電層を準備し、
    前記第１の導電層上に、ハフニウム（Ｈｆ）と酸素（Ｏ）の総和が９８原子％以上であり、反強誘電性またはフェリ誘電性を有する酸化ハフニウム層を形成し、
    前記酸化ハフニウム層上に第２の導電層を形成し、
    ５５０℃以上９００℃以下、１ミリ秒以上６０秒以下の第１の熱処理を行うことを特徴とする半導体装置の製造方法。
  7. 前記酸化ハフニウム層中のハフニウム（Ｈｆ）、酸素（Ｏ）およびジルコニウム（Ｚｒ）の総和が９９原子％以上であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記酸化ハフニウム層が空間群Ｐｂｃａ（空間群番号６１番）または空間群Ｐ４２／ｎｍｃ（空間群番号１３７番）の結晶構造を備えることを特徴とする請求項６または請求項７記載の半導体装置の製造方法。
  9. 前記第１の熱処理の後に、前記酸化ハフニウム層に絶対値が１．４Ｖ以上５Ｖ以下の電圧を印加することを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置の製造方法。
  10. 前記第１の熱処理の後に、前記酸化ハフニウム層に赤外線を照射することを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置の製造方法。
  11. 前記第１の熱処理の後に、５５０℃以上７００℃以下の第２の熱処理を行うことを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置の製造方法。
  12. 前記第１の導電層または前記第２の導電層が、ＡＦＭ（ａｔｏｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｐｒｏｂｅ）のダイヤモンドのカンチレバーを４μＮの圧力で接触させても損傷を受けない強度を有することを特徴とする請求項６ないし請求項１１いずれか一項記載の半導体装置の製造方法。
  13. 前記第１の導電層または前記第２の導電層の、層中の酸素イオン数に酸素の価数２を乗じたものが陽イオン数に陽イオンの価数を乗じたものよりも少ないことを特徴とする請求項６ないし請求項１２いずれか一項記載の半導体装置の製造方法。
  14. 前記第１の熱処理が非酸化性雰囲気であることを特徴とする請求項６ないし請求項１３いずれか一項記載の半導体装置の製造方法。
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