TWI784335B - 三維半導體二極體裝置的製造方法 - Google Patents

三維半導體二極體裝置的製造方法 Download PDF

Info

Publication number
TWI784335B
TWI784335B TW109137872A TW109137872A TWI784335B TW I784335 B TWI784335 B TW I784335B TW 109137872 A TW109137872 A TW 109137872A TW 109137872 A TW109137872 A TW 109137872A TW I784335 B TWI784335 B TW I784335B
Authority
TW
Taiwan
Prior art keywords
layer
stacked layers
depositing
conductive compound
oxide
Prior art date
Application number
TW109137872A
Other languages
English (en)
Other versions
TW202217970A (zh
Inventor
顏聰富
張光瑞
蔡群賢
李庭鵑
蔡群榮
Original Assignee
台灣奈米碳素股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣奈米碳素股份有限公司 filed Critical 台灣奈米碳素股份有限公司
Priority to TW109137872A priority Critical patent/TWI784335B/zh
Priority to CN202111146530.3A priority patent/CN114446783A/zh
Priority to JP2021175962A priority patent/JP7261281B2/ja
Priority to DE102021128202.0A priority patent/DE102021128202A1/de
Priority to DE202021004418.3U priority patent/DE202021004418U1/de
Priority to US17/513,321 priority patent/US11715782B2/en
Publication of TW202217970A publication Critical patent/TW202217970A/zh
Application granted granted Critical
Publication of TWI784335B publication Critical patent/TWI784335B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Light Receiving Elements (AREA)

Abstract

一種三維半導體二極體裝置的製造方法，包括：提供基板，基板包括 矽基板及第一氧化層，第一氧化層位於矽基板上。沉積多個堆疊層於基板之上，每一堆疊層包括介電層及導體層。通過圖案化的光阻層蝕刻堆疊層，以在堆疊層形成至少一溝槽，溝槽的底部暴露第一氧化層。沉積第二氧化層於堆疊層及溝槽上。沉積高電阻層於第二氧化層上，高電阻層包括第一多晶矽層及第一導電化合物層。沉積低電阻層於高電阻層上，低電阻層包括第二多晶矽層及第二導電化合物層，其中第二多晶矽層的厚度大於第一多晶矽層，第二導電化合物層的厚度大於第一導電化合物層。

Description

三維半導體二極體裝置的製造方法
本發明是有關於一種半導體的製造方法，且特別關於一種三維半導體二極體裝置的製造方法。
半導體工業正不斷的蓬勃發展當中。半導體設計和材料的技術進步讓半導體裝置具有更小、更複雜的電路。半導體裝置的功能密度通常增加而尺寸縮小，可以提高生產效率及降低成本。
半導體裝置的功能受到半導體晶片面積的限制，而隨著半導體技術的發展，越來越多裝置採用三維堆疊技術來增加元件的密度。然而，三維堆疊技術增加了半導體裝置製程的複雜度，並更難維持半導體裝置的製程品質及穩定度，且會影響產量。三維積體電路的半導體晶片對結構與製程要求很高。現有的三維半導體製程仍存在有許多問題，從而影響半導體晶片的電性和機械性質。因此，在半導體裝置的製程中進行對應的發展，以提升製程品質及穩定度是亟需解決的問題。
“先前技術”段落只是用來幫助了解本發明內容，因此在“先前技術”段落所揭露的內容可能包含一些沒有構成所屬技術領域中具有通常知識者所知道的習知技術。在“先前技術”段落所揭露的內容，不代表該內容或者本發明一個或多個實施例所要解決的問題，在本發明申請前已被所屬技術領域中具有通常知識者所知曉或認知。
本發明提供一種三維半導體二極體裝置的製造方法，可以提高三維半導體二極體裝置的品質及穩定度。
本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。
本發明的三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上。沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層。通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層。沉積一第二氧化層於該些堆疊層及該至少一溝槽上。沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層。以及沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。
在本發明的一實施例中，上述之該堆疊層的層數大於20，每一該堆疊層中，該介電層位於該導體層上方，或該導體層位於該介電層上方。
在本發明的一實施例中，使用一原子層沉積(Atomic Layer Deposition，ALD)製程沉積該第二氧化層。
在本發明的一實施例中，上述之該導體層是一P型半導體層或一N型半導體層，該介電層是一氧化物層。
在本發明的一實施例中，在沉積該高電阻層及沉積該低電阻層的步驟中，不使用一原子層沉積(Atomic Layer Deposition，ALD)製程。
在本發明的一實施例中，上述之該溝槽的一寬度介於45nm至65nm之間。
在本發明的一實施例中，上述之該矽基板的厚度介於520nm至580nm之間，該第一氧化層的厚度介於90nm至110nm之間，該介電層的厚度介於18nm至22nm之間，該導體層的厚度介於27nm至33nm之間。
在本發明的一實施例中，上述之該第一導電化合物層及/或該第二導電化合物層包括選自於由BN、BP、BAs、AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs及其組合所組成的群組的化合物。
本發明的三維半導體二極體裝置包括一基板、多個堆疊層、一第二氧化層、一高電阻層及一低電阻層。該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上。圖案化的多個堆疊層位於該基板之上，每一該堆疊層包括一介電層及一導體層，該些堆疊層包括至少一溝槽，該溝槽的底部暴露該第一氧化層。該第二氧化層位於該些堆疊層及該至少一溝槽上。該高電阻層位於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層。該低電阻層位於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。
基於上述，本發明提供的三維半導體二極體裝置及其製造方法，透過設置堆疊層、第二氧化層、高電阻層及低電阻層，可以大幅提高三維半導體二極體裝置的品質及穩定度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1:三維半導體二極體裝置
100:製造方法
11:基板
111:矽基板
113:第一氧化層
13a、13b、13c:堆疊層
131:導體層
133:介電層
15:第二氧化層
17:高電阻層
171:第一多晶矽層
173:第一導電化合物層
19:低電阻層
191:第二多晶矽層
193:第二導電化合物層
E:蝕刻製程
PR:光阻層
S101~S111:步驟
t:溝槽
t1:溝槽
w:寬度
圖1、圖2、圖3、圖4是根據一些實施例所繪示出三維半導體二極體裝置的製程的中間階段的剖面圖。
圖5是本發明一實施例的三維半導體二極體裝置的示意圖。
圖6是本發明一實施例的三維半導體二極體裝置的製造方法的流程圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。
在本文中，「約」、「大約」以及「實質上」之用語通常表示在一給定值的+/- 20%內，更通常是在給定值的+/- 10%內，更通常是在給定值的+/- 5%內，更通常是在給定值的3%內，更通常是在給定值的+/- 2%內，更通常是在給定值的+/- 1%內，甚至更通常是在給定值的+/- 0.5%內。本揭露給定的數值為大約的數值，亦即在沒有特定說明「約」或「實質上」的情況下，給定值仍可隱含「約」或「實質上」的含義。
請參照圖1、圖2、圖3、圖4及圖5，圖1、圖2、圖3及圖4是根據一些實施例所繪示出三維半導體二極體裝置1的製程的中間階段的剖面圖，圖5是本發明一實施例的三維半導體二極體裝置1的示意圖。
如圖1所示，在步驟S101中，提供一基板11。該基板11包括一矽基板111及一第一氧化層113。該第一氧化層113位於該矽基板111上。
如圖2所示，在步驟S103中，沉積多個堆疊層13a、13b、13c於該基板11之上。每一該堆疊層13a、13b、13c包括一介電層及一導體層，其中圖2 以該堆疊層13a包括一介電層133及一導體層131作為說明。圖2以沉積3個堆疊層13a、13b、13c作為舉例說明，但本發明並不限制堆疊層的數量。在本實施例中，在其中一堆疊層中，該介電層133位於該導體層131的上方，但本發明並不以此為限。在本發明的其他實施例中，在一堆疊層中，導體層位於介電層的上方。
在本發明一實施例中，三維半導體二極體裝置的該些堆疊層的層數大於20。每一該堆疊層中，該介電層位於該導體層上方，或該導體層位於該介電層上方。
如圖3所示，在步驟S105中，通過圖案化的一光阻層PR進行一蝕刻製程E，以蝕刻該些堆疊層13a、13b、13c。如圖4所示，同樣在步驟S105中，該蝕刻製程E在該些堆疊層13a、13b、13c形成至少一溝槽t。該溝槽t的底部暴露該第一氧化層113。為了方便說明，圖4僅以1個該溝槽t作為舉例說明，但本發明並不限制溝槽的數量。
如圖5所示，在步驟S107中，沉積一第二氧化層15於該些堆疊層13a、13b、13c及該溝槽t上。在步驟S109中，沉積一高電阻層17於該第二氧化層15上。該高電阻層17包括一第一多晶矽層171及一第一導電化合物層173。在本實施例中，該第一導電化合物層173位於該第一多晶矽層171的上方。
在步驟S111中，沉積一低電阻層19於該高電阻層17上。該低電阻層19包括一第二多晶矽層191及一第二導電化合物層193。在本實施例中，該第二導電化合物層193位於該第二多晶矽層191的上方。
在本實施例中，該第二多晶矽層191的厚度大於該第一多晶矽層171，該第二導電化合物層193的厚度大於該第一導電化合物層173。具體而言，該高電阻層17的電阻值高於該低電阻層19。透過該些堆疊層13a、13b、 13c、該第二氧化層15、該高電阻層17及該低電阻層19的設置，可以大幅提高該三維半導體二極體裝置1的品質及穩定度。
在本發明一實施例中，該第二導電化合物層193的厚度在20nm至50nm之間。
在本發明一實施例中，在步驟S107中，使用一原子層沉積(Atomic Layer Deposition，ALD)製程來沉積該第二氧化層15，但本發明並不以此為限制。
如圖5所示，在步驟S111中沉積該低電阻層19後，該溝槽t仍存在有一溝槽t1，但本發明並不以此為限制。在本發明的其他實施例中，沉積該低電阻層19後，該低電阻層19可以填滿該溝槽t，即不存在如圖5所示的該溝槽t1。
在本發明一實施例中，該些堆疊層13a、13b、13c的該導體層是一P型半導體層或一N型半導體層，該介電層是一氧化物層(Oxide)。舉例而言，該堆疊層13a的該導體層131是一P型半導體層或一N型半導體層，該介電層133是一氧化物層。
在本發明一實施例中，在步驟S109及步驟S111中，沉積該高電阻層17及沉積該低電阻層19時不使用原子層沉積(Atomic Layer Deposition，ALD)製程。沉積該高電阻層17及沉積該低電阻層19例如可以使用低壓化學氣相沉積(Low-pressure CVD，LPCVD)製程或有機金屬化學氣相沉積法(Metal-organic Chemical Vapor Deposition，MOCVD)製程來實現，但本發明並不以此為限制。
在本發明一實施例中，該第一導電化合物層173及/或該第二導電化合物層193的材料為BN、BP、BAs、AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs或前述至少兩種的材料。
在本發明一實施例中，該高電阻層17的導電率大約為1×1015S‧m-1，該低電阻層19的導電率大約為1×1020S‧m-1。該高電阻層17的厚度大約為20nm，該低電阻層19的厚度大約為30nm。
如圖4所示，在本發明一實施例中，該溝槽t的一寬度w介於45nm至65nm之間。該基板11的該矽基板111的厚度介於520nm至580nm之間，該第一氧化層113的厚度介於90nm至110nm之間。該些堆疊層13a、13b、13c中(以該堆疊層13a舉例說明)，該介電層133的厚度介於18nm至22nm之間，該導體層131的厚度介於27nm至33nm之間。
請參照圖6，圖6是圖5所示的該三維半導體二極體裝置1的製造方法100的流程圖。該製造方法100包括的步驟S101、S103、S105、S107、S109、S111的多個實施細節，在前述的實施例及實施方式都有詳細的說明，以下恕不多贅述。
綜上所述，本發明實施例的三維半導體二極體裝置及其製造方法，透過設置堆疊層、第二氧化層、高電阻層及低電阻層，可以大幅提高三維半導體二極體裝置的品質及穩定度。
1:三維半導體二極體裝置
11:基板
111:矽基板
113:第一氧化層
13a、13b、13c:堆疊層
131:導體層
133:介電層
15:第二氧化層
17:高電阻層
171:第一多晶矽層
173:第一導電化合物層
19:低電阻層
191:第二多晶矽層
193:第二導電化合物層
S107~S111:步驟
t:溝槽
t1:溝槽

Claims (7)

  1. 一種三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上；沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層，該堆疊層的層數大於20，每一該堆疊層中，該介電層位於該導體層上方，或該導體層位於該介電層上方；通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層；沉積一第二氧化層於該些堆疊層及該至少一溝槽上；沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層；以及沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。
  2. 一種三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上；沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層；通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層；沉積一第二氧化層於該些堆疊層及該至少一溝槽上，其中使用一原子層沉積製程沉積該第二氧化層；沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層；以及 沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。
  3. 一種三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上；沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層，該導體層是一P型半導體層或一N型半導體層，該介電層是一氧化物層；通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層；沉積一第二氧化層於該些堆疊層及該至少一溝槽上；沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層；以及沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層。
  4. 一種三維半導體二極體裝置的製造方法，包括：提供一基板，該基板包括一矽基板及一第一氧化層，該第一氧化層位於該矽基板上；沉積多個堆疊層於該基板之上，每一該堆疊層包括一介電層及一導體層；通過圖案化的一光阻層蝕刻該些堆疊層，以在該些堆疊層形成至少一溝槽，該溝槽的底部暴露該第一氧化層；沉積一第二氧化層於該些堆疊層及該至少一溝槽上； 沉積一高電阻層於該第二氧化層上，該高電阻層包括一第一多晶矽層及一第一導電化合物層；以及沉積一低電阻層於該高電阻層上，該低電阻層包括一第二多晶矽層及一第二導電化合物層，其中該第二多晶矽層的厚度大於該第一多晶矽層，該第二導電化合物層的厚度大於該第一導電化合物層，其中該第一導電化合物層及/或該第二導電化合物層的材料包括BN、BP、BAs、AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs或前述至少兩種的組合。
  5. 如請求項1、2、3或4所述的三維半導體二極體裝置的製造方法，其中在沉積該高電阻層及沉積該低電阻層的步驟中，不使用一原子層沉積製程。
  6. 如請求項1、2、3或4所述的三維半導體二極體裝置的製造方法，其中該溝槽的一寬度介於45nm至65nm之間。
  7. 如請求項1、2、3或4所述的三維半導體二極體裝置的製造方法，其中該矽基板的厚度介於520nm至580nm之間，該第一氧化層的厚度介於90nm至110nm之間，該介電層的厚度介於18nm至22nm之間，該導體層的厚度介於27nm至33nm之間。
TW109137872A 2020-10-30 2020-10-30 三維半導體二極體裝置的製造方法 TWI784335B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
TW109137872A TWI784335B (zh) 2020-10-30 2020-10-30 三維半導體二極體裝置的製造方法
CN202111146530.3A CN114446783A (zh) 2020-10-30 2021-09-28 三维半导体二极体装置的制造方法
JP2021175962A JP7261281B2 (ja) 2020-10-30 2021-10-27 ダイオードに用いられる三次元半導体デバイスの製造方法
DE102021128202.0A DE102021128202A1 (de) 2020-10-30 2021-10-28 Verfahren zur Herstellung einer dreidimensionalen Halbleiterdiodenvorrichtung
DE202021004418.3U DE202021004418U1 (de) 2020-10-30 2021-10-28 Dreidimensionale Halbleiterdiodenvorrichtung
US17/513,321 US11715782B2 (en) 2020-10-30 2021-10-28 Method for manufacturing three-dimensional semiconductor diode device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109137872A TWI784335B (zh) 2020-10-30 2020-10-30 三維半導體二極體裝置的製造方法

Publications (2)

Publication Number Publication Date
TW202217970A TW202217970A (zh) 2022-05-01
TWI784335B true TWI784335B (zh) 2022-11-21

Family

ID=81184490

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137872A TWI784335B (zh) 2020-10-30 2020-10-30 三維半導體二極體裝置的製造方法

Country Status (5)

Country Link
US (1) US11715782B2 (zh)
JP (1) JP7261281B2 (zh)
CN (1) CN114446783A (zh)
DE (2) DE202021004418U1 (zh)
TW (1) TWI784335B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016101246A1 (zh) * 2014-12-26 2016-06-30 中国科学院微电子研究所 一种自选通阻变存储器单元及其制备方法
TW202020984A (zh) * 2018-11-21 2020-06-01 全宇昕科技股份有限公司 二極體製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4492589B2 (ja) 2006-06-20 2010-06-30 ソニー株式会社 半導体装置の製造方法
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP5229034B2 (ja) * 2008-03-28 2013-07-03 サンケン電気株式会社 発光装置
US8254175B2 (en) * 2008-12-16 2012-08-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US8890233B2 (en) 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US20120327714A1 (en) 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
WO2015141626A1 (ja) 2014-03-17 2015-09-24 株式会社 東芝 半導体装置、半導体装置の製造方法、および、強誘電体膜
JP5828435B1 (ja) * 2015-02-03 2015-12-09 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
US10529620B2 (en) * 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US11152386B2 (en) 2017-02-04 2021-10-19 Monolithic 3D Inc. 3D semiconductor device and structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016101246A1 (zh) * 2014-12-26 2016-06-30 中国科学院微电子研究所 一种自选通阻变存储器单元及其制备方法
TW202020984A (zh) * 2018-11-21 2020-06-01 全宇昕科技股份有限公司 二極體製造方法

Also Published As

Publication number Publication date
CN114446783A (zh) 2022-05-06
US11715782B2 (en) 2023-08-01
DE102021128202A1 (de) 2022-05-05
JP2022074075A (ja) 2022-05-17
DE202021004418U1 (de) 2024-05-10
JP7261281B2 (ja) 2023-04-19
TW202217970A (zh) 2022-05-01
US20220140106A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
TW201933570A (zh) 中段製程結構
TWI701738B (zh) 半導體結構的製備方法
TWI666692B (zh) 具邊界間隙壁的半導體結構及其製造方法
US20200066645A1 (en) Microelectronic devices and methods for enhancing interconnect reliability performance using tungsten containing adhesion layers to enable cobalt interconnects
TWI483396B (zh) 具有垂直閘極之半導體元件及其製造方法
TW201901746A (zh) 基本無缺陷的多晶矽閘極陣列
TWI679742B (zh) 金屬化層級及其製造方法
US11430690B2 (en) Interconnects having air gap spacers
TWI784335B (zh) 三維半導體二極體裝置的製造方法
TW201933612A (zh) 接觸結構
US11384428B2 (en) Carbon layer covered mask in 3D applications
TWI742902B (zh) 利用電漿輔助原子層沉積技術製造半導體裝置的方法
US12027362B2 (en) Method for manufacturing semiconductor device using plasma-enhanced atomic layer deposition
TWI855650B (zh) 半導體結構的形成方法
TWI833624B (zh) 具有鍵結結構的半導體元件及其製備方法
US20240079325A1 (en) Hybrid backside dielectric for clock and power wires
TWI708389B (zh) 帽蓋結構
CN110797309B (zh) 半导体基板与半导体装置
TW202008504A (zh) 半導體基板與半導體裝置
TW202414818A (zh) 堆疊場效電晶體上之垂直逆變器形成