JP2022074075A - 三次元半導体ダイオードデバイスの製造方法 - Google Patents
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Abstract
【課題】三次元半導体ダイオードデバイスの品質と安定性を向上させる三次元半導体ダイオードデバイスの製造方法を提供する。
【解決手段】方法は、シリコン基板１１１と第１酸化層１１３とを含む基板１１を提供するステップと、複数のスタッキング層１３ａ乃至１３ｃを堆積するステップと、該スタッキング層に少なくとも１つのトレンチｔを形成して底部に第１酸化層１１３が露出させるステップと、第２酸化層１５をスタッキング層及びトレンチに堆積するステップと、第１多結晶シリコン層１７１と第１導電性化合物層１７３とを含む高抵抗層１７を第２酸化層１５に堆積するステップと、第２多結晶シリコン層１９１と第２導電性化合物層１９３を含む低抵抗層１９を高抵抗層１７に堆積するステップとを含む。第２多結晶シリコン層１９１は、第１多結晶シリコン層１７１より厚さが大きい。第２導電性化合物層１７３は、第１導電性化合物層１７３より厚さが大きい。
【選択図】図５
【解決手段】方法は、シリコン基板１１１と第１酸化層１１３とを含む基板１１を提供するステップと、複数のスタッキング層１３ａ乃至１３ｃを堆積するステップと、該スタッキング層に少なくとも１つのトレンチｔを形成して底部に第１酸化層１１３が露出させるステップと、第２酸化層１５をスタッキング層及びトレンチに堆積するステップと、第１多結晶シリコン層１７１と第１導電性化合物層１７３とを含む高抵抗層１７を第２酸化層１５に堆積するステップと、第２多結晶シリコン層１９１と第２導電性化合物層１９３を含む低抵抗層１９を高抵抗層１７に堆積するステップとを含む。第２多結晶シリコン層１９１は、第１多結晶シリコン層１７１より厚さが大きい。第２導電性化合物層１７３は、第１導電性化合物層１７３より厚さが大きい。
【選択図】図５
Description
本発明は半導体の製造方法に関し、特に三次元半導体ダイオードデバイスの製造方法に関する。
半導体産業は今盛んな発展を迎えている。半導体の設計と材料技術の進歩により半導体デバイスはより小さくて複雑な回路を備えるようになる。半導体デバイスでは単位面積当たりの機能が増えるとサイズが縮小するため、生産効率の向上とコストの削減を両立している。
半導体デバイスの機能は半導体チップの面積によって制限される。半導体技術の進歩により、三次元スタッキング技術を利用して部品の密度を増やす装置も増えている。しかし、三次元スタッキング技術を用いると半導体デバイスの製造がより複雑になるばかりか、半導体デバイスの製造工程の質と安定性が保ちにくくなり、歩留まりの方にも影響がある。三次元集積回路の半導体チップには構造と工程の高度化が求められる。従来の三次元半導体の製造工程にはなおも多くの問題があるため、半導体チップの電気的及び機械的特性に影響がある。したがって、半導体デバイスの製造工程にとっては、適切な改善を行って工程の質と安定性を向上させることが早急に解決すべき課題である。
本発明は、三次元半導体ダイオードデバイスの品質と安定性を向上させる三次元半導体ダイオードデバイスの製造方法を提供する。
本発明の三次元半導体ダイオードデバイスの製造方法は、基板を提供するステップであって、当該基板はシリコン基板と第１酸化層とを含み、当該第１酸化層は当該シリコン基板に位置するステップと、複数のスタッキング層を当該基板に堆積するステップであって、各当該スタッキング層は誘電体層と導体層とを含むステップと、パターン化されたフォトレジスト層によって当該複数のスタッキング層をエッチングして、当該複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、当該トレンチの底部に当該第１酸化層が露出するステップと、第２酸化層を当該複数のスタッキング層及び当該少なくとも１つのトレンチに堆積するステップと、高抵抗層を当該第２酸化層に堆積するステップであって、当該高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含むステップと、低抵抗層を当該高抵抗層に堆積するステップであって、当該低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、当該第２多結晶シリコン層は当該第１多結晶シリコン層より厚さが大きく、当該第２導電性化合物層は当該第１導電性化合物層より厚さが大きいステップとを含む。
本発明の三次元半導体ダイオードデバイスは基板と、複数のスタッキング層と、第２酸化層と、高抵抗層と、低抵抗層とを含む。当該基板はシリコン基板と第１酸化層とを含み、当該第１酸化層は当該シリコン基板に位置する。パターン化された複数のスタッキング層は当該基板に位置し、各当該スタッキング層は誘電体層と導体層とを含み、当該複数のスタッキング層は少なくとも１つのトレンチを含み、当該トレンチの底部に当該第１酸化層が露出する。当該第２酸化層は当該複数のスタッキング層及び当該少なくとも１つのトレンチに位置する。当該高抵抗層は当該第２酸化層に位置し、当該高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含む。当該低抵抗層は当該高抵抗層に位置し、当該低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、当該第２多結晶シリコン層は当該第１多結晶シリコン層より厚さが大きく、当該第２導電性化合物層は当該第１導電性化合物層より厚さが大きい。
上述したように、本発明に係る三次元半導体ダイオードデバイス及びその製造方法は、スタッキング層、第２酸化層、高抵抗層及び低抵抗層を設けることにより、三次元半導体ダイオードデバイスの品質と安定性が大幅に向上している。
下記の実施例で使用する方向を表す用語、例えば、上、下、左、右、前、後などは、図面の方向に準拠する。したがって、方向を表すこれらの用語は本発明の限定ではなく説明のために使用される。
図１、図２、図３、図４及び図５を参照する。図１、図２、図３及び図４はいくつかの実施例に基づいて作成した三次元半導体ダイオードデバイス１の製造途中の断面図であり、図５は本発明の一実施例の三次元半導体ダイオードデバイス１の模式図である。
図１に示すように、ステップＳ１０１において、基板１１を提供する。基板１１はシリコン基板１１１と第１酸化層１１３とを含む。第１酸化層１１３はシリコン基板１１１に位置する。
図２に示すように、ステップＳ１０３において、複数のスタッキング層１３ａ、１３ｂ、１３ｃを基板１１に堆積する。スタッキング層１３ａ、１３ｂ、１３ｃのそれぞれは誘電体層と導体層とを含み、図２は誘電体層１３３と導体層１３１とを含むスタッキング層１３ａを例に説明する。図２は３つのスタッキング層１３ａ、１３ｂ、１３ｃを堆積するものを例に説明し、ただし本発明ではスタッキング層の数量が限定されない。本実施例では、一方のスタッキング層において、誘電体層１３３が導体層１３１の上方に位置し、ただし本発明はそれに限定されない。本発明の別の実施例では、一方のスタッキング層において、導体層が誘電体層の上方に位置する。
本発明の一実施例では、三次元半導体ダイオードデバイスの当該複数のスタッキング層の層数は２０より大きい。各当該スタッキング層において、当該誘電体層が当該導体層の上方に位置し、又は当該導体層が当該誘電体層の上方に位置する。
図３に示すように、ステップＳ１０５において、パターン化されたフォトレジスト層ＰＲによってエッチング工程Ｅを行うことにより、複数のスタッキング層１３ａ、１３ｂ、１３ｃをエッチングする。図４に示すように、同じようにステップＳ１０５において、エッチング工程Ｅにより複数のスタッキング層１３ａ、１３ｂ、１３ｃに少なくとも１つのトレンチｔが形成される。トレンチｔの底部に第１酸化層１１３が露出する。説明の便宜上、図４では１つのトレンチｔで説明するが、本発明ではトレンチの数量が限定されない。
図５に示すように、ステップＳ１０７において、第２酸化層１５を複数のスタッキング層１３ａ、１３ｂ、１３ｃ及びトレンチｔに堆積する。ステップＳ１０９において、高抵抗層１７を第２酸化層１５に堆積する。高抵抗層１７は第１多結晶シリコン層１７１と第１導電性化合物層１７３とを含む。本実施例では、第１導電性化合物層１７３が第１多結晶シリコン層１７１の上方に位置する。
ステップＳ１１１において、低抵抗層１９を高抵抗層１７に堆積する。低抵抗層１９は第２多結晶シリコン層１９１と第２導電性化合物層１９３とを含む。本実施例では、第２導電性化合物層１９３が第２多結晶シリコン層１９１の上方に位置する。
本実施例では、第２多結晶シリコン層１９１は第１多結晶シリコン層１７１より厚さが大きく、第２導電性化合物層１９３は第１導電性化合物層１７３より厚さが大きい。具体的には、高抵抗層１７は低抵抗層１９より抵抗値が高い。複数のスタッキング層１３ａ、１３ｂ、１３ｃ、第２酸化層１５、高抵抗層１７及び低抵抗層１９を設けることにより、三次元半導体ダイオードデバイス１の品質と安定性が大幅に向上している。
本発明の一実施例では、第２導電性化合物層１９３の厚さは２０ｎｍ～５０ｎｍである。
本発明の一実施例では、ステップＳ１０７において、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）工程を利用して第２酸化層１５を堆積し、ただし本発明はそれに限定されない。
図５に示すように、ステップＳ１１１において低抵抗層１９を堆積した後に、トレンチｔにトレンチｔ１が残っており、ただし本発明はそれに限定されない。本発明の別の実施例では、低抵抗層１９を堆積した後は、低抵抗層１９がトレンチｔを満たしているため、図５に示すようなトレンチｔ１は存在しない。
本発明の一実施例では、複数のスタッキング層１３ａ、１３ｂ、１３ｃの当該導体層はＰ型半導体層又はＮ型半導体層であり、当該誘電体層は酸化物層（Ｏｘｉｄｅ）である。例えば、スタッキング層１３ａの導体層１３１はＰ型半導体層又はＮ型半導体層であり、誘電体層１３３は酸化物層である。
本発明の一実施例では、ステップＳ１０９及びステップＳ１１１において、高抵抗層１７及び低抵抗層１９を堆積する時は原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）工程を用いない。高抵抗層１７及び低抵抗層１９を堆積することは、例えば、低圧化学気相成長（Ｌｏｗ－ｐｒｅｓｓｕｒｅ ＣＶＤ、ＬＰＣＶＤ）工程又は有機金属化学気相成長（Ｍｅｔａｌ－ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ）工程を用いて実現し、ただし本発明はそれらに限定されない。
本発明の一実施例では、第１導電性化合物層１７３及び／又は第２導電性化合物層１９３の材料はＢＮ、ＢＰ、ＢＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ又は少なくとも２種の前記材料である。
本発明の一実施例では、高抵抗層１７の導電率は約１ｅ１５Ｓ・ｍ－１で、低抵抗層１９の導電率は約１ｅ２０Ｓ・ｍ－１である。高抵抗層１７の厚さは約２０ｎｍで、低抵抗層１９の厚さは約３０ｎｍである。
図４に示すように、本発明の一実施例では、トレンチｔの幅ｗは４５ｎｍ～６５ｎｍである。基板１１のシリコン基板１１１の厚さは５２０ｎｍ～５８０ｎｍであり、第１酸化層１１３の厚さは９０ｎｍ～１１０ｎｍである。複数のスタッキング層１３ａ、１３ｂ、１３ｃ（例えば、スタッキング層１３ａ）において、誘電体層１３３の厚さは１８ｎｍ～２２ｎｍであり、導体層１３１の厚さは２７ｎｍ～３３ｎｍである。
図６を参照する。図６は図５に示す三次元半導体ダイオードデバイス１の製造方法１００のフローチャートである。製造方法１００はステップＳ１０１、Ｓ１０３、Ｓ１０５、Ｓ１０７、Ｓ１０９、Ｓ１１１のいくつかの細部を含み、前記実施例と実施形態では詳細な説明があるため、詳細な説明は省略する。
上述したように、本発明の実施例の三次元半導体ダイオードデバイス及びその製造方法は、スタッキング層、第２酸化層、高抵抗層及び低抵抗層を設けることにより、三次元半導体ダイオードデバイスの品質と安定性が大幅に向上している。
１ 三次元半導体ダイオードデバイス
１００ 製造方法
１１ 基板
１１１ シリコン基板
１１３ 第１酸化層
１３ａ スタッキング層
１３ｂ スタッキング層
１３ｃ スタッキング層
１３１ 導体層
１３３ 誘電体層
１５ 第２酸化層
１７ 高抵抗層
１７１ 第１多結晶シリコン層
１７３ 第１導電性化合物層
１９ 低抵抗層
１９１ 第２多結晶シリコン層
１９３ 第２導電性化合物層
Ｓ１０１ ステップ
Ｓ１０３ ステップ
Ｓ１０５ ステップ
Ｓ１０７ ステップ
Ｓ１０９ ステップ
Ｓ１１１ ステップ
ＰＲ フォトレジスト層
Ｅ エッチング工程
Ｗ 幅
ｔ トレンチ
ｔ１ トレンチ
１００ 製造方法
１１ 基板
１１１ シリコン基板
１１３ 第１酸化層
１３ａ スタッキング層
１３ｂ スタッキング層
１３ｃ スタッキング層
１３１ 導体層
１３３ 誘電体層
１５ 第２酸化層
１７ 高抵抗層
１７１ 第１多結晶シリコン層
１７３ 第１導電性化合物層
１９ 低抵抗層
１９１ 第２多結晶シリコン層
１９３ 第２導電性化合物層
Ｓ１０１ ステップ
Ｓ１０３ ステップ
Ｓ１０５ ステップ
Ｓ１０７ ステップ
Ｓ１０９ ステップ
Ｓ１１１ ステップ
ＰＲ フォトレジスト層
Ｅ エッチング工程
Ｗ 幅
ｔ トレンチ
ｔ１ トレンチ
Claims (7)
- 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含み、前記スタッキング層の層数は２０より大きく、各前記スタッキング層において、前記誘電体層が前記導体層の上方に位置し、又は前記導体層が前記誘電体層の上方に位置するステップと、
パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップと、
高抵抗層を前記第２酸化層に堆積するステップであって、前記高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含むステップと、
低抵抗層を前記高抵抗層に堆積するステップであって、前記低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、前記第２多結晶シリコン層は前記第１多結晶シリコン層より厚さが大きく、前記第２導電性化合物層は前記第１導電性化合物層より厚さが大きいステップとを含むことを特徴とする三次元半導体ダイオードデバイスの製造方法。 - 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含むステップと、
パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップであって、原子層堆積工程を用いて前記第２酸化層を堆積するステップと、
高抵抗層を前記第２酸化層に堆積するステップであって、前記高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含むステップと、
低抵抗層を前記高抵抗層に堆積するステップであって、前記低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、前記第２多結晶シリコン層は前記第１多結晶シリコン層より厚さが大きく、前記第２導電性化合物層は前記第１導電性化合物層より厚さが大きいステップとを含むことを特徴とする三次元半導体ダイオードデバイスの製造方法。 - 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含み、前記導体層はＰ型半導体層又はＮ型半導体層であり、前記誘電体層は酸化物層であるステップと、
パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップと、
高抵抗層を前記第２酸化層に堆積するステップであって、前記高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含むステップと、
低抵抗層を前記高抵抗層に堆積するステップであって、前記低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、前記第２多結晶シリコン層は前記第１多結晶シリコン層より厚さが大きく、前記第２導電性化合物層は前記第１導電性化合物層より厚さが大きいステップとを含むことを特徴とする三次元半導体ダイオードデバイスの製造方法。 - 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含むステップと、
パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップと、
高抵抗層を前記第２酸化層に堆積するステップであって、前記高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含むステップと、
低抵抗層を前記高抵抗層に堆積するステップであって、前記低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、前記第２多結晶シリコン層は前記第１多結晶シリコン層より厚さが大きく、前記第２導電性化合物層は前記第１導電性化合物層より厚さが大きく、前記第１導電性化合物層及び／又は前記第２導電性化合物層の材料はＢＮ、ＢＰ、ＢＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ又は少なくとも２種の前記材料の組み合わせを含むステップとを含むことを特徴とする三次元半導体ダイオードデバイスの製造方法。 - 前記高抵抗層を堆積するステップ及び前記低抵抗層を堆積するステップにおいて、原子層堆積工程を用いないことを特徴とする請求項１、２、３又は４に記載の製造方法。
- 前記トレンチの幅は４５ｎｍ～６５ｎｍであることを特徴とする請求項１、２、３又は４に記載の製造方法。
- 前記シリコン基板の厚さは５２０ｎｍ～５８０ｎｍであり、前記第１酸化層の厚さは９０ｎｍ～１１０ｎｍであり、前記誘電体層の厚さは１８ｎｍ～２２ｎｍであり、前記導体層の厚さは２７ｎｍ～３３ｎｍであることを特徴とする請求項１、２、３又は４に記載の製造方法。
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