WO2015045592A1 - 半導体装置および誘電体膜 - Google Patents

半導体装置および誘電体膜 Download PDF

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WO2015045592A1
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axis
semiconductor device
atomic concentration
conductive layer
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恒洋 井野
理一郎 高石
加藤　弘一
靖 中崎
石原　貴光
大介 松下
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株式会社 東芝
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    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • Embodiments described herein relate generally to a semiconductor device and a dielectric film.
  • Non-volatile memories having various structures such as a three-dimensional memory have been studied.
  • the FeRAM using a ferroelectric has a problem that it contains a material that is difficult to handle, such as lead, and a problem that it is difficult to make a thin film due to a size effect. For this reason, it has been difficult to put into practical use except for limited applications such as low power consumption applications in which small-scale memories are mounted such as some RFID (Radio Frequency Identification) cards.
  • RFID Radio Frequency Identification
  • hafnium oxide as a ferroelectric film that does not contain lead, has no obstruction to thinning, can operate at low voltage, that is, low power consumption, and can maintain recording for a long time
  • HfO 2 hafnium oxide
  • a problem to be solved by the present invention is to provide a semiconductor device including a dielectric film that can retain ferroelectricity or ferrielectricity even if it is thinned, or retains ferroelectricity or ferrielectricity even if it is thinned. It is an object of the present invention to provide a dielectric film that can be used.
  • the semiconductor device of the embodiment is provided between the first conductive layer, the second conductive layer, the first conductive layer, and the second conductive layer, and includes a fluorite-type crystal,
  • the axis with no inversion symmetry is the c axis
  • the stacking direction of the two atomic planes formed by anions at different positions is the a axis
  • the rest is the b axis.
  • the axial length of the a-axis of the prototype unit cell is a
  • the axial length of the b-axis is b
  • the axial length of the c-axis is c
  • the parameter is p, x, y, z, u, v
  • w is a value represented using the parameter p
  • the following formulas (1) to (13) are satisfied, and at least one of Hf (hafnium) and Zr (zirconium) is contained in the cation site.
  • FIG. 7 is an XY schematic cross-sectional view of FIG. 6.
  • FIG. 7 is an XZ schematic sectional view of FIG. 6. It is a schematic cross section of the semiconductor device of the modification of 3rd Embodiment.
  • FIG. 1 is an explanatory diagram of a prototype unit cell.
  • a structure in which a cation site and an anion site exist only at the following positions is defined as an “original unit cell”.
  • the prototypical unit cell defined here may be written as the basic unit cell in some literature, but the term basic unit cell is rather used to mean the primitive unit cell, so the prototype unit cell is used to avoid confusion.
  • the term unit cell is defined and used.
  • the fluorite-type prototype unit cell is K1_1 (0, 0, 0), K1_2 (1 + ⁇ xk1_2) using orthogonal or oblique coordinates in which the axial length of the unit cell is normalized.
  • K1_3 (0 + ⁇ xk1_3,1 + ⁇ yk1_3,0 + ⁇ zk1_3)
  • K1_4 (0 + ⁇ xk1_4,0 + ⁇ yk1_4,1 + ⁇ zk1_4)
  • K1_5 (1 + ⁇ xk1_5,1 + ⁇ yk1_5,0 + ⁇ zk1_5)
  • K1_6 (0 + ⁇ xk1_6,1 + ⁇ yk1_6,1 + ⁇ zk1_6)
  • K1_7 (1 + ⁇ xk1_7,0 + ⁇ yk1_7,1 + ⁇ zk1_7)
  • K1_8 (1 + ⁇ xk1_8, 1 + ⁇ yk1_8, 1 + ⁇ zk1_8)
  • K2_1 0.5 + ⁇ xk2_1, 0.5 + ⁇ yk2_1, 0 + ⁇ zk2_1)
  • K2_1 0.5 + ⁇ xk2_1, 0.5 +
  • p is any one of x, y and z
  • q is k or a
  • r is any one of 1, 2, 3, 4
  • s is 1, 2, 3, 4, 5, 6, 7 , 8 is assumed to be in a range of ⁇ 0.25 ⁇ ⁇ pqr_s ⁇ 0.25.
  • K1_1, K1_2, K1_3, K1_4, K1_5, K1_6, K1_7, K1_8 are the same cation sites and ⁇ pqr_s (where p is x, y, z Either q is k, r is 1, s is any one of 1, 2, 3, 4, 5, 6, 7, and 8), and all are 1/8 atoms per unit cell.
  • K2_1 and K2_2 are also the same cation site, and 1 ⁇ 2 atoms are contained in the unit cell at each site, and K3_1 and K3_2 are also the same cation site at each site.
  • 1/2 atom is contained in the unit cell, and K4_1 and K4_2 are also the same cation site, and at each site, 1/2 atom is contained in the unit cell. Henchman is included in the prototype unit cell. In the anion site, the original unit cell includes 8 atoms of A1_1, A1_2, A1_3, A1_4, A2_1, A2_2, A2_3, and A2_4.
  • FIG. 2 is an explanatory diagram of a fluorite-type crystal having a superlattice structure. Even if the fluorite-type crystal has a superlattice structure, the prototype unit cell is defined by the above definition.
  • the fluorite-type crystal has a superlattice structure
  • a prototype unit cell in which a cation or an anion present in the prototype unit cell is modulated within a limit range of ⁇ 0.25 ⁇ ⁇ pqr_s ⁇ 0.25 within each site is obtained.
  • the crystal structure overlaps with a constant period.
  • the arrow attached to the site indicates the modulation.
  • the case where the modulated original unit cell is superposed with a 5 times period, a 2 times period, and a 1 time period is illustrated.
  • the semiconductor device of this embodiment includes a first conductive layer, a second conductive layer, and a dielectric film provided between the first conductive layer and the second conductive layer.
  • the dielectric film includes a fluorite-type crystal, and among the three axes of the original unit cell of the crystal, the axis in the direction without inversion symmetry is the c-axis, and two types of atoms formed by anions at different positions
  • the stacking direction of the surfaces is the a-axis, the rest is the b-axis, the a-axis length of the prototype unit cell is a, the b-axis length is b, the c-axis length is c, the parameter is p, x , Y, z, u, v, and w are values expressed using the parameter p, the following formulas (1) to (13) are satisfied, and the cation site is Hf (hafnium) or Zr. At least one of (zirconium) enters.
  • x 0.0000077293 ⁇ p ⁇ p ⁇ 0.00091484 ⁇ p + 0.50556 ...
  • y 0.00000896659 ⁇ p ⁇ p ⁇ 0.00082246 ⁇ p + 0.52512 ...
  • z ⁇ 0.000012625 ⁇ p ⁇ p ⁇ 0.00045149 ⁇ p + 0.50696 ...
  • u ⁇ 0.000042665 ⁇ p ⁇ p + 0.00097971 ⁇ p + 1.0028 ...
  • v ⁇ 0.00032701 ⁇ p + 0.96306 ...
  • w ⁇ 0.000042194 ⁇ p ⁇ p + 0.00068404 ⁇ p + 0.96543 ...
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device of this embodiment is a one-transistor one-capacitor type (1T1C type) FeRAM in which a capacitor having a ferroelectric film as a dielectric film and a memory cell selection transistor are combined.
  • the semiconductor device of this embodiment includes a semiconductor substrate 10, a gate insulating film 12 formed on the semiconductor substrate 10, and a gate electrode 14 formed on the gate insulating film 12.
  • a source impurity layer 16 and a drain impurity layer 18 are formed on the surface of the semiconductor substrate 10 on both sides of the gate electrode 14.
  • the semiconductor substrate 10, the gate insulating film 12, the gate electrode 14, the source impurity layer 16, and the drain impurity layer 18 constitute a memory cell selection transistor.
  • the gate electrode 14 functions as a FeRAM word line.
  • the semiconductor substrate 10 is, for example, single crystal silicon (Si).
  • single crystal silicon (Si) single crystal germanium (Ge), single crystal silicon germanide (SiGe), single crystal indium phosphide (InP), single crystal gallium arsenide (GaAs), or the like can be used. .
  • the gate insulating film 12 is, for example, a silicon oxide film.
  • the gate electrode 14 is, for example, polycrystalline silicon into which impurities are introduced.
  • the source impurity layer 16 and the drain impurity layer 18 are formed, for example, by diffusing arsenic (As), which is an n-type impurity, in the semiconductor substrate 10.
  • the semiconductor device of this embodiment includes a lower capacitor electrode (first conductive layer) 20 and an upper capacitor electrode (second conductive layer) 22.
  • a dielectric film 30 is formed between the lower capacitor electrode 20 and the upper capacitor electrode 22.
  • the lower capacitor electrode 20, the upper capacitor electrode 22, and the dielectric film 30 constitute a capacitor that stores memory data.
  • the lower capacitor electrode 20 and the upper capacitor electrode 22 are made of, for example, a conductive metal or a metal compound.
  • a conductive metal or a metal compound for example, TiN (titanium nitride).
  • TiN titanium nitride
  • the film thickness of TiN (titanium nitride) is, for example, not less than 1 nm and not more than 10 nm.
  • the dielectric film 30 is an oxide containing at least one of Hf (hafnium) and Zr (zirconium).
  • the drain impurity layer 18 and the upper capacitor electrode 22 are electrically connected through a contact plug 26a, a wiring 28, and a contact plug 26b.
  • the contact plug 26a, the wiring 28, and the contact plug 26b are formed of, for example, a conductive metal or a metal compound.
  • the semiconductor device of this embodiment includes a bit line 32 and a plate line 34.
  • Bit line 32 is electrically connected to source impurity layer 16 via contact plug 26c.
  • the plate line 34 is connected to the lower capacitor electrode 20 through the contact plug 26d.
  • the bit line 32, the plate line 34, the contact plug 26c, and the contact plug 26d are formed of, for example, a conductive metal or a metal compound.
  • An interlayer insulating film 36 is provided between each wiring, electrode, and contact plug.
  • the interlayer insulating film 36 is, for example, a silicon oxide film.
  • a memory cell is selected by a word line, and a voltage is applied between the bit line 32 and the plate line 34 to change the polarization direction of the dielectric film 30.
  • a pulse voltage is applied, and 1/0 is determined by whether or not a current due to polarization inversion flows.
  • the dielectric film 30 of the present embodiment includes a fluorite-type crystal, and among the three axes of the original unit cell of the crystal, the c-axis is the direction in which there is no inversion symmetry, and anions at different positions are formed.
  • the stacking direction of the two types of atomic planes is the a-axis, the rest is the b-axis, the a-axis length of the prototype unit cell is a, the b-axis length is b, and the c-axis length is c.
  • p, and x, y, z, u, v, and w are values represented using the parameter p, the following expressions (1) to (13) are satisfied.
  • One of Hf (hafnium) and Zr (zirconium) enters the cation site, and O (oxygen) enters the anion site.
  • x 0.0000077293 ⁇ p ⁇ p ⁇ 0.00091484 ⁇ p + 0.50556 ...
  • y 0.00000896659 ⁇ p ⁇ p ⁇ 0.00082246 ⁇ p + 0.52512 ...
  • z ⁇ 0.000012625 ⁇ p ⁇ p ⁇ 0.00045149 ⁇ p + 0.50696 ...
  • u ⁇ 0.000042665 ⁇ p ⁇ p + 0.00097971 ⁇ p + 1.0028 ...
  • v ⁇ 0.00032701 ⁇ p + 0.96306 ...
  • w ⁇ 0.000042194 ⁇ p ⁇ p + 0.00068404 ⁇ p + 0.96543 ...
  • FIG. 4 is an explanatory diagram of the crystal structure of hafnium oxide, which is a dielectric film.
  • FIG. 4A is a prototype unit cell
  • FIG. 4B is an explanatory diagram of the relationship between the crystal structure and the axial direction.
  • the hafnium oxide crystal included in the dielectric film 30 of the present embodiment has a crystal structure of the space group Pbc2 1 (space group number 29). This crystal structure is orthorhombic III.
  • the hafnium oxide crystal has a fluorite-type crystal structure or a crystal structure obtained by transforming a fluorite-type crystal structure into martensite.
  • the respective O atom sites are O (1) and O (2) and are shown in FIG. Of the O atoms present at the two types of sites, the O atoms present at the O (2) site do not have inversion symmetry and are considered to contribute to ferroelectricity.
  • O atoms (anions) at the O (1) site form an O (1) atomic plane
  • O atoms (anions) at the O (2) site are O (2) atoms.
  • the hafnium oxide crystal has two types of atomic planes formed by anions at different positions. These two types of atomic planes form a laminated structure.
  • an axis having no inversion symmetry is defined as a c-axis.
  • a stacking direction of two kinds of atomic planes formed by anions at different arrangement positions is defined as an a axis. And let the remainder be b axis.
  • the relationship between the crystal structure and the a-axis, b-axis, and c-axis directions is shown in FIG.
  • the axial length of the prototype unit cell in the a-axis direction is a
  • the axial length in the b-axis direction is b
  • the axial length in the c-axis direction is c.
  • FIG. 4A shows the relationship between the shape of the prototype unit cell and the axial lengths a, b, and c.
  • the axial lengths a, b, and c are defined as described above.
  • the axial length of the prototype unit cell in the a-axis direction is a
  • the axial length in the b-axis direction is b
  • the axial length in the c-axis direction is c.
  • the parameter is p
  • x, y, z, u, v, and w are values represented by the parameter p. In this case, the following expressions (1) to (13) are satisfied.
  • x 0.0000077293 ⁇ p ⁇ p ⁇ 0.00091484 ⁇ p + 0.50556 ...
  • y 0.00000896659 ⁇ p ⁇ p ⁇ 0.00082246 ⁇ p + 0.52512 ...
  • z ⁇ 0.000012625 ⁇ p ⁇ p ⁇ 0.00045149 ⁇ p + 0.50696 ...
  • u ⁇ 0.000042665 ⁇ p ⁇ p + 0.00097971 ⁇ p + 1.0028 ...
  • v ⁇ 0.00032701 ⁇ p + 0.96306 ...
  • w ⁇ 0.000042194 ⁇ p ⁇ p + 0.00068404 ⁇ p + 0.96543 ...
  • the sufficiency of the above formulas (1) to (13) can be determined by analyzing the dielectric film 30 by the X-ray diffraction method.
  • the inventors focused on the crystal structures of hafnium oxide and zirconium oxide, and found a crystal structure in which hafnium oxide and zirconium oxide exhibit high ferroelectricity by first-principles calculations. It has been clarified that the crystal structure shown in the above structure has a large spontaneous polarization and stably exhibits high ferroelectricity.
  • a linear reinforcement method using a plane wave base was used.
  • the cut-off energy of the wave function was 25 Rydberg
  • the cut-off energy of the charge density distribution was 225 Rydberg
  • the K-point sampling mesh was 4 ⁇ 4 ⁇ 4
  • the unit cell had a size including 12 atoms.
  • the third orthorhombic crystal is unstable when the stress applied to the hafnium oxide or zirconium oxide is small, and the monoclinic crystal is stable at normal pressure or atmospheric pressure. For this reason, it is expected that ferroelectricity is difficult to develop at normal pressure or atmospheric pressure.
  • the orthorhombic crystal was found to be particularly stable under a certain stress. That is, it is particularly stable under a stress of 1 GPa or more and 40 GPa or less, and exhibits high ferroelectricity.
  • the ferroelectric polarization in this calculation was calculated using Born effective charge due to Berry phase.
  • the dielectric film 30 of this embodiment has a spontaneous polarization value of typically 0.5983 C / m 2 in the c-axis direction, for example.
  • the calculated Born effective charge is shown below.
  • the dielectric film 30 of the present embodiment has a large and stable spontaneous polarization, and therefore has a stable and high ferroelectricity. Therefore, for example, even if the film thickness is reduced to 10 nm or less, the ferroelectricity does not attenuate or disappear. Therefore, the semiconductor device of this embodiment can be easily miniaturized because a sufficient memory signal can be obtained even if the semiconductor device is miniaturized.
  • the dielectric film contains Hf (hafnium) and Zr (zirconium), the atomic concentration of Hf is q, and the atomic concentration of Zr is t, it is desirable to satisfy the following relationship. When the following relationship is satisfied, a larger spontaneous polarization can be obtained, so that a more stable dielectric film having high ferroelectricity is realized. 0.4 ⁇ q ⁇ (q + t) ⁇ 0.6
  • the dielectric film contains Zr (zirconium), the atomic concentration of Zr is t, and the atomic concentration of O (oxygen) is r, it is desirable to satisfy the following relationship. When the following relationship is satisfied, a larger spontaneous polarization can be obtained, so that a more stable dielectric film having high ferroelectricity is realized. 1.95 ⁇ r ⁇ t ⁇ 2, 4 ⁇ p ⁇ 40
  • the atomic concentration of each atom in the dielectric film is, for example, a SIMS (Secondary Ion-microbrobe Mass Spectrometry) method, an AES (Auger Electron Spectroscopy) method, an XPS (X-ray Photoelectron Spectral Spectroscopy Method). It is possible to analyze by High Resolution-Rutherford Back Scattering.
  • SIMS Single Ion-microbrobe Mass Spectrometry
  • AES Alger Electron Spectroscopy
  • XPS X-ray Photoelectron Spectral Spectroscopy Method
  • the maximum unevenness width at the interface between the first conductive layer 20 and the dielectric film 30 or the maximum unevenness width at the interface between the second conductive layer 22 and the dielectric film 30 is not less than 0.15 nm and not more than 1.0 nm. It is desirable. This facilitates formation of a dielectric film that satisfies the above equations (1) to (13).
  • the maximum unevenness width is defined by the difference between the maximum value and the minimum value of the unevenness in the film thickness direction of the conductive layer. It can be obtained by observing a cross section of the semiconductor device by TEM (Transmission Electron Microscope).
  • both the maximum uneven width at the interface between the first conductive layer 20 and the dielectric film 30 and the maximum uneven width at the interface between the second conductive layer 22 and the dielectric film 30 are 0.15 nm or more. It is desirable that it is 0 nm or less.
  • the amount of deviation of the O (oxygen) atom existing at the O (2) site in the crystal structure from the center position of the Hf tetrahedron is 0.02 nm or more.
  • the deviation amount is 0.02 nm or more, a large spontaneous polarization is obtained, and the dielectric film 30 having high ferroelectricity is realized.
  • the axial length of the dielectric unit 30 in the a-axis direction of the original unit cell is a
  • the axial length in the b-axis direction is b
  • the axial length in the c-axis direction is c
  • the parameter is p
  • x, y Let z, u, v, and w be values represented using the parameter p.
  • a larger spontaneous polarization is obtained, and a dielectric film having higher ferroelectricity is realized.
  • the semiconductor substrate 10 is prepared.
  • the semiconductor substrate 10 is, for example, silicon (Si).
  • the gate insulating film 12 and the gate electrode 14 are formed on the gate semiconductor substrate 10 using a known manufacturing method.
  • the gate insulating film 12 is, for example, a silicon oxide film.
  • the gate electrode 14 is, for example, polycrystalline silicon into which impurities are introduced.
  • the source impurity layer 16 and the drain impurity layer 18 are formed on the 10 surfaces on both sides of the gate electrode 14 using a known manufacturing method.
  • the source impurity layer 16 and the drain impurity layer 18 are formed, for example, by ion-implanting arsenic (As), which is an n-type impurity, into the semiconductor substrate 10.
  • the interlayer insulating film is, for example, a silicon oxide film.
  • a lower capacitor electrode (first conductive layer) 20 is formed on the interlayer insulating film.
  • TiN titanium nitride
  • the lower capacitor electrode (first conductive layer) 20 is deposited as the lower capacitor electrode (first conductive layer) 20.
  • the deposition method of the lower capacitor electrode (first conductive layer) 20 may be a vapor deposition method such as CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition), or a physical deposition method such as sputtering.
  • the maximum unevenness width of the surface of the lower capacitor electrode (first conductive layer) 20 be 0.15 nm or more and 1.0 nm or less. By setting the maximum uneven width within the above range, the surface enthalpy can be maintained at an appropriate value, and the ferroelectric film 30 formed on the surface of the lower capacitor electrode (first conductive layer) 20 has high ferroelectricity. .
  • the maximum uneven width is less than the above range, the surface enthalpy is reduced, so that an appropriate stress is not applied to the dielectric film 30, the monoclinic crystal is more stable than the third orthorhombic crystal, and the dielectric has high ferroelectricity. Difficult to become a body membrane. Further, when the maximum uneven width exceeds the above range, the surface enthalpy is increased, so that the amorphous structure is more stable than the third orthorhombic crystal, and it is difficult to obtain a dielectric film having high ferroelectricity.
  • heat treatment may be performed after the formation in order to desorb impurities in the film. It is desirable that the maximum unevenness width after this heat treatment be in the above range. For example, it is not desirable that the grain size of the crystal constituting the dielectric film is increased by heat treatment, and the maximum uneven width exceeds the above range.
  • the lower capacitor electrode (first conductive layer) 20 is patterned, and the dielectric containing at least one of Hf (hafnium) and Zr (zirconium) on the lower capacitor electrode (first conductive layer) 20 is performed.
  • a body film 30 is deposited.
  • the dielectric film 30 may be deposited by a vapor deposition method such as CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition) or a physical deposition method such as sputtering.
  • the maximum unevenness width on the surface of the dielectric film 30 is 0.15 nm or more and 1.0 nm or less.
  • the surface enthalpy can be maintained at an appropriate value, and the ferroelectricity of the dielectric film 30 is increased.
  • the surface enthalpy is reduced, so that appropriate stress is not applied to the dielectric film 30, and the monoclinic crystal is more stable than the third orthorhombic crystal and has a high strength. Difficult to be a dielectric film with dielectric properties. Further, when the maximum uneven width exceeds the above range, the surface enthalpy is increased, so that the amorphous structure is more stable than the third orthorhombic crystal, and it is difficult to obtain a dielectric film having high ferroelectricity.
  • the dielectric film 30 is hafnium oxide, for example, the dielectric film 30 after film formation is amorphous, while Hf is +4 valence, and the nearest atom of Hf is O. O is 7-coordinated to Hf, and Hf is 3.5-coordinated to O.
  • the dielectric film 30 is hafnium oxide
  • the atomic concentration of oxygen in the dielectric film 30 is reduced by reducing the oxygen partial pressure in the sputtering gas.
  • a heat treatment of 500 ° C. or less and 30 seconds or less may be applied to remove impurities. If the heat treatment is in the above range, the structural change of the dielectric film 30 can be suppressed.
  • the upper capacitor electrode (second conductive layer) 22 is formed on the dielectric film 30.
  • TiN titanium nitride
  • the upper capacitor electrode (second conductive layer) 22 also functions as a diffusion preventing film that prevents impurities such as oxygen from entering the dielectric film 30 from the outside atmosphere due to diffusion.
  • the upper capacitor electrode (second conductive layer) 22 may be deposited by a vapor deposition method such as CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition), or a physical deposition method such as sputtering.
  • CVD Chemical Vapor Deposition
  • ALD Advanced Layer Deposition
  • sputtering a physical deposition method
  • the upper capacitor electrode (second conductive layer) 22 is desirably amorphous at the time of film formation.
  • the film forming conditions are desirably 500 ° C. or lower. When the film forming temperature is high, the structure of the dielectric film 30 changes, and it becomes difficult to finally manufacture a film having high ferroelectricity.
  • the upper capacitor electrode (second conductive layer) is maintained under the condition that the maximum uneven width is maintained. It is desirable to form film 22. By maintaining the maximum uneven width within the above range, the surface enthalpy can be maintained at an appropriate value, and the ferroelectricity of the dielectric film 30 is increased.
  • the surface enthalpy is reduced, so that appropriate stress is not applied to the dielectric film 30, and the monoclinic crystal is more stable than the third orthorhombic crystal and has a high strength. Difficult to be a dielectric film with dielectric properties. Further, when the maximum uneven width exceeds the above range, the surface enthalpy is increased, so that the amorphous structure is more stable than the third orthorhombic crystal, and it is difficult to obtain a dielectric film having high ferroelectricity.
  • heat treatment for crystallizing the dielectric film 30 is performed.
  • the temperature of the heat treatment is desirably 500 ° C. or higher and 600 ° C. or lower. Below the above range, it is difficult to crystallize dielectric film 30 to have a crystal structure of space group Pbc2 1 (space group number 29). Moreover, when it exceeds the said range, there exists a possibility that the other metal material etc. which comprise a semiconductor device may be destroyed.
  • the heat treatment time is desirably 5 seconds or more and 60 seconds or less.
  • the dielectric film 30 may not be sufficiently crystallized.
  • the upper capacitor electrode (second conductive layer) 22 may not be able to sufficiently suppress impurity diffusion from the external atmosphere. Further, the lower capacitor electrode (first conductive layer) 20 and the upper capacitor electrode (second conductive layer) 22 may react with the dielectric film 30.
  • heat treatment can be performed at a temperature of 500 ° C. to 600 ° C.
  • the time of 850 ° C. or higher is desirably 10 milliseconds or shorter.
  • the temperature change when the temperature rises from 800 ° C. to a predetermined temperature and the temperature change when the temperature drops to 800 ° C. are 2 ⁇ 10 5 ° C./second or more. It is desirable.
  • Such a rapid heat treatment can reach a predetermined crystallization temperature without forming a stable low-ferroelectric crystal structure at a low temperature, and the dielectric film 30 is fluid in a state in which stress is applied from the surroundings. By lowering and fixing, a crystal structure having high ferroelectricity is easily realized.
  • Such rapid heat treatment is realized by, for example, flash lamp annealing.
  • the dielectric film 30 and the upper capacitor electrode (second conductive layer) 22 are patterned by a known manufacturing method. Thereafter, interlayer insulating films, contact plugs 26a to 26d, wirings 28, bit lines 32 and plate lines 34 are formed by a known manufacturing method.
  • the semiconductor device shown in FIG. 3 is manufactured by the above manufacturing method.
  • a step of forming a material having a thermal expansion coefficient different from that of the dielectric film 30 on the side surface of the dielectric film 30 and applying a heat treatment may be provided.
  • a material having a thermal expansion coefficient different from that of the dielectric film 30 for example, an amorphous silicon oxide film, a silicon nitride film, an aluminum nitride film, an aluminum oxide film, or the like can be applied.
  • the heat treatment is performed, for example, under conditions of 600 ° C. to 800 ° C. and 10 seconds to 30 seconds.
  • a dielectric film that can maintain ferroelectricity even when the film thickness is reduced is realized.
  • a semiconductor device including a dielectric film that can maintain ferroelectricity even when the thickness is reduced is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • the semiconductor device of this embodiment is the same as that of the first embodiment except that it is a one-transistor (1T-type) FeRAM.
  • the configuration of the dielectric film is the same as that of the first embodiment. Therefore, description of the contents overlapping with those of the first embodiment is omitted.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device of this embodiment is a one-transistor type (1T type) FeRAM including a ferroelectric capacitor.
  • the semiconductor device of this embodiment includes a semiconductor substrate (first conductive layer) 11, a gate insulating film 12 formed on the semiconductor substrate 11, a dielectric film 30 formed on the gate insulating film 12, and a dielectric A gate electrode (second conductive layer) 15 formed on the body film 30 is provided.
  • the gate insulating film 12 is not necessarily an essential configuration.
  • the absence of the gate insulating film 12 can increase the driving force of the transistor, which is advantageous for miniaturization.
  • This is a structure that can be realized only by using a ferroelectric material containing HfO 2 as a main component or about half of the dielectric film 30 in the present embodiment.
  • a source impurity layer 16 and a drain impurity layer 18 are formed on the surface of the semiconductor substrate 11 on both sides of the gate electrode 15.
  • a semiconductor substrate (first conductive layer) 11, a gate insulating film 12, a dielectric film 30, a gate electrode (second conductive layer) 15, a source impurity layer 16, and a drain impurity layer 18 are used for selecting a memory cell.
  • a transistor is formed.
  • the semiconductor substrate (first conductive layer) 11, the gate insulating film 12, the dielectric film 30, and the gate electrode (second conductive layer) 15 constitute a capacitor for storing memory data.
  • the gate electrode 15 functions as a FeRAM word line.
  • the semiconductor substrate 11 is, for example, silicon (Si).
  • the gate insulating film 12 is, for example, a silicon oxide film.
  • the gate electrode 15 is formed of, for example, a conductive metal or a metal compound. For example, TiN (titanium nitride).
  • the source impurity layer 16 and the drain impurity layer 18 are formed, for example, by diffusing arsenic (As), which is an n-type impurity, in the semiconductor substrate 11.
  • the dielectric film 30 is an oxide containing at least one of Hf (hafnium) and Zr (zirconium).
  • the dielectric film 30 is a ferroelectric film having the same crystal structure as that of the first embodiment.
  • the semiconductor device of this embodiment includes a first bit line 52 and a second bit line 54.
  • First bit line 52 is electrically connected to source impurity layer 16 via contact plug 56a.
  • the second bit line 54 is connected to the drain impurity layer 18 through the contact plug 56b.
  • the first bit line 52, the second bit line 54, the contact plug 56a, and the contact plug 56b are made of, for example, a conductive metal or a metal compound.
  • An interlayer insulating film 36 is provided between each wiring, electrode, and contact plug.
  • the interlayer insulating film 36 is, for example, a silicon oxide film.
  • a memory cell is selected by a word line, and a voltage is applied between the first bit line 52 or the second bit line 54, whereby the polarization direction of the dielectric film 30 To change.
  • 1/0 is determined by the current value flowing between the first bit line 52 and the second bit line 54.
  • a semiconductor device including a dielectric film that can maintain ferroelectricity even when the thickness is reduced is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • the semiconductor device of this embodiment is different from the first or second embodiment in that it is a non-volatile semiconductor device having a three-dimensional structure using so-called BiCS (Bit-Cost Scalable) technology.
  • BiCS Bit-Cost Scalable
  • the dielectric film itself is the same as in the first embodiment. Therefore, the description overlapping with the first or second embodiment is omitted.
  • FIG. 6 is a three-dimensional conceptual diagram of the semiconductor device of this embodiment.
  • FIG. 7 is an XY schematic cross-sectional view of FIG.
  • FIG. 8 is an XZ schematic cross-sectional view of FIG.
  • the semiconductor device of this embodiment includes, for example, a stacked body 70 in which a plurality of insulating layers 76 and control gate electrode layers 64 are alternately stacked on a silicon substrate 60.
  • the insulating layer 76 is, for example, a silicon oxide film.
  • the control gate electrode layer (second conductive layer) 64 is, for example, polycrystalline silicon doped with impurities to impart conductivity.
  • the dielectric film 30 is an oxide containing at least one of Hf (hafnium) and Zr (zirconium).
  • the dielectric film 30 is a ferroelectric film having the same crystal structure as that of the first embodiment.
  • a gate insulating film 62 is provided on the inner surface of the dielectric film 30.
  • the gate insulating film 62 is, for example, a silicon oxide film. In the present embodiment, the gate insulating film 62 is not necessarily required.
  • a columnar semiconductor layer (first conductive layer) 80 is formed on the inner surface of the gate insulating film 62.
  • the semiconductor layer 80 is, for example, silicon.
  • a region surrounded by a broken line is one memory cell.
  • the gate insulating film 62 is formed on the semiconductor layer (first conductive layer) 80
  • the dielectric film 30 is formed on the gate insulating film 12
  • the control gate electrode layer 68 is formed on the dielectric film 30. It has a structure.
  • the memory cell is a one-transistor type FeRAM cell, and the cells are connected in series in the vertical direction.
  • a semiconductor device including a dielectric film that can maintain ferroelectricity even when the film is thinned is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • the degree of integration of the memory cells can be increased, and a semiconductor device having a higher degree of integration than the first or second embodiment can be realized. It becomes.
  • FIG. 9 is a schematic cross-sectional view of a semiconductor device according to a modification of the present embodiment.
  • the dielectric film 30 is the same as in the above embodiment except that the dielectric film 30 is not divided for each memory cell and is continuous. Also according to this modification, it is possible to obtain the same effect as the above embodiment.
  • the semiconductor device of this embodiment is different from the first embodiment in that it is a non-volatile semiconductor device using FTJ (Ferroelectric Tunnel Junction) using a ferroelectric thin film.
  • the dielectric film is the same as in the first embodiment. Therefore, description of the contents overlapping with those of the first embodiment is omitted.
  • FIG. 10 is a schematic cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device of this embodiment is a nonvolatile semiconductor device using a tunnel junction element including a ferroelectric.
  • the semiconductor device of this embodiment includes a semiconductor substrate 10, a gate insulating film 12 formed on the semiconductor substrate 10, and a gate electrode 14 formed on the gate insulating film 12.
  • a source impurity layer 16 and a drain impurity layer 18 are formed on the surface of the semiconductor substrate 10 on both sides of the gate electrode 14.
  • the semiconductor substrate 10, the gate insulating film 12, the gate electrode 14, the source impurity layer 16, and the drain impurity layer 18 constitute a memory cell selection transistor.
  • the gate electrode 14 functions as a FeRAM word line.
  • the semiconductor substrate 10 is, for example, silicon (Si).
  • the gate insulating film 12 is, for example, a silicon oxide film.
  • the gate electrode 14 is, for example, polycrystalline silicon into which impurities are introduced.
  • the source impurity layer 16 and the drain impurity layer 18 are formed, for example, by diffusing arsenic (As), which is an n-type impurity, in the semiconductor substrate 10.
  • the semiconductor device of this embodiment includes a lower electrode (first conductive layer) 90 and an upper electrode (second conductive layer) 92.
  • a dielectric film 30 is formed between the lower electrode 90 and the upper electrode 92.
  • An insulating film 94 is provided between the dielectric film 30 and the upper electrode 92.
  • the lower electrode 90, the dielectric film 30, the insulating film 94, and the upper electrode 92 constitute a tunnel junction element.
  • the lower electrode 90 and the upper electrode 92 are made of, for example, a conductive metal or a metal compound.
  • the lower electrode 90 is TiN (titanium nitride).
  • the upper electrode 92 is Au (gold).
  • the dielectric film 30 is an oxide containing at least one of Hf (hafnium) and Zr (zirconium).
  • the dielectric film 30 is a ferroelectric film having the same crystal structure as that of the first embodiment.
  • the insulating film 94 is a paraelectric film, for example, lanthanum aluminum oxide (LAO).
  • LAO lanthanum aluminum oxide
  • the drain impurity layer 18 and the lower electrode 90 are electrically connected through a contact plug 96a.
  • the semiconductor device according to the present embodiment includes a first bit line 102 and a second bit line 104.
  • First bit line 102 is electrically connected to source impurity layer 16 via contact plug 96b.
  • the second bit line 104 is connected to the upper electrode 92 through a contact plug 96c.
  • the first bit line 102, the second bit line 104, and the contact plugs 96a, 96b, 96c are made of, for example, a conductive metal or a metal compound.
  • An interlayer insulating film 106 is provided between each wiring, electrode, and contact plug.
  • the interlayer insulating film 106 is, for example, a silicon oxide film.
  • a memory cell is selected by a word line, and a voltage is applied between the first bit line 102 and the second bit line 104, whereby the polarization direction of the dielectric film 30 To change.
  • 1/0 is determined by a pulse current value flowing between the first bit line 102 and the second bit line 104. The pulse current value changes depending on the polarization direction of the dielectric film 30.
  • a semiconductor device including a dielectric film that can maintain ferroelectricity even when it is thinned is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • the semiconductor device of this embodiment is different from the first embodiment in that it is a non-volatile semiconductor device using FTJ (Ferroelectric Tunnel Junction) using a ferroelectric thin film.
  • the dielectric film is the same as in the first embodiment. Therefore, description of the contents overlapping with those of the first embodiment is omitted.
  • FIG. 11 is a schematic cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device of this embodiment is a nonvolatile semiconductor device using a tunnel junction element including a ferroelectric.
  • the semiconductor device of this embodiment includes a substrate 200 and a lower wiring 202 formed on the substrate 200.
  • a rectifying element 204 for memory selection is provided on the lower wiring 202.
  • the rectifying element 204 is not necessarily an essential component.
  • a resistance change element 206 is formed on the rectifying element 204, and an upper wiring 208 is formed on the resistance change element 206.
  • the lower wiring 202 and the upper wiring 208 function as bit lines or word lines.
  • the present embodiment is a nonvolatile semiconductor device including a cross-point type memory cell.
  • FIG. 12 is a schematic cross-sectional view of a first configuration example of the variable resistance element according to this embodiment.
  • the resistance change element 206 includes a lower electrode 210, a second dielectric film 214 on the lower electrode, a first dielectric film 212 on the second dielectric film 214, and an upper electrode on the first dielectric film 212. 216.
  • the upper wiring 208 may also serve as the upper electrode 216.
  • the lower wiring 202 may also serve as the lower electrode 210.
  • FIG. 13 is a schematic cross-sectional view of a second configuration example of the variable resistance element according to the present embodiment.
  • the resistance change element 206 includes a lower electrode 210, a first dielectric film 212 on the lower electrode, a second dielectric film 214 on the first dielectric film 212, and an upper electrode on the second dielectric film 214. 216.
  • the upper wiring 208 may also serve as the upper electrode 216.
  • the lower wiring 202 may also serve as the lower electrode 210.
  • FIG. 14 is a schematic cross-sectional view of a third configuration example of the variable resistance element according to this embodiment.
  • the resistance change element 206 includes a lower electrode 210, a first dielectric film 212 on the lower electrode, and an upper electrode 216 on the first dielectric film 212.
  • the upper electrode 216 and the lower electrode 210 are electric conductors of different materials.
  • the upper wiring 208 may also serve as the upper electrode 216.
  • the lower wiring 202 may also serve as the lower electrode 210.
  • the lower electrode 210 and the upper electrode 216 are formed of, for example, a conductive metal or a metal compound.
  • the lower electrode 210 is TiN (titanium nitride).
  • the upper electrode 216 is Ta (tantalum).
  • the first dielectric film 212 is an oxide containing at least one of Hf (hafnium) and Zr (zirconium).
  • the dielectric film 30 is a ferroelectric film having the same crystal structure as that of the first embodiment.
  • the second dielectric film 214 is a paraelectric film, for example, lanthanum aluminum oxide (LAO).
  • LAO lanthanum aluminum oxide
  • a memory cell is selected by a word line and a bit line, and a voltage is applied between the word line and the bit line to change the polarization direction of the first dielectric film 212.
  • 1/0 is determined by the current value flowing between the bit line and the word line. The pulse current value changes depending on the polarization direction of the dielectric film 30.
  • the rectifying element 204 When the rectifying element 204 is used in this embodiment, it is possible to prevent a current from flowing other than the memory cell selected by the word line and the bit line.
  • the resistance change element 206 itself of the first, second, and second configuration examples has a rectifying function.
  • the memory structure can be simplified, so that the configuration is more suitable for increasing the capacity.
  • a semiconductor device including a dielectric film that can maintain ferroelectricity even when it is thinned is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • the semiconductor device of this embodiment is the same as that of the first to fifth embodiments except that a ferrielectric material is used instead of a ferroelectric material for the dielectric film. Therefore, the description overlapping with the first to fifth embodiments is omitted.
  • a dielectric film 30 for example, a dielectric film 30, a first orthorhombic Pbca a superlattice structure of a cycle twice that of PBC2 1 prototype unit cell (space group No. 61 No.), PBC2 1 (space group No. No. 29).
  • the dielectric film 30 is, for example, Hf (Sr) O 2 in which strontium (Sr) is contained in hafnium oxide.
  • This film includes a first orthorhombic Pbca (space group number 61) and Pbc2 1 having a superlattice structure having a double period with Pbc2 1 as a prototype unit cell according to an estimation of total energy by first-principles calculation It is.
  • PBC2 1 and Pbca the microscopic has a laminated structure in layers, it is also possible to viewed as superlattice structure of long-period is realized.
  • the mixed film of PBC2 1 and Pbca are not necessarily limited to Hf (Sr) O 2.
  • the energy of Pbc2 1 and Pbca is closest in the case of Hf (Sr) O 2 , but both Pbc2 1 and Pbca are also in other structures such as HfO 2 and Hf (Si) O 2.
  • the relationship is very close in terms of energy, and it is possible to realize the same mixed situation.
  • a semiconductor device including a dielectric film that can maintain ferrielectricity even if it is thinned is realized. Therefore, a semiconductor device suitable for miniaturization is realized.
  • Example 1 A capacitor formed of the first conductive layer, the dielectric film, and the second conductive layer was manufactured by the following method.
  • a TiN film having a thickness of 8 nm was formed by sputtering as the first conductive layer.
  • the maximum unevenness width of the surface was set to 0.15 nm or more and 1.0 nm or less.
  • a hafnium oxide film was formed as a dielectric film on the TiN film by sputtering using a consistent vacuum process. Sputtering conditions were adjusted so that 1.95 ⁇ r ⁇ q ⁇ 1.99 where q is the atomic concentration of Hf (hafnium) in the hafnium oxide film and r is the atomic concentration of O (oxygen).
  • a TiN film having a thickness of 8 nm was formed as a second conductive layer on the hafnium oxide film by sputtering using a consistent vacuum process.
  • the maximum unevenness width of the surface was set to 0.15 nm or more and 1.0 nm or less.
  • a Ta film having a thickness of 50 nm was formed by sputtering using a consistent vacuum process.
  • a heat treatment at 1000 ° C. was performed by flash lamp annealing to crystallize the hafnium oxide film.
  • the heat treatment was performed under the condition that the time of 850 ° C. or more was 10 milliseconds or less. Moreover, the temperature change at the time of the temperature fall to 800 ° C. was set to 2 ⁇ 10 5 ° C./second or more.
  • a gate electrode pattern was formed on the film by applying a resist. Thereafter, the upper electrode was separated by leaving many upper electrodes locally by RIE processing.
  • the lattice constants of the film are (a, b, c, c / a, a / b, c / b).
  • a spontaneous polarization value as high as 0.5000 C / m 2 was obtained by evaluating the capacitor formed of the first conductive layer, the dielectric film, and the second conductive layer thus formed. Since this value is lower than the value predicted by the first principle calculation, for example, further improvement in characteristics can be expected by improving the dielectric film manufacturing method.
  • Example 2 A capacitor formed of the first conductive layer, the dielectric film, and the second conductive layer was produced in the same manner as in Example 1 except that Y (yttrium) was added to the hafnium oxide film.
  • the lattice constants of the film are (a, b, c, c / a, a / b, c / b).
  • the dielectric film is mainly a hafnium oxide film
  • the dielectric film may be zirconium oxide. Further, it may be an oxide containing both hafnium and zirconium.

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Abstract

　実施形態の半導体装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、蛍石型の結晶を含み、上記結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、原型単位胞のａ軸の軸長をａ、ｂ軸の軸長をｂ、ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、ａ、ｂ、ｃが所定の関係を充足し、陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が入り、陰イオンサイトにはＯ（酸素）が入る誘電体膜と、を備える。

Description

半導体装置および誘電体膜
　本発明の実施形態は、半導体装置および誘電体膜に関する。
　不揮発性メモリにおいて、従来のＦＧ（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）型やＭＯＮＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）型のフラッシュメモリでは微細化が困難になってきている。そこで、これらとは異なった動作原理による微細化の継続が模索されており、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３次元メモリなど、様々な構造の不揮発性メモリが検討されてきた。
　その中で、強誘電体を用いるＦｅＲＡＭは、鉛など取り扱い困難な材料を含む問題や、サイズ効果により薄膜化が困難であるという問題があった。このため、一部のＲＦＩＤ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）カードなど小規模メモリを搭載する低消費電力用途等の限られた用途を除き、実用化することが困難であった。
　そのような閉塞状況の中、鉛などを含まず、薄膜化の障害も無く、低電圧すなわち低消費電力動作が可能で、かつ、記録を長時間保持しうる強誘電体膜として、酸化ハフニウム（ＨｆＯ２）膜が報告されている。この酸化ハフニウム膜を用いることで、大容量のＦｅＲＡＭの実現が期待される。
米国特許公開２００９／０２６１３９５明細書
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ　ｅｔ．ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９９，１０２９０３（２０１１）．
　本発明が解決しようとする課題は、薄膜化しても強誘電性またはフェリ誘電性を保持することができる誘電体膜を備える半導体装置、または、薄膜化しても強誘電性またはフェリ誘電性を保持することができる誘電体膜を提供することにある。
　実施形態の半導体装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、蛍石型の結晶を含み、前記結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、前記原型単位胞の前記ａ軸の軸長をａ、前記ｂ軸の軸長をｂ、前記ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、下記式（１）～（１３）を充足し、陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が入り、前記陰イオンサイトにはＯ（酸素）が入る誘電体膜と、を備える。
ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
・・・（１）
ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
・・・（２）
ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
・・・（３）
ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
・・・（４）
ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
・・・（５）
ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
・・・（６）
－０．００７４≦ｘ－ａ≦０．０２６
・・・（７）
－０．００７５≦ｙ－ｂ≦０．０２６
・・・（８）
－０．００５６≦ｚ－ｃ≦０．００６
・・・（９）
－０．０６３≦ｕ－ｃ÷ａ≦０．００５５
・・・（１０）
－０．０３１≦ｖ－ａ÷ｂ≦０．００２４
・・・（１１）
－０．０７７≦ｗ－ｃ÷ｂ≦０．００６
・・（１２）
１≦ｐ≦４０
・・・（１３）
原型単位胞の説明図である。 超格子構造を備える蛍石型の結晶の説明図である。 第１の実施形態の半導体装置の模式断面図である。 酸化ハフニウムの結晶構造の説明図である。 第２の実施形態の半導体装置の模式断面図である。 第３の実施形態の半導体装置の３次元概念図である。 図６のＸＹ模式断面図である。 図６のＸＺ模式断面図である。 第３の実施形態の変形例の半導体装置の模式断面図である。 第４の実施形態の半導体装置の模式断面図である。 第５の実施形態の半導体装置の模式断面図である。 第５の実施形態の抵抗変化素子の第１の構成例の模式断面図である。 第５の実施形態の抵抗変化素子の第２の構成例の模式断面図である。 第５の実施形態の抵抗変化素子の第３の構成例の模式断面図である。
　図１は、原型単位胞の説明図である。本明細書中、蛍石型の結晶構造において、以下のような位置にのみ陽イオンサイトと陰イオンサイトが存在する構造を「原型単位胞（Ｏｒｉｇｉｎａｌ　ｕｎｉｔ　ｃｅｌｌ）」と定義するものとする。ここで定義する原型単位胞は、文献によっては基本単位胞と書かれることもあるが、基本単位胞といった用語はプリミティブ単位胞の意味に使うことがむしろ主流であるため、混乱を避けるために原型単位胞といった言葉を定義して用いる。
　蛍石型の原型単位胞とは、図１に示すように、単位胞の軸長を規格化した直交または斜交座標を用いて陽イオンサイトはＫ１＿１（０，０，０），Ｋ１＿２（１＋Δｘｋ１＿２，０＋Δｙｋ１＿２，０＋Δｚｋ１＿２），Ｋ１＿３（０＋Δｘｋ１＿３，１＋Δｙｋ１＿３，０＋Δｚｋ１＿３），Ｋ１＿４（０＋Δｘｋ１＿４，０＋Δｙｋ１＿４，１＋Δｚｋ１＿４），Ｋ１＿５（１＋Δｘｋ１＿５，１＋Δｙｋ１＿５，０＋Δｚｋ１＿５），Ｋ１＿６（０＋Δｘｋ１＿６，１＋Δｙｋ１＿６，１＋Δｚｋ１＿６），Ｋ１＿７（１＋Δｘｋ１＿７，０＋Δｙｋ１＿７，１＋Δｚｋ１＿７），Ｋ１＿８（１＋Δｘｋ１＿８，１＋Δｙｋ１＿８，１＋Δｚｋ１＿８），Ｋ２＿１（０．５＋Δｘｋ２＿１，０．５＋Δｙｋ２＿１，０＋Δｚｋ２＿１），Ｋ２＿２（０．５＋Δｘｋ２＿２，０．５＋Δｙｋ２＿２，１＋Δｚｋ２＿２），Ｋ３＿１（０＋Δｘｋ３＿１，０．５＋Δｙｋ３＿１，０．５＋Δｚｋ３＿１），Ｋ３＿２（１＋Δｘｋ３＿２，０．５＋Δｙｋ３＿２，０．５＋Δｚｋ３＿２），Ｋ４＿１（０．５＋Δｘｋ４＿１，０＋Δｙｋ４＿１，０．５＋Δｚｋ４＿１），Ｋ４＿２（０．５＋Δｘｋ４＿２，１＋Δｙｋ４＿２，０．５＋Δｚｋ４＿２）、陰イオンサイトはＡ１＿１（０．２５＋Δｘａ１＿１，０．２５＋Δｙａ１＿１，０．２５＋Δｚａ１＿１），Ａ１＿２（０．２５＋Δｘａ１＿２，０．２５＋Δｙａ１＿２，０．７５＋Δｚａ１＿２），Ａ１＿３（０．２５＋Δｘａ１＿３，０．７５＋Δｙａ１＿３，０．２５＋Δｚａ１＿３），Ａ１＿４（０．２５＋Δｘａ１＿４，０．７５＋Δｙａ１＿４，０．７５＋Δｚａ１＿４），Ａ２＿１（０．７５＋Δｘａ２＿１，０．２５＋Δｙａ２＿１，０．２５＋Δｚａ２＿１），Ａ２＿２（０．７５＋Δｘａ２＿２，０．２５＋Δｙａ２＿２，０．７５＋Δｚａ２＿２），Ａ２＿３（０．７５＋Δｘａ２＿３，０．７５＋Δｙａ２＿３，０．２５＋Δｚａ２＿３），Ａ２＿４（０．７５＋Δｘａ２＿４，０．７５＋Δｙａ２＿４，０．７５＋Δｚａ２＿４）で示される座標点に存在するような構造のものを選ぶものとする。
　ここでｐをｘ，ｙ，ｚのいずれかとし、ｑをｋまたはａとし、ｒを１，２，３，４のいずれかとし、ｓを１，２，３，４，５，６，７，８のいずれかとした場合、－０．２５≦Δｐｑｒ＿ｓ≦０．２５なる範囲にあるものとする。蛍石型の結晶構造が超格子構造を持たない場合、Ｋ１＿１，Ｋ１＿２，Ｋ１＿３，Ｋ１＿４，Ｋ１＿５，Ｋ１＿６，Ｋ１＿７，Ｋ１＿８は同一の陽イオンサイトであってΔｐｑｒ＿ｓ（ただしｐはｘ，ｙ，ｚのいずれか、ｑはｋ，ｒは１，ｓは１，２，３，４，５，６，７，８のいずれかとする）は全て０となり、それぞれのサイトにおいて１／８原子分が単位胞に含まれ、Ｋ２＿１，Ｋ２＿２も同様同一の陽イオンサイトであってそれぞれのサイトにおいて１／２原子分が単位胞に含まれ、Ｋ３＿１，Ｋ３＿２も同様同一の陽イオンサイトであってそれぞれのサイトにおいて１／２原子分が単位胞に含まれ、Ｋ４＿１，Ｋ４＿２も同様同一の陽イオンサイトであってそれぞれのサイトにおいて１／２原子分が単位胞に含まれるため、合計４原子分が原型単位胞に含まれる。陰イオンサイトはＡ１＿１，Ａ１＿２，Ａ１＿３，Ａ１＿４，Ａ２＿１，Ａ２＿２，Ａ２＿３，Ａ２＿４の８原子分が原型単位胞に含まれる。
　図２は、超格子構造を備える蛍石型の結晶の説明図である。蛍石型の結晶が超格子構造を持つ場合であっても、原型単位胞は上記定義により定められる。
　蛍石型の結晶が超格子構造を持つ場合、原型単位胞中に存在する陽イオンまたは陰イオンを各サイト内で－０．２５≦Δｐｑｒ＿ｓ≦０．２５なる制限範囲で変調した原型単位胞が、一定の周期で重畳する結晶構造となる。図２中、サイトに付随する矢印が変調を示す。図２の場合、変調した原型単位胞が５倍周期、２倍周期、１倍周期で重畳している場合を例示する。
　本明細書中、除算記号を「÷」と表記するが、「÷」を「／」で置き換えることも可能である。
　以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
　本実施形態の半導体装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられる誘電体膜を備える。誘電体膜は、蛍石型の結晶を含み、結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、原型単位胞のａ軸の軸長をａ、ｂ軸の軸長をｂ、ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、下記式（１）～（１３）を充足し、陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が入る。
ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
・・・（１）
ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
・・・（２）
ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
・・・（３）
ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
・・・（４）
ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
・・・（５）
ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
・・・（６）
－０．００７４≦ｘ－ａ≦０．０２６
・・・（７）
－０．００７５≦ｙ－ｂ≦０．０２６
・・・（８）
－０．００５６≦ｚ－ｃ≦０．００６
・・・（９）
－０．０６３≦ｕ－ｃ÷ａ≦０．００５５
・・・（１０）
－０．０３１≦ｖ－ａ÷ｂ≦０．００２４
・・・（１１）
－０．０７７≦ｗ－ｃ÷ｂ≦０．００６
・・（１２）
１≦ｐ≦４０
・・・（１３）
　図３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体を誘電体膜とするキャパシタと、メモリセル選択用のトランジスタとを組み合わせた１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）のＦｅＲＡＭである。
　本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
　半導体基板１０は、例えば、単結晶シリコン（Ｓｉ）である。単結晶シリコン（Ｓｉ）以外にも、単結晶ゲルマニウム（Ｇｅ）、単結晶シリコンジャーマナイド（ＳｉＧｅ）、単結晶インジウムリン（ＩｎＰ）、単結晶ガリウムヒ素（ＧａＡｓ）等を用いることも可能である。
　ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
　また、本実施形態の半導体装置は、下部キャパシタ電極（第１の導電層）２０と、上部キャパシタ電極（第２の導電層）２２とを備える。そして、下部キャパシタ電極２０と、上部キャパシタ電極２２との間に、誘電体膜３０が形成されている。下部キャパシタ電極２０、上部キャパシタ電極２２、および、誘電体膜３０により、メモリデータを記憶するキャパシタが構成される。
　下部キャパシタ電極２０および上部キャパシタ電極２２は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ（窒化チタン）の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
　誘電体膜３０は、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる酸化物である。
　ドレイン不純物層１８と上部キャパシタ電極２２は、コンタクトプラグ２６ａ、配線２８、コンタクトプラグ２６ｂを介して電気的に接続される。コンタクトプラグ２６ａ、配線２８、コンタクトプラグ２６ｂは、例えば、導電性の金属、金属化合物で形成される。
　本実施形態の半導体装置は、ビット線３２とプレート線３４とを備える。ビット線３２は、コンタクトプラグ２６ｃを介してソース不純物層１６に電気的に接続される。プレート線３４は、コンタクトプラグ２６ｄを介して下部キャパシタ電極２０に接続される。ビット線３２、プレート線３４、コンタクトプラグ２６ｃ、コンタクトプラグ２６ｄは、例えば、導電性の金属、金属化合物で形成される。
　各配線、電極、コンタクトプラグの間には、層間絶縁膜３６が設けられる。層間絶縁膜３６は、例えば、酸化シリコン膜である。
　本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、ビット線３２とプレート線３４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、パルス電圧を印加し、分極反転による電流が流れたか否かで１／０を判定する。
　本実施形態の誘電体膜３０は、蛍石型の結晶を含み、結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、原型単位胞のａ軸の軸長をａ、ｂ軸の軸長をｂ、ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、下記式（１）～（１３）を充足する。そして、上記陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）のいずれか一方が入り、上記陰イオンサイトにはＯ（酸素）が入る。
ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
・・・（１）
ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
・・・（２）
ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
・・・（３）
ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
・・・（４）
ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
・・・（５）
ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
・・・（６）
－０．００７４≦ｘ－ａ≦０．０２６
・・・（７）
－０．００７５≦ｙ－ｂ≦０．０２６
・・・（８）
－０．００５６≦ｚ－ｃ≦０．００６
・・・（９）
－０．０６３≦ｕ－ｃ÷ａ≦０．００５５
・・・（１０）
－０．０３１≦ｖ－ａ÷ｂ≦０．００２４
・・・（１１）
－０．０７７≦ｗ－ｃ÷ｂ≦０．００６
・・（１２）
１≦ｐ≦４０
・・・（１３）
　以下、誘電体膜３０として、上記陽イオンサイトにＨｆ（ハフニウム）が入る酸化ハフニウムを例に説明する。図４は、誘電体膜である酸化ハフニウムの結晶構造の説明図である。図４（ａ）が原型単位胞、図４（ｂ）が結晶構造と軸方向の関係の説明図である。
　本実施形態の誘電体膜３０に含まれる酸化ハフニウムの結晶は、空間群Ｐｂｃ２１（空間群番号２９番）の結晶構造を備える。この結晶構造は、第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ）である。酸化ハフニウムの結晶は、蛍石型の結晶構造ないし蛍石型結晶構造をマルテンサイトに変形した結晶構造を備える。
　図４（ａ）に示すように、第三斜方晶の原型単位胞においてＨｆ（ハフニウム）原子のサイト（陽イオンサイト）は１種類しか存在しないが、Ｏ（酸素）原子のサイト（陰イオンサイト）は２種類存在する。いいかえれば、異なる配置位置のＯ（酸素）原子（陰イオン）が存在する。
　それぞれのＯ原子のサイトを、Ｏ（１）、Ｏ（２）とし、図４（ａ）に示した。上記２種類のサイトに存在するＯ原子のうち、Ｏ（２）サイトに存在するＯ原子は反転対称性を持たず、強誘電性に寄与しているものと考えられる。
　図４（ｂ）に示すようにＯ（１）サイトのＯ原子（陰イオン）がＯ（１）原子面を形成し、Ｏ（２）サイトのＯ原子（陰イオン）がＯ（２）原子面を形成する。酸化ハフニウムの結晶は、このように、異なる配置位置の陰イオンが形成する２種の原子面を備える。そして、この２種の原子面が積層構造を形成している。
　本実施形態では、原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸とする。また、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸とする。そして、残りをｂ軸とする。結晶構造とａ軸、ｂ軸、ｃ軸方向との関係は、図４（ｂ）に示される。
　さらに、本実施形態では、原型単位胞の上記ａ軸方向の軸長をａ、上記ｂ軸方向の軸長をｂ、上記ｃ軸方向の軸長をｃとする。図４（ａ）に、原型単位胞の形状と、軸長ａ、ｂ、ｃとの関係を示す。本実施形態では、空間群Ｐｂｃ２１（空間群番号２９番）の結晶構造を備える酸化ハフニウムにおいて、上記のように軸長ａ、ｂ、ｃを定義付けるものとする。
　本実施形態の誘電体膜３０では、原型単位胞のａ軸方向の軸長をａ、ｂ軸方向の軸長をｂ、ｃ軸方向の軸長をｃとする。そして、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とする。この場合に、下記式（１）～（１３）を充足する。
ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
・・・（１）
ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
・・・（２）
ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
・・・（３）
ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
・・・（４）
ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
・・・（５）
ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
・・・（６）
－０．００７４≦ｘ－ａ≦０．０２６
・・・（７）
－０．００７５≦ｙ－ｂ≦０．０２６
・・・（８）
－０．００５６≦ｚ－ｃ≦０．００６
・・・（９）
－０．０６３≦ｕ－ｃ÷ａ≦０．００５５
・・・（１０）
－０．０３１≦ｖ－ａ÷ｂ≦０．００２４
・・・（１１）
－０．０７７≦ｗ－ｃ÷ｂ≦０．００６
・・（１２）
１≦ｐ≦４０
・・・（１３）
　上記式（１）～（１３）の充足性は、誘電体膜３０をＸ線回折法によって解析することで、判定することが可能である。
　発明者らは、酸化ハフニウムおよび酸化ジルコニウムの結晶構造に着目し、第一原理計算により、酸化ハフニウムおよび酸化ジルコニウムが高い強誘電性を発現する結晶構造を見出した。上記構成に示した結晶構造が、大きな自発分極を備え、安定して高い強誘電性を発現することが明らかになった。
　第一原理計算には、平面波基底を用いた線形補強法（ＰＡＷ法）を用いた。波動関数のカットオフエネルギーは２５リュードベリ、電荷密度分布のカットオフエネルギーは２２５リュードベリとし、Ｋ点サンプリングメッシュは４×４×４を選択し、ユニットセルは１２原子を含む大きさとした。
　カットオフエネルギーやメッシュサイズなどを変えた計算や、擬ウルトラソフトポテンシャル法による計算と比較することで十分な収束および計算精度が得られていることの確認を行った。またプロセスや構造起因の応力が加わることを想定した計算も行った。応力等を変化させた場合、格子緩和を行うための再計算を行った。
　第一原理計算の結果、高い強誘電性が得られるためには、結晶構造が上記条件を満たす必要があることが分かった。
　第一原理計算により、酸化ハフニウムまたは酸化ジルコニウムに印加される応力が小さいと第三斜方晶は不安定であり、常圧または大気圧では単斜晶が安定であることが判明した。このため、常圧または大気圧では強誘電性の発現が困難と予想される。
　そして、第三斜方晶は、一定の応力下で特に安定であることが判明した。すなわち、１ＧＰａ以上４０ＧＰａ以下の応力下で特に安定であり、高い強誘電性が発現される。
　本計算における強誘電分極はベリー位相によるボルン有効電荷を用いて計算した。本実施形態の誘電体膜３０は、上記ｃ軸方向に、例えば典型的には０．５９８３Ｃ／ｍ２といった自発分極値が得られた。計算されたボルン有効電荷を以下に示す。
Figure JPOXMLDOC01-appb-M000001
　本実施形態の誘電体膜３０は、大きく、かつ、安定した自発分極を備えるため、安定した高い強誘電性を備える。したがって、例えば、１０ｎｍ以下の膜厚に薄膜化しても強誘電性が減衰したり消滅したりすることがない。よって、本実施形態の半導体装置は、微細化しても十分な記憶信号が得られるため、微細化が容易となる。
　なお、誘電体膜のＨｆ（ハフニウム）の原子濃度をｑ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足することが望ましい。下記関係が充足されることにより、より大きい自発分極が得られるため、一層安定した高い強誘電性を備える誘電体膜が実現される。
１．９５≦ｒ÷ｑ≦１．９９
　また、誘電体膜に、Ｚｒ（ジルコニウム）、Ｓｉ（シリコン）、Ｙ（イットリウム）、Ａｌ（アルミニウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｌｕ（ルテチウム）、Ｆ（フッ素）、Ｃｌ（塩素）、Ｎ（窒素）の群から選ばれる少なくとも１つの元素を含み、含まれる上記元素の合計の原子濃度をｓ、Ｈｆの原子濃度をｑとした場合に、下記の関係を充足することが望ましい。下記関係が充足されることにより、より大きい自発分極が得られるため、一層安定した高い強誘電性を備える誘電体膜が実現される。
０．０１≦ｓ÷（ｑ＋ｓ）≦０．２
　また、誘電体膜がＨｆ（ハフニウム）およびＺｒ（ジルコニウム）を含み、Ｈｆの原子濃度をｑ、Ｚｒの原子濃度をｔとした場合に、下記の関係を充足することが望ましい。下記関係が充足されることにより、より大きい自発分極が得られるため、一層安定した高い強誘電性を備える誘電体膜が実現される。
０．４≦ｑ÷（ｑ＋ｔ）≦０．６
　誘電体膜がＺｒ（ジルコニウム）を含み、Ｚｒの原子濃度をｔ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足することが望ましい。下記関係が充足されることにより、より大きい自発分極が得られるため、一層安定した高い強誘電性を備える誘電体膜が実現される。
１．９５≦ｒ÷ｔ≦２、４≦ｐ≦４０
　なお、誘電体膜中の各原子の原子濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ－ｍｉｃｒｏｂｒｏｂｅ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）法、ＡＥＳ（Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＸＰＳ（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＨＲ－ＲＢＳ法（Ｈｉｇｈ　Ｒｅｓｏｌｕｔｉｏｎ－Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋ　Ｓｃａｔｔｅｒｉｎｇ）により分析することが可能である。
　第１の導電層２０と誘電体膜３０との界面の最大凹凸幅、または、第２の導電層２２と誘電体膜３０との界面の最大凹凸幅が０．１５ｎｍ以上１．０ｎｍ以下であることが望ましい。これにより、上記式（１）～（１３）を充足する誘電体膜の形成が容易となる。最大凹凸幅は導電層の膜厚方向の凹凸の最大値と最小値の差分で定義される。ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）による半導体装置の断面観察により求めることが可能である。
　最大凹凸幅が上記範囲をはずれると、誘電体膜３０に適当な応力が印加されず、高い強誘電性を備える誘電体膜となりにくい。また、第１の導電層２０と誘電体膜３０との界面の最大凹凸幅、および、第２の導電層２２と誘電体膜３０との界面の最大凹凸幅の両方が０．１５ｎｍ以上１．０ｎｍ以下であることが望ましい。
　また、結晶構造中のＯ（２）サイトに存在するＯ（酸素）原子の、Ｈｆ四面体の中心位置からのずれ量が、０．０２ｎｍ以上であることが望ましい。ずれ量が０．０２ｎｍ以上であることにより、大きな自発分極が得られ、高い強誘電性を備える誘電体膜３０が実現される。
　また、誘電体膜３０の、原型単位胞のａ軸方向の軸長をａ、ｂ軸方向の軸長をｂ、ｃ軸方向の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とする。この場合に、上記式（７）～（１３）にかえて、下記式（７’）～（１３’）を充足することが望ましい。下記式（７’）～（１３’）を充足することで、より大きな自発分極が得られ、一層高い強誘電性を備える誘電体膜が実現される。
－０．００７４≦ｘ－ａ≦０．００３７
・・・（７’）
－０．００５７≦ｙ－ｂ≦０．００８９
・・・（８’）
－０．００５６≦ｚ－ｃ≦０．００１５
・・・（９’）
－０．００４３≦ｕ－ｃ÷ａ≦０．００５５
・・・（１０’）
－０．０３１≦ｖ－ａ÷ｂ≦０．００２４
・・・（１１’）
－０．０２８≦ｗ－ｃ÷ｂ≦０．００３
・・（１２’）
１≦ｐ≦３０
・・・（１３’）
　次に、本実施形態の誘電体膜および半導体装置の製造方法について、図３を参照しつつ説明する。
　まず、半導体基板１０を準備する。半導体基板１０は、例えば、シリコン（Ｓｉ）である。
　次に、ゲート半導体基板１０上に、公知の製造方法を用いて、ゲート絶縁膜１２およびゲート電極１４を形成する。ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。
　ゲート電極１４の両側の１０表面に、公知の製造方法を用いて、ソース不純物層１６とドレイン不純物層１８とを形成する。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）をイオン注入することにより形成する。
　次に、ゲート電極１４上に、公知の製造方法を用いて層間絶縁膜を形成する。層間絶縁膜は、例えば、酸化シリコン膜である。
　次に、下部キャパシタ電極（第１の導電層）２０を層間絶縁膜上に形成する。下部キャパシタ電極（第１の導電層）２０として、例えば、ＴｉＮ（窒化チタン）を堆積する。
　下部キャパシタ電極（第１の導電層）２０の堆積方法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の気相成膜法でも、スパッタ等の物理成膜法でもよい。
　下部キャパシタ電極（第１の導電層）２０表面の、最大凹凸幅が０．１５ｎｍ以上１．０ｎｍ以下とすることが望ましい。最大凹凸幅を上記範囲とすることにより、表面エンタルピーを適切な値に保つことができ、下部キャパシタ電極（第１の導電層）２０表面に形成される誘電体膜３０の強誘電性が高くなる。
　最大凹凸幅が上記範囲を下回ると、表面エンタルピーが小さくなるため誘電体膜３０に適当な応力が印加されず、第三斜方晶よりも単斜晶が安定となり、高い強誘電性を備える誘電体膜となりにくい。また、最大凹凸幅が上記範囲を上回ると、表面エンタルピーが増大することにより、第三斜方晶よりも非晶質な構造が安定となり、高い強誘電性を備える誘電体膜となりにくい。
　気相成膜法で下部キャパシタ電極（第１の導電層）２０を成膜する場合、膜中の不純物を脱離するために、成膜後に熱処理を行う場合がある。この熱処理後の最大凹凸幅を上記範囲とすることが望ましい。例えば、熱処理により、誘電体膜を構成する結晶の粒径が大きくなり、最大凹凸幅が上記範囲を超えることは望ましくない。
　次に、下部キャパシタ電極（第１の導電層）２０をパターニングし、下部キャパシタ電極（第１の導電層）２０上に、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる誘電体膜３０を堆積する。誘電体膜３０の堆積方法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の気相成膜法でも、スパッタ等の物理成膜法でもよい。
　誘電体膜３０表面の、最大凹凸幅が０．１５ｎｍ以上１．０ｎｍ以下とすることが望ましい。最大凹凸幅を上記範囲とすることにより、表面エンタルピーを適切な値に保つことができ、誘電体膜３０の強誘電性が高くなる。
　上述のように、最大凹凸幅が上記範囲を下回ると、表面エンタルピーが小さくなるため誘電体膜３０に適当な応力が印加されず、第三斜方晶よりも単斜晶が安定となり、高い強誘電性を備える誘電体膜となりにくい。また、最大凹凸幅が上記範囲を上回ると、表面エンタルピーが増大することにより、第三斜方晶よりも非晶質な構造が安定となり、高い強誘電性を備える誘電体膜となりにくい。
　誘電体膜３０が、酸化ハフニウムの場合、成膜後の誘電体膜３０は、例えば、非晶質である一方で、Ｈｆが＋４価であり、しかもＨｆの最近接原子がＯであって、Ｈｆに対してＯが７配位し、Ｏに対しＨｆが３．５配位している。
　誘電体膜３０が酸化ハフニウムの場合、誘電体膜３０中の酸素の原子濃度が低減されるような堆積方法を用いることが、高い強誘電性を得る観点から望ましい。すなわち、誘電体膜のＨｆ（ハフニウム）の原子濃度をｑ、Ｏ（酸素）の原子濃度をｒとした場合に、１．９５≦ｒ÷ｑ≦１．９９となるような条件で堆積することが望ましい。例えば、スパッタであれば、スパッタガス中の酸素分圧を低減させることで、誘電体膜３０中の酸素の原子濃度が低減される。
　誘電体膜３０の堆積直後に、例えば、不純物脱離のために、例えば、５００℃以下、３０秒以下の熱処理を加えてもかまわない。上記範囲の熱処理であれば、誘電体膜３０の構造変化を抑制できる。
　次に、誘電体膜３０上に、上部キャパシタ電極（第２の導電層）２２を形成する。上部キャパシタ電極（第２の導電層）２２として、例えば、ＴｉＮ（窒化チタン）を堆積する。上部キャパシタ電極（第２の導電層）２２は、誘電体膜３０へ外部の雰囲気中から酸素等の不純物が拡散により侵入することを防止する拡散防止膜としても機能する。
　上部キャパシタ電極（第２の導電層）２２の堆積方法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の気相成膜法でも、スパッタ等の物理成膜法でもよい。
　上部キャパシタ電極（第２の導電層）２２は、成膜時に非晶質であることが望ましい。また、成膜条件は、５００℃以下であることが望ましい。成膜温度が高いと、誘電体膜３０の構造が変化し、最終的に高い強誘電性を備える膜の製造が困難となる。
　誘電体膜３０表面の、最大凹凸幅を０．１５ｎｍ以上１．０ｎｍ以下として、誘電体膜３０を形成した場合、この最大凹凸幅を維持する条件で、上部キャパシタ電極（第２の導電層）２２を成膜することが望ましい。最大凹凸幅を上記範囲に維持することにより、表面エンタルピーを適切な値に保つことができ、誘電体膜３０の強誘電性が高くなる。
　上述のように、最大凹凸幅が上記範囲を下回ると、表面エンタルピーが小さくなるため誘電体膜３０に適当な応力が印加されず、第三斜方晶よりも単斜晶が安定となり、高い強誘電性を備える誘電体膜となりにくい。また、最大凹凸幅が上記範囲を上回ると、表面エンタルピーが増大することにより、第三斜方晶よりも非晶質な構造が安定となり、高い強誘電性を備える誘電体膜となりにくい。
　上部キャパシタ電極（第２の導電層）２２の形成後、誘電体膜３０を結晶化させるための熱処理（アニール）を行う。熱処理の温度は、５００℃以上６００℃以下が望ましい。上記範囲を下回ると、誘電体膜３０を結晶化させ、空間群Ｐｂｃ２１（空間群番号２９番）の結晶構造とすることが困難である。また、上記範囲を上回ると、半導体装置を構成する他の金属材料等が破壊されるおそれがある。
　熱処理の時間は、５秒以上６０秒以下であることが望ましい。上記範囲を下回ると、誘電体膜３０が十分に結晶化できないおそれがある。また、上記範囲を上回ると、上部キャパシタ電極（第２の導電層）２２が、外部の雰囲気からの不純物拡散を十分に抑制できないおそれがある。また、下部キャパシタ電極（第１の導電層）２０や上部キャパシタ電極（第２の導電層）２２が、誘電体膜３０と反応するおそれがある。
　仮に、半導体装置を構成する他の材料が十分な耐熱性を備える場合、５００℃以上６００℃以下の温度で熱処理を行うことも可能である。もっとも、８５０℃以上の温度で熱処理を行う場合、８５０℃以上の時間が１０ミリ秒以下であることが望ましい。また、８５０℃以上の温度で熱処理を行う場合、８００℃から所定の温度までの温度上昇時の温度変化および８００℃までの温度降下時の温度変化が、２×１０５℃／秒以上であることが望ましい。このような急速な熱処理により、低温で安定な強誘電性の低い結晶構造となることなく所定の結晶化温度に到達でき、また、誘電体膜３０が周囲からの応力を受けた状態で流動性が低下して固定されることで、高い強誘電性を備える結晶構造が実現されやすくなる。このような急速な熱処理は、例えば、フラッシュランプアニールによって実現される。
　その後、公知の製造方法により、誘電体膜３０、および、上部キャパシタ電極（第２の導電層）２２をパターニングする。その後、公知の製造方法により、層間絶縁膜、コンタクトプラグ２６ａ～２６ｄ、配線２８、ビット線３２およびプレート線３４を形成する。以上の製造方法によって、図３に示す半導体装置が製造される。
　なお、誘電体膜３０に応力を印加する目的で、誘電体膜３０と異なる熱膨張係数を備える材料を、誘電体膜３０の側面に形成し、熱処理を加える工程を設けてもかまわない。誘電体膜３０と異なる熱膨張係数を備える材料としては、例えば、非晶質の酸化シリコン膜や、窒化シリコン膜、窒化アルミニウム膜、酸化アルミニウム膜等が適用できる。熱処理は、例えば、６００℃以上８００℃以下、１０秒以上３０秒以下の条件で行う。
　以上、本実施形態によれば、薄膜化しても強誘電性を保持することができる誘電体膜が実現される。また、本実施形態によれば、薄膜化しても強誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
（第２の実施形態）
　本実施形態の半導体装置は、１トランジスタ型（１Ｔ型）のＦｅＲＡＭであること以外第１の実施形態と同様である。誘電体膜の構成については第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
　図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体のキャパシタを備える１トランジスタ型（１Ｔ型）のＦｅＲＡＭである。
　本実施形態の半導体装置は、半導体基板（第１の導電層）１１と、半導体基板１１上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成される誘電体膜３０と、誘電体膜３０上に形成されるゲート電極（第２の導電層）１５を備える。
　なお、本実施形態においては、ゲート絶縁膜１２は必ずしも必須の構成ではない。ゲート絶縁膜１２が存在しないことによりトランジスタの駆動力を高めることが可能となるため微細化に有利である。これは本実施形態にて誘電体膜３０にＨｆＯ２を主成分もしくは半分程度含む強誘電体を用いるからこそ可能になる構造である。
　また、誘電体膜３０を作製する際に、下地の半導体基板１１が酸化されることで絶縁膜が形成されても、本実施形態の半導体装置の動作には支障はない。ゲート電極１５の両側の半導体基板１１表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。
　半導体基板（第１の導電層）１１、ゲート絶縁膜１２、誘電体膜３０、ゲート電極（第２の導電層）１５、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが形成される。そして、半導体基板（第１の導電層）１１、ゲート絶縁膜１２、誘電体膜３０、ゲート電極（第２の導電層）１５によりメモリデータを記憶するキャパシタが構成される。ゲート電極１５は、ＦｅＲＡＭのワード線として機能する。
　半導体基板１１は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１５は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１１中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
　誘電体膜３０は、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる酸化物である。誘電体膜３０は、第１の実施形態と同様の結晶構造を備える強誘電体膜である。
　本実施形態の半導体装置は、第１のビット線５２と第２のビット線５４とを備える。第１のビット線５２は、コンタクトプラグ５６ａを介してソース不純物層１６に電気的に接続される。第２のビット線５４は、コンタクトプラグ５６ｂを介してドレイン不純物層１８に接続される。第１のビット線５２、第２のビット線５４、コンタクトプラグ５６ａ、コンタクトプラグ５６ｂは、例えば、導電性の金属、金属化合物で形成される。
　各配線、電極、コンタクトプラグの間には、層間絶縁膜３６が設けられる。層間絶縁膜３６は、例えば、酸化シリコン膜である。
　本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線５２または第２のビット線５４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線５２と第２のビット線５４との間に流れる電流値で１／０を判定する。
　本実施形態によれば、薄膜化しても強誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
（第３の実施形態）
　本実施形態の半導体装置は、いわゆるＢｉＣＳ（Ｂｉｔ－Ｃｏｓｔ　Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の不揮発性半導体装置である点で、第１または第２の実施形態と異なっている。誘電体膜自体については第１の実施形態と同様である。したがって、第１または第２の実施形態と重複する内容については記述を省略する。
　図６は、本実施形態の半導体装置の３次元概念図である。図７は、図６のＸＹ模式断面図である。図８は、図７のＸＺ模式断面図である。
　本実施形態の半導体装置は、例えば、シリコンの基板６０上に、絶縁層７６と制御ゲート電極層６４が交互に複数積層される積層体７０を備えている。絶縁層７６は、例えば、酸化シリコン膜である。また、制御ゲート電極層（第２の導電層）６４は、例えば、不純物がドープされて導電性を付与された多結晶シリコンである。
　そして、積層体７０の上面から最下層の制御ゲート電極層６４まで貫通する孔が設けられる。そして、その孔内の制御ゲート電極層６４の側面に誘電体膜３０が設けられる。
　誘電体膜３０は、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる酸化物である。誘電体膜３０は、第１の実施形態と同様の結晶構造を備える強誘電体膜である。
　さらに誘電体膜３０の内面にゲート絶縁膜６２が設けられる。ゲート絶縁膜６２は、例えば、酸化シリコン膜である。本実施形態においては、ゲート絶縁膜６２は必ずしも必要ない。
　また、ゲート絶縁膜６２の内面に、柱状の半導体層（第１の導電層）８０が形成されている。半導体層８０は、例えば、シリコンである。
　なお、図６、図８中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層（第１の導電層）８０上にゲート絶縁膜６２、ゲート絶縁膜１２上に誘電体膜３０、誘電体膜３０上に制御ゲート電極層６８が形成される構造となっている。そして、このメモリセルが１トランジスタ型のＦｅＲＡＭのセルであり、このセルが縦方向に直列接続されている。
　本実施形態の半導体装置によれば薄膜化しても強誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
　さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１または第２の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
　図９は、本実施形態の変形例の半導体装置の模式断面図である。誘電体膜３０がメモリセル毎に分断されておらず、連続していること以外は上記実施形態と同様である。本変形例によっても上記実施形態と同様の効果を得ることが可能となる。
（第４の実施形態）
　本実施形態の半導体装置は、強誘電体薄膜を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を用いた不揮発性半導体装置である点で、第１の実施形態と異なっている。誘電体膜については第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
　図１０は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
　本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
　半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、酸化シリコン膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
　また、本実施形態の半導体装置は、下部電極（第１の導電層）９０と、上部電極（第２の導電層）９２とを備える。そして、下部電極９０と、上部電極９２との間に、誘電体膜３０が形成されている。また、誘電体膜３０と上部電極９２との間に、絶縁膜９４が設けられる。下部電極９０、誘電体膜３０、絶縁膜９４、および上部電極９２により、トンネル接合素子が構成される。
　下部電極９０および上部電極９２は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極９０はＴｉＮ（窒化チタン）である。例えば、上部電極９２はＡｕ（金）である。
　誘電体膜３０は、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる酸化物である。誘電体膜３０は、第１の実施形態と同様の結晶構造を備える強誘電体膜である。
　絶縁膜９４は常誘電体膜であり、例えば、酸化ランタンアルミニウム（ＬＡＯ）である。
　ドレイン不純物層１８と下部電極９０は、コンタクトプラグ９６ａを介して電気的に接続される。また、本実施形態の半導体装置は、第１のビット線１０２と第２のビット線１０４とを備える。第１のビット線１０２は、コンタクトプラグ９６ｂを介してソース不純物層１６に電気的に接続される。第２のビット線１０４は、コンタクトプラグ９６ｃを介して上部電極９２に接続される。第１のビット線１０２、第２のビット線１０４、コンタクトプラグ９６ａ、９６ｂ、９６ｃは、例えば、導電性の金属、金属化合物で形成される。
　各配線、電極、コンタクトプラグの間には、層間絶縁膜１０６が設けられる。層間絶縁膜１０６は、例えば、酸化シリコン膜である。
　本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線１０２と第２のビット線１０４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線１０２と第２のビット線１０４の間に流れるパルス電流値で１／０を判定する。パルス電流値は、誘電体膜３０の分極方向に依存して変化する。
　本実施形態によれば薄膜化しても強誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
（第５の実施形態）
　本実施形態の半導体装置は、強誘電体薄膜を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を用いた不揮発性半導体装置である点で、第１の実施形態と異なっている。誘電体膜については第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
　図１１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
　本実施形態の半導体装置は、基板２００と、基板２００上に形成される下部配線２０２を備える。下部配線２０２上にはメモリ選択用の整流素子２０４を備える。整流素子２０４は、必ずしも必須の構成要素ではない。
　整流素子２０４の上に抵抗変化素子２０６が形成され、抵抗変化素子２０６の上には上部配線２０８が形成される。下部配線２０２および上部配線２０８は、ビット線またはワード線として機能する。本実施形態は、クロスポイント型のメモリセルを備える不揮発性半導体装置である。
　図１２は、本実施形態の抵抗変化素子の第１の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第２の誘電体膜２１４、第２の誘電体膜２１４上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
　なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
　図１３は、本実施形態の抵抗変化素子の第２の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の第２の誘電体膜２１４、第２の誘電体膜２１４上の上部電極２１６を備えている。
　なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
　図１４は、本実施形態の抵抗変化素子の第３の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
　上部電極２１６と下部電極２１０は、異なる材質の電気伝導体である。なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
　第１、第２、第２の構成例において、下部電極２１０および上部電極２１６は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極２１０はＴｉＮ（窒化チタン）である。例えば、上部電極２１６はＴａ（タンタル）である。
　第１の誘電体膜２１２は、Ｈｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が含まれる酸化物である。誘電体膜３０は、第１の実施形態と同様の結晶構造を備える強誘電体膜である。
　第２の誘電体膜２１４は常誘電体膜であり、例えば、酸化ランタンアルミニウム（ＬＡＯ）である。
　本実施形態のメモリは、書き込み時には、ワード線とビット線でメモリセルを選択し、ワード線とビット線との間に電圧を印加することで、第１の誘電体膜２１２の分極方向を変化させる。読み出し時には、ビット線とワード線の間に流れる電流値で１／０を判定する。パルス電流値は、誘電体膜３０の分極方向に依存して変化する。
　本実施形態において整流素子２０４を用いる場合、ワード線とビット線で選択したメモリセル以外に電流が流れることを阻止することが可能である。
　一方、本実施形態において整流素子２０４を用いない場合、第１、第２、第２の構成例の抵抗変化素子２０６そのものに整流機能を持たせる。このような構成にすることでメモリ構造を単純化することが可能となるため、大容量化により適した構成となる。
　本実施形態によれば薄膜化しても強誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
（第６の実施形態）
　本実施形態の半導体装置は、誘電体膜に強誘電体ではなく、フェリ誘電体を用いること以外は、第１ないし第５の実施形態と同様である。したがって、第１ないし第５の実施形態と重複する内容については記述を省略する。
　本実施形態では、例えば、誘電体膜３０が、Ｐｂｃ２１を原型単位格子とした２倍周期の超格子構造の第一斜方晶Ｐｂｃａ（空間群番号６１番）と、Ｐｂｃ２１（空間群番号２９番）を含む膜である。
　誘電体膜３０は、例えば、ハフニウム酸化物にストロンチウム（Ｓｒ）が含まれるＨｆ（Ｓｒ）Ｏ２である。この膜は、第一原理計算によるトータルエネルギーの見積もりによるとＰｂｃ２１を原型単位格子とした２倍周期の超格子構造の第一斜方晶Ｐｂｃａ（空間群番号６１番）とＰｂｃ２１を含む膜である。
　マクロスコピックにＰｂｃ２１とＰｂｃａに相分離した膜と、ミクロスコピックに数原子層単位でＰｂｃ２１とＰｂｃａが混在した膜のどちらの場合でも、Ｐｂｃ２１の割合が高いとフェリ誘電体に、Ｐｂｃａの割合が高くなるにつれ反強誘電体に近づく。電気特性的にはフェリ誘電体においても自発分極を持つ。このため、完全にＰｂｃａのみとなる場合を除いて不揮発性のメモリデバイスの誘電体膜として有効に作用する。
　ミクロスコピックにＰｂｃ２１とＰｂｃａが層状に積層された構造となっている場合、長周期の超格子構造が実現しているものとみなすことも可能である。またＰｂｃ２１とＰｂｃａの混合膜は必ずしもＨｆ（Ｓｒ）Ｏ２に限ったものではない。第一原理計算によればＨｆ（Ｓｒ）Ｏ２の場合が最もＰｂｃ２１とＰｂｃａのエネルギーが近接するが、他のＨｆＯ２やＨｆ（Ｓｉ）Ｏ２などの構造でもＰｂｃ２１とＰｂｃａの両者はエネルギー的に非常に近い関係にあり、同様の混在状況を実現することが可能である。
　本実施形態によれば薄膜化してもフェリ誘電性を保持することができる誘電体膜を備える半導体装置が実現される。よって、微細化に適した半導体装置が実現される。
　以下、本発明の実施例を説明する。
（実施例１）
　第１の導電層、誘電体膜、第２の導電層で形成されるキャパシタを以下の方法で作製した。
　（１００）面が出たシリコン基板をＲＣＡ洗浄した上に第１の導電層として、スパッタにより膜厚８ｎｍのＴｉＮ膜を形成した。表面の最大凹凸幅を０．１５ｎｍ以上１．０ｎｍ以下とした。
　次に、ＴｉＮ膜上に、真空一貫プロセスによるスパッタ法により、誘電体膜として酸化ハフニウム膜を形成した。酸化ハフニウム膜のＨｆ（ハフニウム）の原子濃度をｑ、Ｏ（酸素）の原子濃度をｒとした場合に、１．９５≦ｒ÷ｑ≦１．９９となるようスパッタ条件を調整した。
　次に、酸化ハフニウム膜上に第２の導電層として、真空一貫プロセスによるスパッタにより膜厚８ｎｍのＴｉＮ膜を形成した。表面の最大凹凸幅を０．１５ｎｍ以上１．０ｎｍ以下とした。次に真空一貫プロセスによるスパッタにより膜厚５０ｎｍのＴａ膜を形成した。
　その後、フラッシュランプアニールにより、１０００℃の熱処理を行い、酸化ハフニウム膜を結晶化させた。８５０℃以上の時間は１０ミリ秒以下となる条件で熱処理を行った。また、８００℃までの温度降下時の温度変化が、２×１０５℃／秒以上とした。さらに、膜上にレジスト塗布によりゲート電極パターンを形成した。その後ＲＩＥ加工により上部電極を局所的に多数残すことで上部電極を分離した。
　誘電体膜をＸ線回折法により解析することで、膜の格子定数（上記定義による軸長ａ、ｂ、ｃ）は、（ａ、ｂ、ｃ、ｃ／ａ、ａ／ｂ、ｃ／ｂ）＝（０．５０６９、０．５２２６、０．５０７５、１．００１１、０．９６９９、０．９７１１）となっており、（ｐ、ｘ、ｙ、ｚ、ｕ、ｖ、ｗ）＝（１、０．５０４７、０．５２４３、０．５０６５、１．００３７、０．９６２７、０．９６１１）において、（ｘ－ａ、ｙ－ｂ、ｚ－ｃ、ｕ－ｃ／ａ、ｖ－ａ／ｂ、ｗ－ｃ／ｂ）＝（－０．００２２、０．００１７、－０．００１０、０．００２６、－０．００７２、－０．００５０）となり、上記式（１）～（１３）を充足していた。
　このように形成した、第１の導電層、誘電体膜、第２の導電層で形成されるキャパシタを評価することで、０．５０００Ｃ／ｍ２という高い自発分極値が得られた。この値は、第一原理計算で予測される値よりも低いため、例えば、誘電体膜の製造方法を改善することで更なる特性向上が期待できる。
（実施例２）
　酸化ハフニウム膜にＹ（イットリウム）を添加する以外は、実施例１と同様の方法で、第１の導電層、誘電体膜、第２の導電層で形成されるキャパシタを作製した。
　誘電体膜をＸ線回折法により解析することで、膜の格子定数（上記定義による軸長ａ、ｂ、ｃ）は、（ａ、ｂ、ｃ、ｃ／ａ、ａ／ｂ、ｃ／ｂ）＝（０．５１２０、０．５１５５、０．５１２０、１．００００、０．９９３２、０．９９３２）となっており、（ｐ、ｘ、ｙ、ｚ、ｕ、ｖ、ｗ）＝（１、０．５０４７、０．５２４３、０．５０６６、１．００３７、０．９６２７、０．９６６１）において、（ｘ－ａ、ｙ－ｂ、ｚ－ｃ、ｕ－ｃ／ａ、ｖ－ａ／ｂ、ｗ－ｃ／ｂ）＝（－０．００７３、０．００８８、－０．００５５、０．００３７、－０．０３０５、－０．０２７１）となり、上記式（１）～（１３）を充足していた。
　また、第１の導電層、誘電体膜、第２の導電層で形成されるキャパシタを評価することで、０．５０００Ｃ／ｍ２という高い自発分極値が得られた。この値は、第一原理計算で予測される値よりも低いため、例えば、誘電体膜の製造方法を改善することで更なる特性向上が期待できる。
　以上、実施形態では、主に誘電体膜が酸化ハフニウム膜の場合を例に説明したが、誘電体膜が酸化ジルコニウムであってもかまわない。また、ハフニウムとジルコニウムの両方を含む酸化物であってもかまわない。
　本発明のいくつかの実施形態または実施例を説明したが、これらの実施形態または実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (11)

  1. 　第１の導電層と、
    　第２の導電層と、
    　前記第１の導電層と前記第２の導電層との間に設けられ、蛍石型の結晶を含み、前記結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、前記原型単位胞の前記ａ軸の軸長をａ、前記ｂ軸の軸長をｂ、前記ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、下記式（１）～（１３）を充足し、陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が入り、前記陰イオンサイトにはＯ（酸素）が入る誘電体膜と、
    を備えることを特徴とする半導体装置。
    ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
    ・・・（１）
    ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
    ・・・（２）
    ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
    ・・・（３）
    ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
    ・・・（４）
    ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
    ・・・（５）
    ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
    ・・・（６）
    －０．００７４≦ｘ－ａ≦０．０２６
    ・・・（７）
    －０．００７５≦ｙ－ｂ≦０．０２６
    ・・・（８）
    －０．００５６≦ｚ－ｃ≦０．００６
    ・・・（９）
    －０．０６３≦ｕ－ｃ÷ａ≦０．００５５
    ・・・（１０）
    －０．０３１≦ｖ－ａ÷ｂ≦０．００２４
    ・・・（１１）
    －０．０７７≦ｗ－ｃ÷ｂ≦０．００６
    ・・（１２）
    １≦ｐ≦４０
    ・・・（１３）
  2. 　前記誘電体膜のＨｆ（ハフニウム）の原子濃度をｑ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足する請求項１記載の半導体装置。
    １．９５≦ｒ÷ｑ≦１．９９
  3. 　前記誘電体膜が、Ｚｒ、Ｓｉ、Ｙ、Ａｌ、Ｓｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｆ、Ｃｌ、Ｎの群から選ばれる少なくとも１つの元素を含み、前記元素の合計の原子濃度をｓ、Ｈｆの原子濃度をｑとした場合に、下記の関係を充足する請求項１または請求項２記載の半導体装置。
    ０．０１≦ｓ÷（ｑ＋ｓ）≦０．２
  4. 　前記誘電体膜がＨｆ（ハフニウム）およびＺｒ（ジルコニウム）を含み、Ｈｆの原子濃度をｑ、Ｚｒの原子濃度をｔとした場合に、下記の関係を充足する請求項１記載の半導体装置。
    ０．４≦ｑ÷（ｑ＋ｔ）≦０．６
  5. 　前記誘電体膜がＺｒ（ジルコニウム）を含み、Ｚｒの原子濃度をｔ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足する請求項１記載の半導体装置。
    １．９５≦ｒ÷ｔ≦２、４≦ｐ≦４０
  6. 　前記第１の導電層と前記誘電体膜との界面の最大凹凸幅、または、前記第２の導電層と前記誘電体膜との界面の最大凹凸幅が０．１５ｎｍ以上１．０ｎｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 　蛍石型の結晶を含み、前記結晶の原型単位胞の３つの軸のうち、反転対称性がない方向の軸をｃ軸、異なる配置位置の陰イオンが形成する２種の原子面の積層方向をａ軸、残りをｂ軸とし、前記原型単位胞の前記ａ軸の軸長をａ、前記ｂ軸の軸長をｂ、前記ｃ軸の軸長をｃとし、媒介変数をｐとし、ｘ、ｙ、ｚ、ｕ、ｖ、ｗを媒介変数ｐを用いて表される値とした場合に、下記式（１）～（１３）を充足し、陽イオンサイトにはＨｆ（ハフニウム）またはＺｒ（ジルコニウム）の少なくともいずれか一方が入り、前記陰イオンサイトにはＯ（酸素）が入る誘電体膜。
    ｘ＝０．０００００７７２９３×ｐ×ｐ－０．０００９１４８４×ｐ＋０．５０５５６
    ・・・（１）
    ｙ＝０．０００００８９６５９×ｐ×ｐ－０．０００８２２４６×ｐ＋０．５２５１２
    ・・・（２）
    ｚ＝－０．００００１２６２５×ｐ×ｐ－０．０００４５１４９×ｐ＋０．５０６９６
    ・・・（３）
    ｕ＝－０．００００４２６６５×ｐ×ｐ＋０．０００９７９７１×ｐ＋１．００２８
    ・・・（４）
    ｖ＝－０．０００３２７０１×ｐ＋０．９６３０６
    ・・・（５）
    ｗ＝－０．００００４２１９４×ｐ×ｐ＋０．０００６８４０４×ｐ＋０．９６５４３
    ・・・（６）
    －０．００７４≦ｘ－ａ≦０．０２６
    ・・・（７）
    －０．００７５≦ｙ－ｂ≦０．０２６
    ・・・（８）
    －０．００５６≦ｚ－ｃ≦０．００６
    ・・・（９）
    －０．０６３≦ｕ－ｃ÷ａ≦０．００５５
    ・・・（１０）
    －０．０３１≦ｖ－ａ÷ｂ≦０．００２４
    ・・・（１１）
    －０．０７７≦ｗ－ｃ÷ｂ≦０．００６
    ・・（１２）
    １≦ｐ≦４０
    ・・・（１３）
  8. 　前記誘電体膜のＨｆ（ハフニウム）の原子濃度をｑ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足する請求項７記載の誘電体膜。
    １．９５≦ｒ÷ｑ≦１．９９
  9. 　前記誘電体膜が、Ｚｒ、Ｓｉ、Ｙ、Ａｌ、Ｓｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｆ、Ｃｌ、Ｎの群から選ばれる少なくとも１つの元素を含み、前記元素の合計の原子濃度をｓ、Ｈｆの原子濃度をｑとした場合に、下記の関係を充足する請求項７または請求項８記載の誘電体膜。
    ０．０１≦ｓ÷（ｑ＋ｓ）≦０．２
  10. 　前記誘電体膜がＨｆ（ハフニウム）およびＺｒ（ジルコニウム）を含み、Ｈｆの原子濃度をｑ、Ｚｒの原子濃度をｔとした場合に、下記の関係を充足する請求項７記載の誘電体膜。
    ０．４≦ｑ÷（ｑ＋ｔ）≦０．６
  11. 　前記誘電体膜がＺｒ（ジルコニウム）を含み、Ｚｒの原子濃度をｔ、Ｏ（酸素）の原子濃度をｒとした場合に、下記の関係を充足する請求項７記載の誘電体膜。
    １．９５≦ｒ÷ｔ≦２、４≦ｐ≦４０
     
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