JP2004015047A - 強誘電体メモリトランジスタおよびその製造方法 - Google Patents

強誘電体メモリトランジスタおよびその製造方法 Download PDF

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Abstract

【課題】リーク電流にともなうトランジスタのメモリ保持特性が劣化しない不揮発性強誘電体メモリデバイスを提供すること。
【解決手段】本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、ゲート領域上に位置するゲートスタックと、基板とゲートスタック上に位置するパッシベーション酸化物層と、ソース領域、ドレイン領域およびゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備える。ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含む。
【選択図】　図４

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ保持時間の長い１トランジスタ強誘電体ＲＡＭの製造に関し、詳細には、Ｈｉｇｈ−ｋ誘電体にカプセル化された強誘電体素子を有する強誘電体ＲＡＭに関する。
【０００２】
【従来の技術】
従来の１トランジスタ金属−強誘電体−酸化物−半導体（ＭＦＯＳ）ゲートスタックは、上部電極と、強誘電体層と、酸化物層とを備える。このようなデバイスはプログラミングされた後、電子または正孔が、上部電極から強誘電体層内へと流れ、強誘電体層内でトラップされ得る。トラップ電荷の極性は、分極電荷の極性と異なる。これらのトラップ電荷が分極電荷を補償するため、メモリウィンドウが小さくなる。この結果、トランジスタのメモリ保持特性が劣化する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リーク電流にともなうトランジスタのメモリ保持特性が劣化しない不揮発性強誘電体メモリデバイスを提供することである。
【０００４】
本発明の別の目的は、Ｈｉｇｈ−ｋ誘電体にカプセル化された強誘電体素子を備えた強誘電体メモリセルを提供することである。
【０００５】
【課題を解決するための手段】
本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、該ゲート領域上に位置するゲートスタックと、
該基板と該ゲートスタック上に位置するパッシベーション酸化物層と、該ソース領域、該ドレイン領域および該ゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備え、該ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、該Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、該Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含み、これにより上記目的を達成する。
【０００６】
前記Ｈｉｇｈ−ｋ絶縁体素子は、ＨｆＯ２と、ＺｒＯ２と、ＨｆＺｒＯＸとからなる材料群から選択される材料から形成されてもよい。
【０００７】
前記Ｈｉｇｈ−ｋ絶縁体素子の厚さは、約２ｎｍ〜１０ｎｍの範囲であってもよい。
【０００８】
前記強誘電体素子は、ＰＧＯと、ＰＺＴと、ＢＴＯと、ＳＢＴＯと、ＳＢＴＮとからなる材料群から選択された材料から形成されてもよい。
【０００９】
前記強誘電体素子の厚さは、約１００ｎｍ〜６００ｎｍの範囲であってもよい。
【００１０】
前記上部電極は、銅と、アルミニウムと、イリジウムと、プラチナとからなる材料群から選択された材料から形成されてもよい。
【００１１】
本発明による強誘電体メモリトランジスタを製造する方法は、ａ）ソース領域、ゲート領域、ドレイン領域および酸化物素子分離領域を形成する工程を包含する基板を調整する工程と、ｂ）該基板上に犠牲酸化物層を堆積する工程と、ｃ）該犠牲酸化物層上にゲート置換ホルダ層を堆積する工程と、ｄ）該ゲート領域上に位置する該ゲート置換ホルダ層および該犠牲酸化物層をマスクして、該ソース領域、該ドレイン領域および該酸化物素子分離領域上の該ゲート置換ホルダ層および該犠牲酸化物層を除去する工程と、ｅ）該ゲート置換ホルダ層の約２倍の厚さまで、該工程ａ）〜ｄ）によって得られた構造上に酸化物層を堆積する工程と、ｆ）該ゲート置換ホルダ層の高さまで該工程ａ）〜ｅ）で得られた構造を平滑化する工程と、ｇ）該ゲート領域上にある該ゲート置換ホルダ層および該犠牲酸化物層を除去し、ゲート置換ホルダ構造を形成する工程と、ｈ）該工程ａ）〜ｇ）によって得られた構造上にＨｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程と、ｉ）該第１のＨｉｇｈ−ｋカップを強誘電体材料で充填し、強誘電体素子を形成する工程と、ｊ）該酸化物層の上面まで該強誘電体素子を平滑化する工程と、ｋ）該工程ａ）〜ｊ）で得られる構造上にさらなるＨｉｇｈ−ｋ絶縁体層を堆積し、該強誘電体素子上に第２のＨｉｇｈ−ｋカップを形成する工程と、ｌ）該第２のＨｉｇｈ−ｋカップ上に上部電極を堆積し、ゲート電極およびゲートスタックを形成する工程と、ｍ）該工程ａ）〜ｌ）によって得られる構造上にパッシベーション酸化物層を堆積する工程と、ｎ）該パッシベーション酸化物層をエッチングして、該ソース領域、該ドレイン領域および該ゲートスタックそれぞれへのコンタクトバイアを形成する工程と、ｏ）該工程ａ）〜ｎ）によって得られる構造をメタライゼーションする工程とを包含し、これにより上記目的を達成する。
【００１２】
前記Ｈｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程ｇ）は、ＨｆＯ２と、ＺｒＯ２と、ＨｆＺｒＯＸとからなる材料群からＨｉｇｈ−ｋ絶縁体材料を選択する工程を包含してもよい。
【００１３】
前記Ｈｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程ｇ）は、Ｈｉｇｈ−ｋ材料層を約２ｎｍ〜１０ｎｍの厚さに堆積する工程を包含してもよい。
【００１４】
前記第１のＨｉｇｈ−ｋカップを強誘電体材料で充填する工程ｈ）は、ＰＧＯと、ＰＺＴと、ＢＴＯと、ＳＢＴＯと、ＳＢＴＮとからなる材料群から強誘電体材料を選択する工程を包含してもよい。
【００１５】
前記第１のＨｉｇｈ−ｋカップを強誘電体材料で充填する工程ｈ）は、該第１のＨｉｇｈ−ｋカップを該強誘電体材料で約１００ｎｍ〜６００ｎｍの厚さに充填する工程を包含してもよい。
【００１６】
前記第２のＨｉｇｈ−ｋカップ上に上部電極を堆積し、ゲート電極およびゲートスタックを形成する工程ｋ）は、銅と、アルミニウムと、イリジウムと、プラチナとからなる材料群から上部電極材料を選択する工程を包含してもよい。
【００１７】
前記ゲート置換ホルダ層を堆積する工程ｃ）は、窒化シリコンとポリシリコンとからなる材料群から選択された材料層を堆積する工程を包含してもよい。
【００１８】
本発明の上記解決手段および目的は、本発明の原理を素早く理解できるように設けられている。以下に示す発明の好適な実施の形態の詳細な説明を添付の図面とともに参照することによって、本発明をより完全に理解することができる。
【００１９】
【発明の実施の形態】
（関連出願）
本願は、２００１年３月２８日に出願された、Ｈｓｕらの「ＭＦＯＳ　ｍｅｍｏｒｙ　ｔｒａｎｓｉｓｔｏｒ　ａｎｄ　ｍｅｔｈｏｄ　ｏｆ　ｆａｂｒｉｃａｔｉｎｇ　ｓａｍｅ」と称する米国特許出願第０９／８２０，０３９号に関連する。
【００２０】
図１は、従来のトランジスタ１０の模式図を示す。従来のトランジスタ１０は、例えば、金属−強誘電体−酸化物−半導体（ＭＦＯＳ）トランジスタ、または、金属−強誘電体−絶縁体−半導体（ＭＦＩＳ）トランジスタ等の典型的な最新のトランジスタである。
【００２１】
トランジスタ１０は、ソース領域１４と、ドレイン領域１６と、ゲート領域１８とを有する基板１２と、ゲート領域１８上のゲートスタック２０とを備える。
【００２２】
ゲートスタック２０は、Ｈｉｇｈ−ｋ絶縁体２２と、強誘電体素子２４と、上部電極２６とを有する。従来技術では、Ｈｉｇｈ−ｋ絶縁体２２は、強誘電体素子２４の下および周りに配置されている。この構造は、パッシベーション酸化物２８で覆われる。パッシベーション酸化物２８は、ソース領域１４用の金属コンタクト３０と、ゲートスタック２０用の金属コンタクト３２と、ドレイン領域１６用の金属コンタクト３４を設けるために、内部に形成されたバイアを有する。
【００２３】
ゲートスタック２０は、金属−強誘電体薄膜−絶縁体上シリコン基板（ＭＦＩＳ）を含む。Ｈｉｇｈ−ｋ絶縁体２２は、高誘電率および低リーク電流を有している。このようなＨｉｇｈ−ｋ絶縁体２２は、ＨｆＯ２、ＺｒＯ２、または、ＨｆＺｒＯＸ等の材料から選択され得る。強誘電体素子２４は、鉛ゲルマニウム酸化物Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＢＴＯ）、ＳｒＢａ２Ｔａ２Ｏ９（ＳＢＴＯ）、および、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９（ＳＢＴＮ）からなる材料群から選択される。上部電極は、銅、アルミニウム、イリジウムまたはプラチナから形成され得る。このような構造を強誘電体キャパシタと呼ぶ。
【００２４】
図２は、図１の強誘電体キャパシタを低閾値電圧状態にプログラミングし、ゲートを接地電位にした後の、メモリ保持時の電荷と電界分布とを示す。矢印３６はＨｉｇｈ−ｋ絶縁体２２にかかる電圧ＶＯＸを表す。矢印３８は強誘電体（ＦＥ）素子２４にかかる電圧ＶＦＥを表す。参照符号４０は、ゲートスタック２０の上部における電圧Ｖ０を表す。これは、Ｈｉｇｈ−ｋ絶縁体２２および強誘電体素子２４に電圧が印加された状態である。Ｈｉｇｈ−ｋ絶縁体２２にかかる電圧の大きさは、強誘電体素子２４にかかる電圧の大きさに等しいが、方向は逆である。強誘電体素子２４にかかる電圧を減分極電圧と呼ぶ。
【００２５】
ＶＦＥ＝ＶＯＸ＝Ｖ００　　　　　　　　（１）
Ｖ００＝ＱＲ／（ＣＯＸ＋ＣＦＥ）　　　（２）
ここで、ＱＲは強誘電体素子２４の電荷であり、ＣＯＸはＨｉｇｈ−ｋ絶縁体２２のキャパシタンスであり、ＣＦＥは強誘電体素子２４のキャパシタンスである。
【００２６】
正孔または電子が、Ｈｉｇｈ−ｋ絶縁体２２から強誘電体素子（強誘電体薄膜）２４へと流れることはできない。しかしながら、上部電極２６には多数の電子および正孔が存在する。次に、上部電極２６からの正孔が強誘電体素子２４においてトラップされる現象を説明する。
【００２７】
図３ａは、電荷トラップを説明するための模式図を示す。正孔は、図３ａに示されるように上部電極２６から強誘電体素子２４へと移動し得る。この現象を金属−強誘電体−金属（ＭＦＭ）キャパシタのリーク電流と呼ぶ。正孔はＨｉｇｈ−ｋ絶縁体２２中を流れることはできない。なぜなら、Ｈｉｇｈ−ｋ絶縁体２２と強誘電体素子２４との界面の電位バリア、および、Ｈｉｇｈ−ｋ絶縁体２２にかかる電界の方向が強誘電体素子２４にかかる電界の方向と異なるためである。
【００２８】
図３ｂは、電荷トラップを説明するための別の模式図を示す。図３ａを参照して説明したように、強誘電体素子２４からＨｉｇｈ−ｋ絶縁体２２へと流れることができない正孔は、図３ｂに示されるように、強誘電体素子２４中にトラップされたままとなる。この場合、ＶＦＥおよびＶＯＸはともに０に等しくなる。強誘電体素子２４中にトラップされた正孔は、強誘電体素子２４中の分極した電子を補償する。これによって、メモリトランジスタのメモリウィンドウは減少し、デバイスのメモリ特性は劣化する。メモリトランジスタを高閾値電圧状態にプログラミングした場合は、電荷と電圧の方向は変化するが、電子の流れおよびトラップ機構は上述した通りである。
【００２９】
図４は、本発明による強誘電体メモリトランジスタ５０の模式図を示す。本発明の強誘電体メモリトランジスタ５０によれば、図１〜３を参照して説明したリーク電流にともなうメモリ保持の劣化をなくすために、強誘電体薄膜と上部電極との間にさらなる絶縁体を用いている。
【００３０】
トランジスタ５０は、ソース領域５４と、ドレイン領域５６と、ゲート領域５８とを有する基板５２と、ゲートスタック６０とを備える。ゲートスタック６０は、強誘電体素子６４をカプセル化するＨｉｇｈ−ｋ絶縁体６２と、上部電極６６とを有する。基板５２は、酸化物分離領域（酸化物素子分離領域）９０を有する。
【００３１】
Ｈｉｇｈ−ｋ絶縁体６２は、第１のＨｉｇｈ−ｋカップ（または、単に下部）６２Ｌと、第２のＨｉｇｈ−ｋカップ（または、単に上部）６２Ｕとを含む。第１のＨｉｇｈ−ｋカップ６２Ｌは、強誘電体素子６４とシリコン基板５２との間に配置され、強誘電体素子６４の側面を囲む。第２のＨｉｇｈ−ｋカップ６２Ｕは、強誘電体素子６４と上部電極６６との間に配置されている。このようにして、強誘電体素子６４は、Ｈｉｇｈ−ｋ絶縁体６２（第１のＨｉｇｈ−ｋカップ６２Ｌおよび第２のＨｉｇｈ−ｋカップ６２Ｕ）によってカプセル化される。この構造は、シリコン酸化物層９６およびパッシベーション酸化物６８で覆われる。このパッシベーション酸化物６８は、ソース領域５４用の金属コンタクト７０と、ゲートスタック６０用の金属コンタクト７２と、ドレイン領域５６用の金属コンタクト７６とを設けるために、内部に形成されたバイアを有する。ゲートスタック６０は、金属−強誘電体薄膜−絶縁体上シリコン基板（ＭＦＩＳ）を含む。
【００３２】
Ｈｉｇｈ−ｋ絶縁体６２は、高誘電率および低リーク電流を有する。このようなＨｉｇｈ−ｋ絶縁体６２は、ＨｆＯ２、ＺｒＯ２、または、ＨｆＺｒＯＸからなる材料群から選択され得る。強誘電体素子６４は、鉛ゲルマニウム酸化物Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＢＴＯ）、ＳｒＢａ２Ｔａ２Ｏ９（ＳＢＴＯ）、および、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９（ＳＢＴＮ）からなる材料群から選択される。上部電極は、銅、アルミニウム、イリジウムまたはプラチナからなる材料群から形成され得る。
【００３３】
図５は、本発明による強誘電体メモリトランジスタの状態を示す。詳細には、図５は、強誘電体メモリトランジスタを低閾値電圧にプログラミングし、ゲート電圧を接地電位に戻した後の、電界の方向および電荷分布を示す。強誘電体素子６４にかかる電圧７８（ＶＦＥ）は、第１のＨｉｇｈ−ｋカップ６２Ｌにかかる電圧（矢印７６のＶＯＸ１）と、第２のＨｉｇｈ−ｋカップ６２Ｕにかかる電圧（矢印８０のＶＯＸ２）との和に等しい。強誘電体素子６４の電界の方向は、第１のＨｉｇｈ−ｋカップ６２Ｌおよび第２のＨｉｇｈ−ｋカップ６２Ｕの電界の方向と逆になる。従来技術に見られた通常のリーク電流にともなう劣化機構は、この構造には存在しない。これは、２つの絶縁体（第１および第２のＨｉｇｈ−ｋカップ６２Ｌ、６２Ｕ）中に自由キャリアが存在せず、この電界分布における電流キャリアが強誘電体素子６４へと流れるのを防ぐためである。矢印８２は、上部電極６６の上部における電圧Ｖ０を表す。本発明の構造におけるメモリ劣化が生じる唯一の原因は、減分極電界である。
【００３４】
本発明の強誘電体メモリトランジスタを高閾値電圧状態にプログラミングすると、強誘電体素子６４、および、第１および第２のＨｉｇｈ−ｋカップ６２Ｌ、６２Ｕともに電荷および電界の方向が変化する。この場合も、メモリ保持特性の劣化を引きこし得る、リーク電流にともなう電荷トラップは存在しない。
【００３５】
図６〜図１０を参照して、本発明による強誘電体メモリトランジスタの製造方法を説明する。
【００３６】
図６は、本発明による強誘電体メモリトランジスタの製造方法における一工程を示す。基板５２は、ウェルイオン注入および浅トレンチ素子分離を含む基板調整のための任意の最新技術によって調整される。ウェルイオン注入により、基板５２には、ソース領域５４およびドレイン領域５６を有する活性領域と、ゲート領域５８とが形成される。素子分離法は、メモリトランジスタの周囲に広がる酸化物分離領域９０を形成する工程を包含する。
【００３７】
次いで、ソース領域５４、ドレイン領域５６、ゲート領域５８および酸化物分離領域９０上に犠牲ゲート酸化物層（犠牲酸化物層）９２を約２ｎｍ〜５ｎｍの範囲の厚さに成長させる。犠牲ゲート酸化物層９２上に窒化シリコン層９４を約１００ｎｍ〜６００ｎｍの範囲の厚さに堆積する。ゲート領域５８上の窒化シリコン層９４および犠牲ゲート酸化物層９２をマスクして、ソース領域５４、ドレイン領域５６および酸化物分離領域９０上の窒化シリコン層９４および犠牲ゲート酸化物層９２を除去する。これにより、ゲート領域５８上に窒化シリコン層９４からなるゲート置換ホルダが残る。窒化シリコン層の代わりにポリシリコンを用いてもよい。
【００３８】
なお、図６において、ソース領域５４、ドレイン領域５６および酸化物分離領域９０上の犠牲ゲート酸化物層９２を除去したが、犠牲ゲート酸化物層９２を除去せず、シリコン酸化物層９６とともに用いてもよい。
【００３９】
活性領域（ソース領域５４およびドレイン領域５６）は、ＬＤＤ、ハロー、および、所望ならばこの時点においてＮ＋またはＰ＋イオン注入を含むソース／ドレイン注入によって調整され得る。このようにして図６に示される構造が得られる。
【００４０】
図７は、本発明による強誘電体メモリトランジスタの製造方法における一工程を示す。シリコン酸化物層９６を約２００ｎｍ〜１２００ｎｍの範囲の厚さに堆積する。このシリコン酸化物層９６の厚さは、好ましくは、ゲート置換ホルダの厚さの約２倍である。この構造は、シリコン酸化物層９６を平坦化するために、ＣＭＰによって平滑化される。この平坦化は、窒化シリコン層９４（すなわち、ゲート置換ホルダ）の高さで停止される。このようにして、図７に示される構造が得られる。
【００４１】
図８は、本発明による強誘電体メモリトランジスタの製造方法における一工程を示す。図８に示されるように、この構造はエッチングされ、窒化シリコン層９４（ゲート置換ホルダ層）が除去される。その結果、ゲート置換ホルダ構造８００が形成される。窒化シリコン層９４（ゲート置換ホルダ層）は、好ましくは、ウェットエッチプロセスによってエッチングされる。次いで、この構造全体が、ＢＨＦによってエッチングされ、ゲート領域５８にある犠牲ゲート酸化物層９２が除去される。
【００４２】
その後、この構造全体にゲート絶縁体６２が堆積される。ゲート絶縁体６２は、上述したように、ＨｆＯ２、ＺｒＯ２、または、ＨｆＺｒＯＸからなる材料群から選択され得る。ゲート絶縁体６２は、上述のＨｉｇｈ−ｋ絶縁体であり得る。その厚さは、約２ｎｍ〜１０ｎｍの範囲である。ゲート領域５８に相当するシリコン基板５２と接触し、かつ、ゲート置換ホルダ構造８００の壁を覆うゲート絶縁体６２の部分を６２Ｌと特定する。部分６２Ｌは、本明細書において第１のＨｉｇｈ−ｋカップまたはＨｉｇｈ−ｋ下部と呼ばれる。
【００４３】
図９は、本発明による強誘電体メモリトランジスタの製造方法における一工程を示す。強誘電体薄膜（強誘電体素子）６４が、ゲート置換ホルダ構造８００を充填するように堆積される。強誘電体薄膜６４は、ＰＧＯ、ＰＺＴ、ＢＴＯ、ＳＢＴＯまたはＳＢＴＮ等からなる材料群から選択された材料であり得る。このようにして、強誘電体薄膜６４が第１のＨｉｇｈ−ｋカップ６２Ｌによって形成された「カップ」を充填する。
【００４４】
次いで、強誘電体薄膜６４は平滑化される。この平滑化は、シリコン酸化物層９６の高さで停止する。この平滑化は、化学的機械的研磨（ＣＭＰ）によって、または、任意の周知の平坦化エッチバックプロセスによって達成され得る。このようにして、図９に示される構造が得られる。
【００４５】
図１０は、本発明による強誘電体メモリトランジスタの製造方法における一工程を示す。後にＨｉｇｈ−ｋ絶縁体の別の部分６２Ｕ（本明細書においてＨｉｇｈ−ｋ上部または第２のＨｉｇｈ−ｋカップと呼ぶ）となるさらなるＨｉｇｈ−ｋ絶縁体は、約２ｎｍ〜１０ｎｍの範囲の厚さにＣＶＤによって、図９に示される構造上に堆積される。選択されたさらなるＨｉｇｈ−ｋ絶縁体材料は、低リーク電流特性を有する。その後、上部電極６６が、さらなるＨｉｇｈ−ｋ絶縁体上に形成される。上部電極は、アルミニウム、銅、プラチナまたはイリジウムからなる材料群から選択される。
【００４６】
上部電極およびさらなるＨｉｇｈ−ｋ絶縁体をエッチングして、図１０に示される上部電極６６および第２のＨｉｇｈ−ｋカップ６２Ｕを形成し、制御ゲート電極およびゲートスタック６０が形成される。このようにして、強誘電体素子６４は、Ｈｉｇｈ−ｋ絶縁体６２（第１のＨｉｇｈ−ｋカップ６２Ｌおよび第２のＨｉｇｈ−ｋカップ６２Ｕ）によってカプセル化される。パッシベーション酸化物層６８（図４）はＣＶＤによって堆積される。この構造をエッチングして、コンタクトバイアを形成し、金属化する。その結果、図４に示される構造が得られる。
【００４７】
上述してきたように、長時間メモリ保持特性を有する強誘電体メモリトランジスタを製造する方法およびシステムが開示された。上掲の特許請求の範囲に規定される発明の範囲内でこれらのさらなる修正および改変が為され得ることを理解されたい。
【００４８】
【発明の効果】
上述してきたように、本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、ゲート領域上に位置するゲートスタックと、基板とゲートスタック上に位置するパッシベーション酸化物層と、ソース領域、ドレイン領域およびゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備える。ゲートスタックは、第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極とを含む。強誘電体素子が、Ｈｉｇｈ−ｋ絶縁体によってカプセル化されているので、電子または正孔が上部電極から強誘電体素子へと流れない。したがって、メモリ保持特性を劣化させる、リーク電流に伴う電荷トラップは起こり得ない。これにより、強誘電体メモリトランジスタのメモリ保持特性は劣化しない。
【図面の簡単な説明】
【図１】従来のトランジスタ１０の模式図
【図２】図１の強誘電体キャパシタを低閾値電圧状態にプログラミングし、ゲートを接地電位にした後の、メモリ保持時の電荷と電界分布図
【図３ａ】電荷トラップを説明するための模式図
【図３ｂ】電荷トラップを説明するための別の模式図
【図４】本発明による強誘電体メモリトランジスタ５０の模式図
【図５】本発明による強誘電体メモリトランジスタの状態図
【図６】本発明による強誘電体メモリトランジスタの製造方法における一工程
【図７】本発明による強誘電体メモリトランジスタの製造方法における一工程
【図８】本発明による強誘電体メモリトランジスタの製造方法における一工程
【図９】本発明による強誘電体メモリトランジスタの製造方法における一工程
【図１０】本発明による強誘電体メモリトランジスタの製造方法における一工程
【符号の説明】
５０　強誘電体メモリトランジスタ
５２　基板
５４　ソース領域
５６　ドレイン領域
５８　ゲート領域
６０　ゲートスタック
６２　Ｈｉｇｈ−ｋ絶縁体
６２Ｌ　第１のＨｉｇｈ−ｋカップ
６２Ｕ　第２のＨｉｇｈ−ｋカップ
６４　強誘電体素子
６６　上部電極
６８　パッシベーション酸化物
７０、７２、７４　金属コンタクト
９０　酸化物分離領域
９６　シリコン酸化物

Claims (13)

  1. ソース領域、ゲート領域およびドレイン領域を有する基板と、
    該ゲート領域上に位置するゲートスタックと、
    該基板と該ゲートスタック上に位置するパッシベーション酸化物層と、
    該ソース領域、該ドレイン領域および該ゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションと
    を備えた強誘電体メモリトランジスタであって、
    該ゲートスタックは、
    第１のＨｉｇｈ−ｋカップと第２のＨｉｇｈ−ｋカップとを含むＨｉｇｈ−ｋ絶縁体素子と、
    該Ｈｉｇｈ−ｋ絶縁体素子にカプセル化された強誘電体素子と、
    該Ｈｉｇｈ−ｋ絶縁体素子の上部に位置する上部電極と
    を含む、強誘電体メモリトランジスタ。
  2. 前記Ｈｉｇｈ−ｋ絶縁体素子は、ＨｆＯ２と、ＺｒＯ２と、ＨｆＺｒＯＸとからなる材料群から選択される材料から形成される、請求項１に記載の強誘電体メモリトランジスタ。
  3. 前記Ｈｉｇｈ−ｋ絶縁体素子の厚さは、約２ｎｍ〜１０ｎｍの範囲である、請求項１に記載の強誘電体メモリトランジスタ。
  4. 前記強誘電体素子は、ＰＧＯと、ＰＺＴと、ＢＴＯと、ＳＢＴＯと、ＳＢＴＮとからなる材料群から選択された材料から形成される、請求項１に記載の強誘電体メモリトランジスタ。
  5. 前記強誘電体素子の厚さは、約１００ｎｍ〜６００ｎｍの範囲である、請求項１に記載の強誘電体メモリトランジスタ。
  6. 前記上部電極は、銅と、アルミニウムと、イリジウムと、プラチナとからなる材料群から選択された材料から形成される、請求項１に記載の強誘電体メモリトランジスタ。
  7. 強誘電体メモリトランジスタを製造する方法であって、
    ａ）ソース領域、ゲート領域、ドレイン領域および酸化物素子分離領域を形成する工程を包含する基板を調整する工程と、
    ｂ）該基板上に犠牲酸化物層を堆積する工程と、
    ｃ）該犠牲酸化物層上にゲート置換ホルダ層を堆積する工程と、
    ｄ）該ゲート領域上に位置する該ゲート置換ホルダ層および該犠牲酸化物層をマスクして、該ソース領域、該ドレイン領域および該酸化物素子分離領域上の該ゲート置換ホルダ層および該犠牲酸化物層を除去する工程と、
    ｅ）該ゲート置換ホルダ層の約２倍の厚さまで、該工程ａ）〜ｄ）によって得られた構造上に酸化物層を堆積する工程と、
    ｆ）該ゲート置換ホルダ層の高さまで該工程ａ）〜ｅ）で得られた構造を平滑化する工程と、
    ｇ）該ゲート領域上にある該ゲート置換ホルダ層および該犠牲酸化物層を除去し、ゲート置換ホルダ構造を形成する工程と、
    ｈ）該工程ａ）〜ｇ）によって得られた構造上にＨｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程と、
    ｉ）該第１のＨｉｇｈ−ｋカップを強誘電体材料で充填し、強誘電体素子を形成する工程と、
    ｊ）該酸化物層の上面まで該強誘電体素子を平滑化する工程と、
    ｋ）該工程ａ）〜ｊ）で得られる構造上にさらなるＨｉｇｈ−ｋ絶縁体層を堆積し、該強誘電体素子上に第２のＨｉｇｈ−ｋカップを形成する工程と、
    ｌ）該第２のＨｉｇｈ−ｋカップ上に上部電極を堆積し、ゲート電極およびゲートスタックを形成する工程と、
    ｍ）該工程ａ）〜ｌ）によって得られる構造上にパッシベーション酸化物層を堆積する工程と、
    ｎ）該パッシベーション酸化物層をエッチングして、該ソース領域、該ドレイン領域および該ゲートスタックそれぞれへのコンタクトバイアを形成する工程と、
    ｏ）該工程ａ）〜ｎ）によって得られる構造をメタライゼーションする工程とを包含する、方法。
  8. 前記Ｈｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程ｇ）は、ＨｆＯ２と、ＺｒＯ２と、ＨｆＺｒＯＸとからなる材料群からＨｉｇｈ−ｋ絶縁体材料を選択する工程を包含する、請求項７に記載の方法。
  9. 前記Ｈｉｇｈ−ｋ絶縁体層を堆積し、第１のＨｉｇｈ−ｋカップを形成する工程ｇ）は、Ｈｉｇｈ−ｋ材料層を約２ｎｍ〜１０ｎｍの厚さに堆積する工程を包含する、請求項７に記載の方法。
  10. 前記第１のＨｉｇｈ−ｋカップを強誘電体材料で充填する工程ｈ）は、ＰＧＯと、ＰＺＴと、ＢＴＯと、ＳＢＴＯと、ＳＢＴＮとからなる材料群から強誘電体材料を選択する工程を包含する、請求項７に記載の方法。
  11. 前記第１のＨｉｇｈ−ｋカップを強誘電体材料で充填する工程ｈ）は、該第１のＨｉｇｈ−ｋカップを該強誘電体材料で約１００ｎｍ〜６００ｎｍの厚さに充填する工程を包含する、請求項７に記載の方法。
  12. 前記第２のＨｉｇｈ−ｋカップ上に上部電極を堆積し、ゲート電極およびゲートスタックを形成する工程ｋ）は、銅と、アルミニウムと、イリジウムと、プラチナとからなる材料群から上部電極材料を選択する工程を包含する、請求項７に記載の方法。
  13. 前記ゲート置換ホルダ層を堆積する工程ｃ）は、窒化シリコンとポリシリコンとからなる材料群から選択された材料層を堆積する工程を包含する、請求項７に記載の方法。
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