KR100587186B1 - 저전력 플래시 메모리 셀 및 방법 - Google Patents

저전력 플래시 메모리 셀 및 방법 Download PDF

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Abstract

부동 폴리실리콘 게이트와 제어 게이트 사이에 개재되는 하이-k 유전 재료가 플래시 메모리 셀에 제공된다. 터널 옥사이드층은 부동 폴리실리콘 게이트와 기판 사이에 개재된다. 또한, 기판 상에 제 1 폴리실리콘층을 형성하는 단계, 제 1 폴리실리콘층을 통해 기판으로 트랜치를 형성하는 단계, 트렌치를 옥사이드층으로 충전하는 단계, 트렌지 내의 제 2 폴리실리콘층의 저면이 제 1 폴리실리콘층의 저면 위에 있고, 트렌치 내의 제 2 폴리실리콘층의 상부면이 제 1 폴리실리콘층의 상부면 아래에 있도록, 옥사이드층 상의 제 2 폴리실리콘층을 증착하는 단계를 포함하는, 플래시 메모리 형성 방법을 제공한다. 그 후, 제조된 구조는 CMP 공정을 이용하여 평탄화될 수 있다. 그 후, 제 1 폴리실리콘층 상에 하이-k 유전층이 증착될 수 있다. 그 후, 플래시 메모리 게이트 구조를 형성하기 위해, 하이-k 유전층 상에 제 3 폴리실리콘층이 증착되어 포토레지스트를 이용하여 패터닝될 수 있다. 패터닝 동안, 노출된 제 2 폴리실리콘층이 에칭될 수 있다. 에칭 중지가 제 2 폴리실리콘층 제거 완료 시에 검출된다. 제 1 폴리실리콘층의 얇은 층이 잔존하여, 후속 선택적 에칭 공정을 이용하여 주의 깊게 제거된다. 하이-k 유전층은 플래시 메모리 셀 형성 공정과 동시에 비메모리 트랜지스터 형성을 허용하기 위해 패터닝될 수도 있다.
플래시 메모리

Description

저전력 플래시 메모리 셀 및 방법{LOW POWER FLASH MEMORY CELL AND METHOD}
도 1 은 공정 중의 장치 구조 단면도.
도 2 는 공정 중의 장치 구조 단면도.
도 3 은 공정 중의 장치 구조 단면도.
도 4 는 공정 중의 장치 구조 단면도.
도 5 는 공정 중의 장치 구조 단면도.
도 6 은 공정 중의 장치 구조 단면도.
도 7 은 공정 중의 장치 구조 단면도.
도 8 은 공정 중의 장치 구조 단면도.
도 9 는 도 8 의 장치 구조 단면도를 90 도 회전시킨 단면도.
도 10 은 추가적인 공정 이후에 도 9 와 같은 방향에서 관측한 장치 구조 단면도.
도 11 은 소스 영역 및 드레인 영역 형성 이후에 도 10 과 같은 방향에서 관측한 장치 구조 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
10: 장치 구조 12: 터널 옥사이드층
14: 기판 16: 제 1 폴리실리콘층 (폴리 1)
17: 인접 소자 영역 18: 트렌치
30: 옥사이드층 40: 제 2 폴리실리콘층 (폴리 2)
58: 하이-k 유전 재료 60: 제 3 폴리실리콘층 (폴리 3)
70: 포토레지스트 72: 메모리 게이트 구조
74: 트랜지스터 구조
본 출원은 2002 년 3 월 29 일자로 출원된 미국 특허출원 제 10/122,014 호 "Method of Making Self-Aligned Shollow Trench Isolation" 의 일부 계속 출원 (continuation-in-part) 이다.
플래시 메모리 셀은, 부동 (floating) 폴리실리콘 게이트와 제어 폴리실리콘 게이트 사이에 개재되는 인터-폴리 옥사이드를 갖는 이중 폴리실리콘 구조를 이용하여 기판 상에 형성될 수 있다. 터널 옥사이드층은 부동 폴리실리콘 게이트와 기판 사이에 개재된다.
플래시 메모리 셀의 프로그래밍 전압은 부동 폴리실리콘 게이트와 기판 (예를 들어, 벌크 실리콘) 사이에 개재되는 터널 옥사이드층을 통해 터널 전류를 발생시키는데 요하는 필드 (field) 에 의해 결정된다. 터널 옥사이드층 및 인터-폴리 옥사이드가 얇아 질수록, 프로그래밍 전압도 낮아진다. 옥사이드층이 얇아짐에 따라, 누설 전류는 증가하고 전하 보유 시간은 감소한다. 요구되는 전하 보유 시간은 터널 옥사이드층 및 인터-폴리 옥사이드 양쪽 모두의 두께 하한을 결정한다.
본 발명의 일 태양에 따르면, 저면 및 상부면을 가지며, 기판과 제 1 폴리실리콘층 사이에 터널 옥사이드층을 개재시킨 기판을 덮는 제 1 폴리실리콘층을 형성하는 단계; 제 1 폴리실리콘층을 통하여 기판으로 트렌치 (trench) 를 형성하는 단계; 상부면을 가지며, 트렌치 내의 필드 옥사이드층의 상부면이 제 1 폴리실리콘층의 상부면 보다 높은 두께로 기판을 덮는 필드 옥사이드를 형성하는 단계; 상부면을 가지며, 트렌치 내의 제 2 폴리실리콘층의 상부면이 제 1 폴리실리콘층의 상부면 보다 낮은 하는 두께로 필드 옥사이드층 상을 덮는 제 2 폴리실리콘층을 증착하는 단계; 제 2 폴리실리콘층 상에 희생 옥사이드층을 증착하는 단계; 제 2 폴리실리콘층, 필드 옥사이드층 및 제 1 폴리실리콘층을 평탄화하는 단계; 제 1 폴리실리콘층의 상부면 및 제 2 폴리실리콘층의 상부면에서 평탄화 스텝을 중지시키는 단계; 제 1 폴리실리콘을 덮는 하이-k 유전 재료 (high-k dielectric material) 를 증착하는 단계; 및 하이-k 유전 재료를 덮는 제 3 폴리실리콘을 증착하는 단계를 포함하는 플래시 메모리 셀 구성 방법이 제공된다.
본 발명의 일 실시형태에서, 필드 옥사이드층은, CVD 공정 또는 스퍼터링 (sputtering) 을 이용하여 얇은 열 옥사이드를 성장시킨 후 옥사이드의 잔여 부분을 증착하여 형성된다.
본 발명의 일 실시형태에서, 터널 옥사이드층은 실리콘 다이옥사이드이다.
본 발명의 일 실시형태에서, 상기 방법은, 게이트 구조를 정의하기 위해 포토레지스트를 증착하고 패터닝하는 단계; 제 3 폴리실리콘층, 하이-k 유전 재료, 제 2 폴리실리콘층 및 제 1 폴리실리콘층을 선택적으로 에칭하는 단계; 및 제 2 폴리실리콘층의 노출된 영역 제거 후에 선택적 에칭을 중지함으로써 노출된 제 1 폴리실리콘층의 얇은 층을 잔존시키는 단계를 더 포함한다.
본 발명의 일 실시형태에서, 고선택 에칭을 이용하여 잔존하는 노출된 제 1 폴리실리콘을 선택적으로 에칭하는 단계를 더 포함하고, 잔존하는 노출된 제 1 폴리실리콘층은 하지 터널 옥사이드층의 과도한 제거 없이 제거된다.
본 발명의 일 실시형태에서, 상기 방법은, 제 3 폴리실리콘층을 증착하기 전에 하이-k 유전 재료를 덮는 포토레지스트를 도포하고 패터닝하는 단계; 및 하이-k 유전 재료를 비메모리 트랜지스터가 형성될 영역으로부터 제거하는 단계를 더 포함한다.
본 발명의 일 실시형태에서, 상기 방법은, 포토레지스트를 도포하고 패터닝하기 이전에 하이-k 유전 재료 상에 희생 폴리실리콘층을 증착하는 단계; 및 희생 폴리실리콘층을 비메모리 트랜지스터가 형성될 영역으로부터 제거하는 단계를 더 포함한다.
본 발명의 또 다른 태양에 따르면, 기판을 덮는 터널 옥사이드층, 터널 옥사이드층을 덮는 부동(floating) 폴리실리콘 게이트, 부동 폴리실리콘 게이트를 덮는는 하이-k 유전층, 및 하이-k 유전 재료를 덮는 제어 게이트를 포함하는 플래시 메모리 셀 구조가 제공된다.
본 발명의 일 실시형태에서, 하이-k 유전층 (하이-k 유전 재료) 은 하프늄 옥사이드 또는 지르코늄 옥사이드이다.
본 발명의 일 실시형태에서, 터널 옥사이드층, 부동 폴리실리콘 게이트, 하이-k 유전층 및 제어 게이트를 포함하는 게이트 스택에 의해 서로 분리되는 소스 영역 및 드레인 영역을 더 포함한다.
실리콘 다이옥사이드였던 인터-폴리 옥사이드를 하이-k 유전 상수 및 낮은 누설 전류를 갖는 재료로 대체함으로써, 프로그래밍 전압을 감소시킬 수 있다.
프로그래밍 전압 (VG) 이 제어 게이트에 인가되어, 부동 게이트 (VFG) 에서 전압이 발생된다. 부동 게이트에서의 전압은,
Figure 112004031662488-pat00001
와 같이 주어지며. 여기서, C 는 커패시턴스, t 는 두께이고, ε은 절연체의 유전 상수이다. 첨자 T 및 P 는 각각 터널 옥사이드층 또는 인터-폴리 옥사이드에 관한 파라미터를 나타낸다. 부동 게이트 전압은, 터널 옥사이드층 두께 (tT) 의 증가, 인터-폴리 옥사이드 두께 (tP) 의 감소, 및 인터-폴리 옥사이드 유전 상수 (εT) 의 감소에 따라 증가한다. 인터-폴리 옥사이드의 유전 상수를 증가시키고 두께를 감소시키는 것은 프로그래밍 전압 감소에 대응하는 부동 게이트 전압을 증가시키는 하나의 바람직한 방법이다. 또한, 터널 옥사이드층 두께를 증가시킴으로써 부동 게이트 전압을 증가시킬 수 있지만, 터널 전류가 터널 옥사이드 층의 두께가 증가함에 따라 지수적으로 감소하기 때문에, 이러한 옵션은 바람직하지 못하다. 바람직한 터널 전류를 유지하기 위해, 터널 옥사이드층은 가능한 얇게 유지되는 것이 좋다. 그러므로, 프로그래밍 전압을 감소시키는 바람직한 방법 중의 하나는 인터-폴리 실리콘 다이옥사이드를 하이-k 유전 재료로 대체하는 것이다.
따라서, 제어 게이트와 폴리실리콘 부동 게이트 사이에 개재되는 하이-k 유전 재료, 예를 들어, 하프늄 옥사이드 또는 지르코늄 옥사이드와 같은 재료가 플래시 메모리셀 구조에 제공된다. 폴리실리콘 부동 게이트와 기판 사이에 터널 옥사이드층이 개재된다.
또한, 기판 상에 제 1 폴리실리콘층을 형성하는 단계, 제 1 폴리실리콘층을 통해 기판으로 트랜치를 형성하는 단계, 트렌치를 옥사이드층으로 충전하는 단계, 트렌지 내의 제 2 폴리실리콘층의 저면이 제 1 폴리실리콘층의 저면 위에 있고, 트렌치 내의 제 2 폴리실리콘층의 상부면이 제 1 폴리실리콘층의 상부면 아래에 있도록, 옥사이드층 상의 제 2 폴리실리콘층을 증착하는 단계를 포함하는, 플래시 메모리 형성 방법을 제공한다. 그 후, 제조된 구조는 CMP 공정을 이용하여 평탄화될 수 있다. 그 후, 제 1 폴리실리콘층 상에 하이-k 유전층이 증착될 수 있다. 그 후, 플래시 메모리 게이트 구조를 형성하기 위해, 하이-k 유전층 상에 제 3 폴리실리콘층이 증착되어 포토레지스트를 이용하여 패터닝될 수 있다. 패터닝 동안, 노출된 제 2 폴리실리콘층이 에칭될 수 있다. 에칭 중지가 제 2 폴리실리콘층 제거 완료 시에 검출된다. 제 1 폴리실리콘층의 얇은 층이 잔존하여, 후 속 선택적 에칭 공정을 이용하여 주의 깊게 제거된다. 하이-k 유전층은 플래시 메모리 셀 형성 공정과 동시에 비메모리 트랜지스터 형성을 허용하기 위해 패터닝될 수도 있다.
본 발명의 방법을 위해, 반도체 기판이 제공된다. 원할 경우 인접 소자 영역을 분리하기 전에 n-웰 또는 p-웰이 형성될 수 있다. 또한, 원할 경우 임계 전압 조절이 수행될 수 있다. 도 1 을 참조하면, 장치 구조 (10) 는, 반도체 기판 (14) 을 덮는 터널 옥사이드층 (12) (실리콘 다이옥사이드) 을 성장, 또는 성장 및 증착시키고, 만일 n-웰 또는 p-웰 형성이 있을 경우에는 그 이후에 터널 옥사이드층 (12) 을 덮는 제 1 폴리실리콘층 (폴리 1 으로도 지칭함) 을 증착시켜서 형성된다. 제 1 폴리실리콘층 (16) 은 부동 폴리실리콘 게이트로서 기능한다. 폴리 1 의 두께를 Tp1 으로 지칭한다.
도 2 는 트렌치 (trenches) (18) 를 형성하기 위한 반도체 기판 (14) 을 에칭한 후의, 2 개의 인접 소자 영역 (17) 을 포함하는 장치 구조 (10) 의 단면도이다. XSTI 로 지칭되는 트렌치 (18) 의 깊이는 기판 표면의 상부면 (20) 으로부터 트렌치 (18) 의 저면까지 연장된다. 트렌치 깊이의 불확실함 또는 변동은 ΔXSTI 로 지칭된다. 기판의 에칭 후, 에칭 손상을 줄이거나 없애기 위해 세정이 수행될 수 있다.
도 3 은 옥사이드층 (30) 을 증착한 후의 장치 구조 (10) 를 도시하고 있다. 트렌치를 옥사이드로 재충전 (refill) 하기 위해 옥사이드층 (30) 이 증착된다. 옥사이드층 (30) 은 트렌치의 가능한 최대 깊이 보다 큰 최소한의 두께를 갖는다. 옥사이드 두께를 TOX 로, 옥사이드 두께의 불확실함 또는 변동을 ΔTOX 로 지칭하면, 옥사이드층 (30) 의 최종 두께가 다음의 조건,
Figure 112004031662488-pat00002
을 만족하도록 증착되고 처리되어야 한다.
옥사이드는 필드의 옥사이드와 실리콘 사이에 우수한 계면을 제공하기 위해 얇은 열 옥사이드를 성장시킨 후에 옥사이드를 증착할 수 있다. 증착된 옥사이드는 LTO, HPCVD, PECVD 또는 기타 CVD 방법과 같은 화학기상증착 (chemical vapor deposition: CVD) 방법을 포함하는 다양한 방법에 의해 형성될 수 있다. 또한, 스퍼터링 (sputtering) 과 같이 CVD 가 아닌 방법도 이용될 수 있다. 어떤 적합한 방법에 의한 옥사이드 증착 후에, 필요한 경우 옥사이드는 고온에서 치밀화된다 (densified).
도 4 에 도시된 바와 같이, 폴리 2 또는 필드 폴리로도 지칭되는 제 2 폴리실리콘층 (40) 이 장치 구조 (10) 상에 증착되어 덮여진다. 폴리 2 의 두께는 Tp2 로 지칭된다. 폴리 2 는, 폴리 2 의 최대 두께와 옥사이드층 (30) 의 최대 두께의 합이 트렌치의 최소 깊이와 폴리 1 의 최소 두께의 합 보다 작게 선택된 두 께를 가진다. 따라서, 폴리 2 의 두께는 다음의 조건,
Figure 112004031662488-pat00003
을 만족시켜야 한다.
이러한 조건을 만족시키고 의미 있는 폴리 2 의 두께를 가지기 위한 최대 요구 옥사이드 두께가 있다. 최대 옥사이드층 (30) 두께는 다음의 조건,
Figure 112004031662488-pat00004
을 만족시켜야 한다.
이것은 폴리 1 저면 레벨 위에 위치하는 트렌치 내의 옥사이드의 저면 레벨, 및 폴리 1 상부면 레벨 아래의 트렌치 내의 폴리 2 상부면 레벨을 이끌어낸다.
폴리 2 가 증착된 후, 도시 생략한 희생 (sacrificial) 옥사이드층이 장치 구조 (10) 상을 증착되어 덮여진다. 희생 산화층은, 예를 들어, 치밀화되지 않은 TEOS 일 수 있다. 일 실시형태에서, 희생 옥사이드층은 폴리 1 의 최대 두께 보다 1.5 배 두껍다. 다른 실시형태에서, 희생 옥사이드층은, 터널 옥사이드층 (12), 폴리 1, 옥사이드층 (30), 폴리 2 및 희생 옥사이드층의 총 두께가 상부면의 실제 물리적 릴리프 (relief) 에 대응하는 활성 영역 형성물의 총 스텝 높이의 대략 2 배가 되는 두께를 가진다.
다음으로, 도 5 에 도시된 바와 같이, 장치 구조 (10) 는 옥사이드층 (30) 을 연마하고 필드 영역의 제 2 폴리실리콘층 (40) 의 상부면에서 중지시키기 위해 CMP 를 이용하여 연마된다. 이것은 2 스텝 공정을 이용하여 달성될 수 있다. 첫번째 스텝에서, 비선택적 슬러리 (non-selective slurry) 를 이용하여 적층 옥사이드 및 장치 영역 내의 활성 영역을 덮는 제 2 폴리실리콘층 (40) 부를 제거한다. 두번째 스텝은 선택적 연마를 이용하여, 옥사이드 제거를 계속하고 활성 영역의 제 1 폴리실리콘층 (16) 및 필드 영역의 제 2 폴리실리콘층 (40) 에서 중지한다. 이 스텝에서는 실제 필드 옥사이드가 연마되지 않는다. 선택적 연마 동안에 활성 영역은 필드 영역 보다 훨씬 작으며, 옥사이드의 연마율은 폴리실리콘의 연마율 보다 충분히 높게, 예를 들어, 옥사이드 에칭률 대 폴리실리콘 에칭률이 5:1 보다 크게 선택될 수 있으므로, CMP 공정이 용이하게 달성될 수 있다. 그러므로,
Figure 112004031662488-pat00005
폴리 1 상의 옥사이드는 필드 폴리 2 에서의 CMP 중지 전에 완전히 제거될 수 있다.
도 6 에 도시된 바와 같이, CMP 후에 하이-k 유전 재료 (58) 는 장치 구조 (10) 상을 증착되어 덮여진다. 하이-k 유전 재료 (high-k dielectric material) 는 실리콘 다이옥사이드의 유전 상수 보다 높은 유전 상수를 갖는 유전 재료를 지칭한다. 가장 바람직한 하이-k 유전 재료는 ZrO2 및 HfO2 를 포함한다. 예를 들어, 12.9 nm 두께의 ZrO2 필름은 상대 유전 상수 18 및 2 볼트에서의 누설 전류 200 nA/cm2 를 갖는다. 8 nm 두께의 HfO2 필름은 상대 유전 상수 15 및 1.5 볼트에서의 누설 전류 170 nA/cm2 를 갖는다. 누설 전류는 두께의 제 곱근의 역에 따라 지수적으로 감소한다. 그러므로, 보다 두꺼운 ZrO2 및 HfO2 의 누설 전류는 CVD 옥사이드 필름의 누설 전류보다 크지 않다. 하이-k 유전 재료는 최근 플래시 메모리 트랜지스터용으로 이용되는 폴리-옥사이드 재료용으로 적합한 대체물을 제공할 수 있다. 폴리 3 으로도 지칭되는 제 3 폴리실리콘층 (60) 이 하이-k 유전 재료 (58) 를 증착되어 덮여진다.
또한, 비메모리 트랜지스터 없이 플래시 메모리 셀을 구성할 수 있지만, 일 실시형태에서는 플래시 메모리 셀은 비메모리 트랜지스터를 포함하는 기판 상에 제조된다. 플래시 메모리 셀 및 비메모리 트랜지스터가 함께 제조되는 경우에 최대한 호환될 수 있는 공정 스텝을 구성하는 것이 바람직하다. 만일 비메모리 트랜지스터가 플래시 메모리 셀과 제조되는 경우, 플래시 메모리 셀을 덮는 하이-k 유전 재료를 보호하기 위해 포토레지스트층이 도포되고 패터닝된다. 그 후, 하이-k 유전 재료는 비메모리 트랜지스터를 덮는 영역으로부터 에칭될 수 있다. 그 후, 포토레지스트가 제거된다. 본 실시형태에서, 도 7 에 도시된 바와 같이, 제 3 폴리실리콘층 (60) 이 플래시 메모리 셀이 형성될 영역의 잔존하는 하이-k 유전 재료 상에 증착되며, 비메모리 트랜지스터 영역의 폴리 1 층 (16) 상에 증착된다. 비메모리 트랜지스터의 실제 게이트 폴리실리콘 두께는 폴리 3 의 두께와 CMP 후 잔존하는 폴리 1 의 두께의 합에 대응한다.
플래시 메모리 셀과 함께 비메모리 트랜지스터를 형성하는 단계를 포함하는 또 다른 실시형태에서, 도시 생략한 희생 폴리실리콘은 포토레지스트를 도포 및 패 터닝하기 이전에 하이-k 유전 재료에 증착된다. 희생 폴리실리콘은 이들 영역으로부터 하이-k 유전 재료를 제거하기 이전에, 또는 동시에 비메모리 트랜지스터를 덮는 영역으로부터 제거된다. 이러한 희생 폴리실리콘은 포토레지스트 제거를 포함하는 패터닝 공정 동안에 하이-k 유전 재료를 보호할 수 있다. 그 후 제 3 폴리실리콘층 (60) 이 증착될 때 하이-k 유전 재료를 갖는 영역 위의 잔존 희생 폴리실리콘을 덮는다. 희생 폴리실리콘 및 제 3 폴리실리콘 (60) 은 함께 플래시 메모리 셀의 제어 게이트를 형성할 수 있다.
도 8 을 참조하면, 포토레지스트 (70) 는 플래시 메모리 게이트 구조 (72) 를 정의하기 위해 도포되며 패터닝된다. 어떤 실시형태에서, 비메모리 트랜지스터 게이트 구조 (74) 는 플래시 메모리 게이트 구조 (72) 의 정의와 함께 정의될 수 있다. 멀티-스텝 에칭 공정은, 비메모리 트랜지스터 구조의 경우, 가능한 폴리 3/폴리 1 스택과 함께, 폴리 3/하이-k/폴리 1 스택 (stack) 및 폴리 3/폴리 2 스택을 에칭하는데 이용될 수 있다. 어떤 폴리 2 는 폴리 3 및 포토레지스트 하에, 존재한다면 하이-k 유전 재료 아래에 잔존한다. TOX - ΔTOX > XSTI + ΔXSTI 이므로, 플래시 메모리 트랜지스터 구조의 소스/채널/드레인을 따른 단면을 도시하기 위해 도 8 에 도시된 장치 구조를 90 도 회전시킨 단면도인 도 9 에 도시된 바와 같이, 폴리 1 은 활성 영역으로부터 완전히 제거되지 않는다. 잔존 폴리 1 의 두께는 CMP 공정으로부터 독립적이다. 포토레지스트 하에 잔존하는 부분을 제외하고, 제 2 폴리실리콘층 (40)이 제거된 후, 포토레지스트에 의해 피복되 지 않은 제 1 폴리실리콘 (16) 의 잔존 부분을 에칭하기 위해 고선택 (highly selective) 에칭이 이용된다. 폴리 1 의 잔존하는 얇은 층을 제거하기 위해 폴리 2 의 저면에서 중지하고 터널 옥사이드층 (12) 위의 폴리 1 의 얇은 층을 남겨두며 그 후 고선택 에칭을 수행하여, 마이크로-트렌칭이 감소되거나 없어질 수 있다. 고선택 플라즈마 에칭을 이용하여, 소스 영역 및 드레인 영역의 터널 옥사이드층 (12) 의 과도한 제거 없이 폴리 1 의 잔여 부분이 선택적으로 제거될 수 있다.
그 후, 도 10 에 도시된 바와 같이, 포토레지스트는 폴리 1 의 잔여 부분, 하이-k 유전 재료 및 각 활성 영역 위의 폴리 3 을 포함하는 플래시 메모리 게이트 구조 (72) 를 남겨두고 제거된다. 어떤 폴리 2 는, 도 10 에서는 보이지 않는, 활성 영역을 지나서 연장되는 폴리 3 의 부분 하에 존재한다.
게이트 구조의 형성 후, 게이트 구조로 자기-정렬되는 (self-aligned) 소스 영역 및 드레인 영역을 형성하기 위해 이온 주입이 이용될 수 있다. 또한, 폴리 1, 폴리 2 및 폴리 3 은 종래기술의 공정에서 공통인 n+ 또는 p+ 폴리실리콘으로 변환될 수 있다. 선택적으로, 플래시 메모리 게이트 구조는 게이트 전극 에칭 이전 ,및 소스 및 드레인 이온 주입 이전에 도핑될 수 있다. 또한, 폴리실리콘 게이트는 자기정렬 실리사이드 (self-aligned silicide: salicide) 될수 있다. 폴리실리콘 게이트 도핑, 실리사이드 또는 살리사이드 공정을 포함하는 자기정렬 공정의 여러 방법들이 본 공정에 적용될 수 있다. 도핑 후의 플래시 메모리 게이트 구조 (72) 가, 주입된 소스 영역 및 드레인 영역 (76) 을 도시하는 도 11 에 도시되어 있다. 소스 영역 및 드레인 영역 (76) 은 터널 옥사이드층, 부동 폴리실리콘 게이트, 하이-k 유전층 및 제어 게이트를 포함하는 게이트 스택에 의해 서로 분리된다.
가능한 변형을 포함하는 예시적인 실시형태가 설명되었지만, 본 발명이 이들 예에 한정되는 것은 아니며, 오히려 본 발명의 범위는 다음의 청구항에 의해 결정되어져야 한다.
본 발명에 의하면, 프로그래밍 전압이 감소되는 플래시 메모리 셀이 제공된다.

Claims (11)

  1. 저면 및 상부면을 가지며, 기판과 제 1 폴리실리콘층 사이에 터널 옥사이드층이 개재되어지는 기판을 덮는 제 1 폴리실리콘층을 형성하는 단계;
    상기 제 1 폴리실리콘층을 통하여 상기 기판으로 트렌치 (trench) 를 형성하는 단계;
    상부면을 가지며, 상기 트렌치 내의 필드 옥사이드층의 상부면이 상기 제 1 폴리실리콘층의 저면 보다 높은 두께로 상기 기판을 덮는 필드 옥사이드층을 형성하는 단계;
    상부면을 가지며, 상기 트렌치 내의 제 2 폴리실리콘층의 상부면이 상기 제 1 폴리실리콘층의 상부면 보다 낮은 두께로 상기 필드 옥사이드층을 덮는 상기 제 2 폴리실리콘층을 증착하는 단계;
    상기 제 2 폴리실리콘층 상에 희생 (sacrificial) 옥사이드층을 증착하는 단계;
    상기 제 2 폴리실리콘층, 상기 필드 옥사이드층 및 상기 제 1 폴리실리콘층을 평탄화하는 단계;
    상기 제 1 폴리실리콘층의 상부면 및 상기 제 2 폴리실리콘층의 상부면에서 평탄화 스텝을 중지시키는 단계;
    상기 제 1 폴리실리콘을 덮는 하이-k 유전 재료 (high-k dielectric material) 를 증착하는 단계; 및
    상기 하이-k 유전 재료를 덮는 제 3 폴리실리콘을 증착하는 단계를 포함하는, 플래시 메모리 셀의 제조방법.
  2. 제 1 항에 있어서,
    상기 필드 옥사이드층은, CVD 공정 또는 스퍼터링 (sputtering) 을 이용하여 얇은 열 (thermal) 옥사이드를 성장시키고 상기 옥사이드의 잔여 부분을 증착하여 형성되는, 플래시 메모리 셀의 제조방법.
  3. 제 1 항에 있어서,
    상기 터널 옥사이드층은 실리콘 다이옥사이드인, 플래시 메모리 셀의 제조방법.
  4. 제 1 항에 있어서,
    상기 하이-k 유전 재료는 하프늄 옥사이드 (hafnium oxide) 또는 지르코늄 옥사이드 (zirconium oxide) 인, 플래시 메모리 셀의 제조방법.
  5. 제 3 항에 있어서,
    게이트 구조를 정의하기 위해 포토레지스트를 증착하고 패터닝하는 단계;
    상기 제 3 폴리실리콘층, 상기 하이-k 유전 재료, 상기 제 2 폴리실리콘층 및 상기 제 1 폴리실리콘층을 선택적으로 에칭하는 단계; 및
    상기 제 2 폴리실리콘층의 노출된 영역 제거 후에 상기 선택적 에칭을 중지시켜, 노출된 제 1 폴리실리콘층의 얇은 층을 잔존시키는 단계를 더 포함하는, 플래시 메모리 셀의 제조방법.
  6. 제 5 항에 있어서,
    고선택 에칭 (highly selective etch) 을 이용하여 상기 잔존하는 노출된 제 1 폴리실리콘을 선택적으로 에칭하는 단계를 더 포함하고,
    상기 잔존하는 노출된 제 1 폴리실리콘층은 상기 하지 터널 옥사이드층의 과도한 제거 없이 제거되는, 플래시 메모리 셀의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 3 폴리실리콘을 증착하기 전에 상기 하이-k 유전 재료를 덮는 포토레지스트를 도포하고 패터닝하는 단계; 및 상기 하이-k 유전 재료를 비메모리 트랜지스터가 형성될 영역으로부터 제거하는 단계를 더 포함하는, 플래시 메모리 셀의 제조방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트를 도포하고 패터닝하기 이전에 상기 하이-k 유전 재료 상에 희생 폴리실리콘층을 증착하는 단계; 및 상기 희생 폴리실리콘층을 비메모리 트랜지스터가 형성될 영역으로부터 제거하는 단계를 더 포함하는, 플래시 메모리 셀 의 제조방법.
  9. 기판을 덮는 터널 옥사이드층, 상기 터널 옥사이드층을 덮는 부동(floating) 폴리실리콘 게이트, 상기 부동 폴리실리콘 게이트를 덮는 하이-k 유전층, 및 상기 하이-k 유전층을 덮는 제어 게이트를 포함하는, 플래시 메모리 셀 구조.
  10. 제 9 항에 있어서,
    상기 하이-k 유전층은 하프늄 옥사이드 또는 지르코늄 옥사이드인, 플래시 메모리 셀 구조.
  11. 제 9 항에 있어서,
    상기 터널 옥사이드층, 상기 부동 폴리실리콘 게이트, 상기 하이-k 유전층 및 제어 게이트를 포함하는 게이트 스택 (gate stack) 에 의해 서로 분리되는 소스 영역 및 드레인 영역을 더 포함하는, 플래시 메모리 셀 구조.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US7012021B2 (en) * 2004-01-29 2006-03-14 Taiwan Semiconductor Mfg Method for end point detection polysilicon chemical mechanical polishing in an anti-fuse memory device
US7323424B2 (en) * 2004-06-29 2008-01-29 Micron Technology, Inc. Semiconductor constructions comprising cerium oxide and titanium oxide
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US20070056925A1 (en) * 2005-09-09 2007-03-15 Lam Research Corporation Selective etch of films with high dielectric constant with H2 addition
JP4933792B2 (ja) * 2006-02-15 2012-05-16 三菱電機株式会社 半導体装置及びその製造方法
US8183161B2 (en) * 2006-09-12 2012-05-22 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
US7879663B2 (en) * 2007-03-08 2011-02-01 Freescale Semiconductor, Inc. Trench formation in a semiconductor material
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US9029255B2 (en) 2012-08-24 2015-05-12 Nanya Technology Corporation Semiconductor device and fabrication method therof
CN105261622B (zh) * 2014-06-03 2017-12-22 上海丽恒光微电子科技有限公司 一种成像探测器的制造方法
CN106057669A (zh) * 2016-06-24 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt终端场氧工艺方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW347567B (en) * 1996-03-22 1998-12-11 Philips Eloctronics N V Semiconductor device and method of manufacturing a semiconductor device
US6008112A (en) * 1998-01-08 1999-12-28 International Business Machines Corporation Method for planarized self-aligned floating gate to isolation
WO2000054335A1 (en) * 1999-03-09 2000-09-14 Koninklijke Philips Electronics N.V. Semiconductor device comprising a non-volatile memory
US6232635B1 (en) * 2000-04-06 2001-05-15 Advanced Micro Devices, Inc. Method to fabricate a high coupling flash cell with less silicide seam problem
US6624022B1 (en) * 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
TW494544B (en) * 2001-05-03 2002-07-11 Shr Min Structure and manufacture method of non-volatile memory
CN1192439C (zh) * 2001-06-25 2005-03-09 旺宏电子股份有限公司 一种闪存的结构
KR20030002710A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100393229B1 (ko) * 2001-08-11 2003-07-31 삼성전자주식회사 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치
KR20030043499A (ko) * 2001-11-28 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조방법
US6674138B1 (en) * 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6642573B1 (en) * 2002-03-13 2003-11-04 Advanced Micro Devices, Inc. Use of high-K dielectric material in modified ONO structure for semiconductor devices
JP2003318287A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6548855B1 (en) * 2002-05-16 2003-04-15 Advanced Micro Devices, Inc. Non-volatile memory dielectric as charge pump dielectric
US6682973B1 (en) * 2002-05-16 2004-01-27 Advanced Micro Devices, Inc. Formation of well-controlled thin SiO, SiN, SiON layer for multilayer high-K dielectric applications
US6617639B1 (en) * 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
US6753570B1 (en) * 2002-08-20 2004-06-22 Advanced Micro Devices, Inc. Memory device and method of making
US7122415B2 (en) * 2002-09-12 2006-10-17 Promos Technologies, Inc. Atomic layer deposition of interpoly oxides in a non-volatile memory device

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