CN1192439C - 一种闪存的结构 - Google Patents
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Abstract
一种闪存的结构，其结构包括一层穿隧氧化层、一个浮置栅极、一层介电叠层、一个控制栅极和一个源极/漏极区，其中介电叠层是由一层第一氧化硅层、一层高介电常数材质的介电层与一层第二氧化硅层依次堆栈而成，且配置在浮置栅极与控制栅极之间；而浮置栅极配置在穿隧氧化层上；控制栅极配置在介电叠层上；源极/漏极区配置在浮置栅极两侧的基底中。采用本发明可以降低操作闪存所需施加的电压值，进而减少能源损耗。
Description
本发明是有关于一种内存的结构，特别是有关于一种闪存(FlashMemory)的结构。
近来由于便携式电子产品需求增多，闪存的需求明显增加。由于其技术日趋成熟，成本下降，不仅刺激了购买意向，而且有新的市场应用。近来发展的闪存结构的可电除且可编程只读存储器已具有较快的存取速度。数字照相机的底片、个人随身电子记事簿的内存、个人MP3随身听、电子答录装置、可程序IC等等均是闪存应用的市场。
请参照图1，其给出了一种闪存的结构剖面。此结构包括一层穿隧氧化层(Tunneling Oxide)102、一个控制栅极(Control Gate)108、一层氧化层110、一个浮置栅极(Floating Gate)104与一个源极/漏极区；浮置栅极104配置在穿隧氧化层102上；氧化层110配置在浮置栅极104上；控制栅极108配置在氧化层110上；源极/漏极区106则是配置在浮置栅极104两侧的基底100中。
当闪存进行编程(Program)时，用适当的编程电压分别加到源/漏极区106与控制栅极108上，电子将由源极区106经由信道(Channel)流向漏极区106。在此过程中，将有部分的电子会穿过复晶硅浮置栅极104层下方的穿隧氧化层102，进入并且均匀分布在整个浮置栅极104中，这种电子穿越穿隧氧化层102进入浮置栅极104的现象，称为穿隧效应(Tunneling Effect)。
穿隧效应可以分成两种情况，一种称为信道热电子注入(ChannelHot-Electron Injection)，另一种称为Fowler-Nordheim穿隧(F-NTunneling)。通常闪存是以信道热电子编程，并且通过源极旁边或信道区域以Fowler-Nordheim穿隧抹除。但是，如果浮置栅极下方的穿隧氧化层有缺陷(Weak Point)存在，则容易造成组件的漏电流，影响组件的可靠度。
为了解决闪存组件漏电流问题，目前的作法是利用氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，简称ONO)复合层所构成的堆栈式(Stacked)结构作为浮置栅极与控制栅极之间的介电层。
因为ONO介电层中的氮化硅层具有抓住电荷的效果，所以射入ONO层中的电子并不会均匀分布在整个氮化硅中，而是以高斯分布的方式集中在氮化硅的局部区域上，因此，对于氧化层其缺陷的敏感度较小，组件漏电流的现象较不易发生。
此外，ONO介电层的优点还包括在组件编程时，电子仅会在接近源极或漏极上方的信道局部性地储存。因此，在进行编程时，可以分别对源/漏极区以与门极施加电压，而在接近于另一端源/漏极区的氮化硅层中产生高斯分布的电子。所以可通过改变栅极与其两侧的源极/漏极区所施加电压，可以在单一的ONO介电层中存在两个具有高斯分布的电子、单独一个具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材质作为介电层的闪存，可以在单一的存储单元中写入四种状态，是一种单一存储单元二位(1cell 2bit)的闪存。然而，上述闪存在进行编程时，需要适当的编程电压分别加到源/漏极区与控制栅极上，而在此过程中所需的电压值会随着浮置栅极与控制栅极间的介电质的材质而改变，所以如何将编程电压值降至最低已经是刻不容缓的议题。
本发明的目的是提供一种闪存的结构，以使操作闪存所需施加的电压值降低，进而减少能源损耗。
本发明提供一种闪存的结构，其结构包括一层穿隧氧化层、一个浮置栅极、一层介电叠层、一个控制栅极与一个源极/漏极区，其中介电叠层是由一层第一氧化硅层、一层高介电常数材质的介电层与一层第二氧化硅层依次堆栈而成，且配置在浮置栅极与控制栅极之间；浮置栅极配置在穿隧氧化层上；控制栅极配置在介电叠层上；源极/漏极区则是配置在浮置栅极两侧的基底中。此外，可依照高介电常数介电层的带隙(Band Gap)大小，决定是否省略在高介电常数介电层与控制栅极间的第二氧化硅层，如果所使用的高介电常数介电层的Band Gap与氧化硅的Band Gap相近或更大，则可不包括此第二氧化硅层；反之，如果高介电常数介电层的Band Gap小于氧化硅的BandGap，则需包括此第二氧化硅层。所谓的高介电常数的材质是指比氮化硅/氧化硅(Si3N4/SiO2，亦称为NO)高的介电常数的材料，并非为正规的名词；而带隙是指金属与半导体中两个容许电子能带间的间隙。另外，因为氧化铝具有高介电常数与高带隙的特征，所以介电层材质为氧化铝时，则不需要其它的氧化层。
因为本发明利用高介电常数介电层作为介电叠层的材质，所以可使操作闪存所需施加的电压降低，进而减少能源损耗。
下结合附图详细说明本发明的实施方式。
图1是的一种闪存的结构剖面图。
图2是本发明一个较佳实施例的一种闪存的结构剖面图。
附图标记说明：
100，200：基底
102，202：穿隧氧化层
104，204：浮置栅极
106，206：源/漏极
108，208：控制栅极
110，212，216：氧化硅层
210：介电叠层
214：高介电常数介电层
实施例
请参照图2，其结构包括一层穿隧氧化层202、一个控制栅极208、一个浮置栅极204、一层介电叠层210与一个源极/漏极区206，其相关位置为，浮置栅极204位于穿隧氧化层202上；介电叠层210配置在浮置栅极204上；控制栅极208是配置在介电叠层210上；源极/漏极区206则是配置在浮置栅极204两侧的基底200中。其中，介电叠层210是由一层第一氧化硅层212、一层介电层214与一层第二氧化硅层216依次堆栈而成，并且介电层214的材质是具有高介电常数(High Dielectric Constant)的材质。
而介电叠层210中的介电层214的材质为何需具有高介电常数(ε)，才能达到本发明降低操作闪存时所需施加的电压，进而减少能源损耗的目的。其原因在于，在操作闪存时对控制栅极施加的电压(以VTCS表示)以下式(1)所示
式(1)中的GCR代表的是栅极耦合比(Gate Coupling Ratio)，其值如下式(2)所示
式(2)中CTox代表的是穿隧氧化层的电容(Tunneling OxideCapacitance)；CoNo代表的则是ONO介电层的电容(ONO LayerCapacitance)。
因此从上式(1)与式(2)可知，如果要降低施加电压VTCS，则需增加GCR值，而要增加GCR值，就必须从提高介电层的电容值着手。又因为电容与介电常数(以ε表示)的关系式如下式(3)所示
所以，综合式(1)、式(2)与式(3)，要降低施加电压VTCS，就必须增加介电叠层210中的介电层214的介电常数，以降低操作闪存所需施加的电压，进而减少能源损耗。
介电叠层210中的第一氧化硅层212是用来加强浮置栅极204与高介电常数介电层214间的吸附力，以及减少缺陷(Defect)的产生。另外，介电叠层210中的第二氧化硅层216是用来加强高介电常数介电层214与其上的控制栅极208间的吸附力，以及减少缺陷的产生。
所谓的高介电常数的材质是指介电常数比氮化硅/氧化硅(Si3N4/SiO2，亦称为NO)的介电常数高的材质，高介电常数介电层214可以是氧化铝(Al2O3)、氧化钇(Y2O3)、锆氧化硅(ZrSixOy)、铪氧化硅(HfSixOy)、三氧化二镧(La2O3)、二氧化锆(ZrO2)、二氧化铪(HfO2)、五氧化二钽(Ta2O5)、氧化镨(Pr2O3)或者二氧化钛(TiO2)，下列表一为上述介电层的介电常数，此外还包括Si3N4/SiO2、氧化硅(SiO2)与氮化硅(Si3N4)的介电常数。
表一
| 材质 | 介电常数 | 材质 | 介电常数 |
| SiO2 | 2.9 | La2O3 | 20 |
| Si3N4 | 7.5 | ZrO2 | 22 |
| NO(Si3N4/SiO2) | 7～8 | HfO2 | 25 |
| Al2O3 | 10 | Ta2O5 | 26 |
| Y2O3 | 12～14 | Pr2O3 | 31 |
| ZrSixOy | 12～22 | TiO2 | 80 |
| HfSixOy | 15～25 |
由表一可知，所谓的高介电常数材质的介电常数需高于Si3N4/SiO2的介电常数值8。另外，本实施例的高介电常数介电层214还可以是上述各高介电常数材质的混合物或是上述各高介电常数材质的堆栈层(Stack Layer)。
另外，依照所使用的高介电常数介电层214材质的带隙(BandGap)大小，决定是否省略于介电叠层210中在高介电常数介电层214与控制栅极208间的第二氧化硅层216。如果所使用的高介电常数介电层214的Band Gap与氧化硅的Band Gap相近或更大，则可不包括此第二氧化硅层216；反之，如果高介电常数介电层214的Band Gap小于氧化硅的Band Gap，则需包括此第二氧化硅层216。下列表二为本实施例所使用的介电层214材质的带隙值，此外还包括氧化硅(SiO2)与氮化硅(Si3N4)的带隙值。
表二
| 材质 | 带隙(eV) | 材质 | 带隙(eV) |
| SiO2 | 9 | La2O3 | 4 |
| Si3N4 | 5.3 | ZrO2 | 7.8 |
| Al2O3 | 8.0 | HfO2 | 6 |
| Y2O3 | 5.6 | Ta2O5 | 4.4 |
| ZrSixOy | 6.5 | Pr2O3 | - |
| HfSixOy | 6.5 | TiO2 | 2.3 |
如果高介电常数介电层214的带隙与公知使用的氧化硅层相近或更大，则高介电常数介电层214可取代公知形成于高介电常数介电层214上的第二氧化硅层216，并具有相同的功效。
另外，从表一与表二可知，氧化铝具有比氮化硅/氧化硅高的介电常数，以及与氧化硅的带隙相近的特征，因此以氧化铝作为介电层214的材质时，可替代介电层叠层210中其它的氧化硅层212、216，因此可简化闪存的制作工艺。
综上所述，本发明利用高介电常数介电层作为控制栅极与浮置栅极间介电层的主要材质，因此可增加栅极耦合比，使操作闪存所需施加的电压值降低，进而减少能源损耗；另外如果采用氧化铝作为介电层材质，不但可增加栅极耦合比，也可完全取代第一与第二氧化硅层的作用，进而简化闪存的制作工艺。
本发明的一个较佳实施例公开如上，但是其并非用以限定本发明，任何在本发明构思范围内的改动，均落在本发明的保护范围内。
Claims (6)
1、一种闪存的结构，包括：一层穿隧氧化层，其位于一基底上；一个浮置栅极，其位于该穿隧氧化层上；一层氧化层，其位于浮置栅极上；一个控制栅极，配置该氧化层上；以及一个源/漏极区，其位于该浮置栅极两侧的基底内，其特征是：该氧化层为介电叠层，该介电叠层包括一层第一氧化硅层，其位于浮置栅极上；一层高介电常数介电层，其位于第一氧化硅层上。
2、根据权利要求1所述的闪存的结构，其特征是：当所述高介电常数介电层的带隙值小于氧化硅的带隙值时，还包括一层第二氧化硅层，其位于所述高介电常数介电层上。
3、根据权利要求1或2所述的闪存的结构，其特征是：该高介电常数介电层的介电常数大于8。
4、根据权利要求1或2所述的闪存的结构，其特征是：该高介电常数介电层的材质是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的族群以及上述物质组成的混合物的族群其中之一。
5、根据权利要求1或2所述的闪存的结构，其特征是：该高介电常数介电层是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的堆栈层族群其中之一。
6、一种闪存的结构，包括：一层穿隧氧化层，其位于一基底上；一个浮置栅极，其位于该穿隧氧化层上；一层氧化层，其位于浮置栅极上；一个控制栅极，配置该氧化层上；以及一个源/漏极区，其位于该浮置栅极两侧的基底内，其特征是：该氧化层为一层氧化铝介电层，其位于该浮置栅极上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050309 Termination date: 20190625 |
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| CF01 | Termination of patent right due to non-payment of annual fee |