CN1757114A - 电荷捕捉存储阵列 - Google Patents

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Abstract

本发明涉及一种存储阵列(100)，该存储阵列(100)包含衬底(222)、具有接触(240)的多条位线(224)、以及与这些位线(224)交叉的多条字线(201，202)。利用保护间隔物(234)使该位线接触(240)与邻近该位线接触(240)的字线(201)隔离，以避免在该位线接触(240)形成期间所造成的损坏。本发明还涉及一种形成该存储阵列的方法。

Description

电荷捕捉存储阵列
发明领域
本发明涉及半导体器件及其制造，更特别地，涉及一种减少因形成位线接触而造成的质量降低的器件。
背景技术
闪存是一种可被重新写入且可在没有供电的情形下保持其内容的电子存储器媒体。闪存器件通常具有10万次至30万次写入周期的使用寿命。与可能够擦除单一字节的动态随机存取存储器(DynamicRandom Access Memory；简称DRAM)及静态机存取存储器(StaticRandom Access Memory；简称SRAM)芯片不同，闪存通常以固定的多个位的区块或扇区(multi-bit blocks or sectors)为单位对闪存进列擦除及写入。闪存是由电可擦除可编程只读存储器(Electrically ErasableProgrammable Read Only Memory；简称EEPROM)发展而来，闪存具有较低的成本及较高的组件密度。此种新的EEPROM类型已发展成一种结合了EPROM的密度及EEPROM的电可擦除这两项优点的重要的非易失性存储器。
以一种将单一位的信息储存在每个单元的单元结构来建构传统的闪存。在此种单一位存储架构中，每个单元通常包含金属氧化物半导体(Metal Oxide Semiconductor；简称MOS)晶体管结构，该结构具有在衬底或P阱中的源极、漏极、沟道以及在该沟道上的堆叠式栅极结构。该堆叠式栅极可包含在该P阱的表面上形成的薄栅极介电层(有时被称为隧道氧化物)。该堆叠式栅极也包含在该隧道氧化物上的多晶硅浮栅(floating gate)、以及在该浮栅上的多晶硅间介电层。该多晶硅间介电层通常是多层绝缘体，诸如具有两个氧化物层以及夹在这两个氧化物层之间的氮化物层的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；简称ONO)层。最后，多晶硅控制栅极位于该多晶硅间介电层上。
该控制栅极被连接到与一行(row)的此种单元(cell)相关联的字线(word line)，以便以典型的NOR构造形成若干扇区的此种单元。此外，由导电位线将漏极区的这些单元连接在一起。单元的沟道根据该堆叠式栅极结构在该沟道中产生的电场，而在源极与漏极之间传导电流。在该NOR构造中，单一列(column)内的各晶体管的每个漏极端被连接到相同的位线。此外，每个闪存单元使其堆叠式栅极端连接到不同的字线，而阵列中所有的闪存单元使其源极端连接到共同的源极端。在操作中，利用周围的译码器及控制电路而经由各别的位线及字线寻址到个别的闪存单元，以便执行编程(programming)(写入)、读取、或擦除功能。
通过将电压施加到控制栅极，并将源极接地，且将漏极连接到在该源极电位之上的预定电位，来编程此种单一位的堆叠式栅极闪存单元。跨越隧道氧化物两端形成的高电场会导致一种被称为“敷拉-诺代(Fowler-Nordheim)”隧道效应的现象。在该过程中，在中心单元沟道区内的电子穿过栅极氧化物而进入浮栅，并被捕捉在浮栅中，这是因为浮栅被多晶硅间介电及隧道氧化物所包围。由于这些被捕捉的电子，所以提高了该单元的临界电压。由被捕捉的电子产生的单元临界电压的改变(及因而造成的沟道电导的改变)使得该单元被编程。
为了要擦除典型的单一位堆叠式栅极闪存单元，将电压施加到源极，并将控制栅极保持在负电位，同时可让漏极浮接。在这些条件下，跨过浮栅与源极之间的隧道氧化物产生了电场。原先被捕捉在浮栅中的电子朝向浮栅的在源极区上的部分流动，并群集在该部分中，然后从浮栅离开并在敷拉-诺代穿隧效应下经由隧道氧化物而进入源极区。当从浮栅移开这些电子时，即擦除了该单元。
在传统的单一位闪存器件中，要执行擦除确认，以便决定是否已正确地擦除了一区块或一组的此种单元中的每个单元。目前的单一位擦除确认方法提供了确认位或单元的擦除，并将补充擦除脉波施加到未通过初始确认的个别单元。然后再度确认该单元的擦除状态，且继续执行该编程，直到成功地擦除了该单元或位，或者该单元被标示为不能再用为止。
最近，双位闪存单元已变得更为普及。此种双位闪存单元可将两位的信息储存在单一存储单元中。最近，已引入了未使用浮栅的双位闪存结构，例如在电荷捕捉介电材料层上采用多晶硅层以提供字线连接的电荷捕捉闪存器件。传统的技术无法满足与这些类型的器件相关联的特性。
当将电荷捕捉存储单元用于存储阵列时，在衬底上形成电荷捕捉介电材料，并在该衬底中形成多条位线。在这些位线之间且在该电荷捕捉介电材料上形成了多条通常由多晶硅构成的字线。当该单元正确地工作时，各电荷被捕捉在该电荷捕捉介电材料中。然而，当接触边缘工具(contace edge tools)在这些位线中形成接触孔时，等离子充电将损坏接近这些接触孔的电荷捕捉介电材料。此种损坏可能包括产生了原先不希望产生的一些电荷捕捉区。因此，接近这些接触孔的电荷捕捉介电材料可能无法按照与远离这些接触孔的介电材料相同的方式捕捉电荷。
因此，并未满足本领域中对采用电荷捕捉存储单元且能抗拒因形成接触孔而造成的质量降低的改良式新存储阵列的需求。
发明内容
根据本发明，提供了一种包含衬底及具有接触的多条位线的存储阵列。在这些位线之间是多个电荷捕捉存储单元，这些电荷捕捉存储单元具有形成在该衬底上的电荷捕捉介电材料。在该电荷捕捉介电材料上形成多条字线。在这些位线接触与这些字线之间、邻近这些位线接触处形成氮化物间隔物。
此外，根据本发明，提供了一种形成存储阵列的方法。根据该方法，提供衬底，且在该衬底上形成电荷捕捉介电材料。形成具有接触位置的多条位线，且在该电荷捕捉介电材料上形成字线。然后在该位线接触位置与该字线之、邻近该位线接触位置处形成保护间隔物。然后在这些位线接触位置上形成位线接触。
在另一个实施例中，本发明涉及一种用于制造半导体器件的工艺，该工艺包含下列步骤：提供半导体衬底；在该半导体衬底上形成氧化物层，该氧化物层及该半导体衬底形成衬底-氧化物界面，且该界面包含硅-氢键及虚悬的(dangling)硅键的至少其中之一；在足以将硅-氢键及虚悬硅键的至少其中之一的至少一部分转变为硅原子键的条件下，使该界面暴露在足以使硅-氢键断裂的能量的紫外线辐射下，气氛包含具有至少一种可形成硅原子键的原子的至少一种气体，以及从大约摄氏500度至大约摄氏1100度的温度范围；以及在该氧化物层上形成电荷储存介电层，其中至少一种反应性气体包含氘、氧气、氧化氮、氧化亚氮、臭氧、或纯态氧(singlet oxygen)中的一种或多种气体，且惰性气体包含稀有气体(noble gas)及氮气中的一种或多种气体，且该气体包含体积比约为5％至95％的至少一种反应性气体、以及重量比约为95％至5％的至少一种惰性气体。
因此，本发明提供了一种解决方案，其解决了由于可被转变为虚悬硅键的硅-氢键及虚悬硅键的其中之一或以上两者而在衬底与上方氧化物层间的界面上产生的热载流子注入所引发的应力的问题。
附图说明
图1是根据本发明的具有位线及字线的电荷捕捉存储阵列的平面图；
图2A及图2B是可实施本发明各种形态的示意性的电荷捕捉存储单元以及根据本发明制造的结构的剖面图；
图3至图6是根据本发明制造电荷捕捉介电材料结构以及其上的字线结构的工艺步骤的剖面图；
图7是根据本发明制造间隔物的工艺步骤的剖面图；
图8是根据本发明制造蚀刻停止层的工艺步骤的剖面图；以及
图9是大致示出其中包括间隔物的形成本发明的各步骤的示意流程图。
应当了解，为了顾及附图的简化及清晰，不必然按照比例绘制各图所示的组件。例如，为了顾及附图的清晰，某些组件的尺寸比其它组件的尺寸有所放大。此外，在被认为是适当的情形下，在各附图中重复使用各参考标记，以便指示对应的组件。
具体实施方式
应当了解，将在下文中说明的工艺步骤及结构并未构成用来制造集成电路的完整流程。可配合本领域中目前所用的集成电路制造技术而实施本发明，且甚至将视需要而只包含通常实施的工艺步骤，以便有助于了解本发明。此外，应当了解，虽然下文中将参照双位电荷捕捉(Two-bit charge-trapping device)器件来说明本发明，但是本发明并不限于此种器件，而且可将本发明应用于具有位线及字线架构的存储阵列中所使用的所有电荷捕捉存储单元。还应当了解，虽然参照埋入位线(buried bit lines)来说明本发明，但是也可将本发明应用于其它的位线构造。
图1显示出具有位线及字线架构且使用电荷捕捉存储单元的存储阵列。以俯视图或平面图的方式示出阵列100。如图所示，阵列100是诸如8位输入/输出(I/O)的64K阵列100的一个例子。本领域技术人员应当了解，这些I/O可以是16位、32位、64位、或更多位。此外，应当了解，该阵列可以是大小为2(n+1)K的存储器区块，其中n大于0，例如128K、256K等。阵列100可以是扇区或扇区的一部分的存储器区块。例如，可由具有用来连接共同金属位线224的接触240的一个或多个区块构成的扇区。
电荷捕捉介电堆叠209可扩充存储阵列100的长度。阵列100包含16个I/O或组的列224。每个“字”或组的I/O由八个晶体管或八个正常的位以及八个额外的位所构成。每个I/O包含可以是多晶硅的字线201或202，用以寻址到各行的单元。多条位线224分布在电荷捕捉介电堆叠209下，以起动存储单元200的个别位的读取、写入、及擦除。每条位线224在十六行一组的一端上被连接到第一接触240和金属位线(图中未示出)，且在该组的另一端上被连接到第二接触240。如图1所示，图中示出了五条位线，因此可将位线连接到一列中的每隔一个的晶体管的一端，且可利用两个选择晶体管来选择两个晶体管的四个位用于读取、写入和擦除。在每条边缘字线201与接触240之间设有间隔物234。在一个实施例中，间隔物234沿着字线201的整个边缘分布。在一个实施例中，只大致将间隔物234置于位线224上。在一个实施例中，间隔物234延伸到边缘字线201之外大约250埃至大约1300埃的距离范围内，且可延伸为大致跨越边缘字线201与接触240间的整个距离。
现在请参阅图2A及图2B，这些附图以剖面示意图示出可实施本发明的各种形态中的一种或多种形态的存储单元。存储单元10包含电荷捕捉介电堆叠209，该电荷捕捉介电堆叠209包含上介电层204、下介电层208、以及被夹在这些两个介电层间的电荷捕捉层206。多晶硅层201或202设于电荷捕捉介电堆叠209上，且提供了连接到存储单元200的字线。第一位线224a分布在第一区域203下的电荷捕捉介电堆叠209之下，且第二位线224b分布在第二区域207下的电荷捕捉介电堆叠209之下。位线224a及224b由导电部分230及可选择的氧化物部分228所构成。
在一个实施例中，在每条位线224a及224b与下介电层208接触的两端上提供了硼核心注入物232，或沿着整个晶体管提供硼核心注入物232。这些硼核心注入物比P型衬底有更大的掺杂浓度，且有助于控制存储单元200的临界电压VT。在一个实施例中，存储单元200位于P型衬底222上，且利用N+砷注入物形成位线224a及224b的导电部分230，因而在位线224a与224b之间跨越该P型衬底而形成沟道220。沟道220包含位于P型衬底222上且利用N+砷注入物部分230形成的可互换的源极和漏极组成部分，且形成栅极以作为多晶硅字线201或202的一部分。虽然图中示出第一及第二位线224a及224b具有导电部分230以及可选择的氧化物部分228，但是应当了解，可只以导电部分构成这些位线。
在一个实施例中，电荷捕捉层206是氮化硅。将电压施加到漏极与栅极，并将源极接地，而完成对该单元的编程。这些电压沿着沟道产生电场，使电子加速，并从衬底层222跃到该电荷捕捉层。该电子的跳跃称为热电子注入。因为该电子在漏极得到大部分的能量，所以这些电子被捕捉在且保持储存在电荷捕捉层206接近漏极之处。单元200通常是均匀的，且漏极和源极是可互换的。因为该电荷捕捉层是不导电的，所以第一电荷234a可被注入到电荷捕捉层206的接近中央区205的第一末端，且第二电荷234b可被注入到电荷捕捉层206的接近中央区205的第二末端。在此种方式下，可将一个以上的电荷储存在电荷捕捉层206，从而产生双位存储单元200。应当了解，也可以相同的方式将两个以上的电荷储存在电荷捕捉层206，而产生有两个以上位的存储单元200。
如前文所述，可将第一电荷234a储存在电荷捕捉层206的中央区205的第一末端，并可将第二电荷234b储存在中央区205的第二末端，使每一存储单元200可存在有两个位。该双位存储单元200通常是对称的，因而漏极和源极是可互换的。因此，当编程左位时，可将第一位线224a用来作为漏极端，并可将第二位线224b用来作为源极端。同样地，当编程右位时，可将第二位线224b用来作为漏极端，并可将第一位线224a用来作为源极端。
本领域技术人员应当了解，为了使前文所述的此种存储单元阵列正确地工作，最好是使电荷234a、234b在电荷捕捉层206中这些电荷原先被引人的区域保持隔离。此外，本领域技术人员通常知道：在形成接触孔240的处理期间，会发生对电荷捕捉介电堆叠209与栅极电极201的至少其中之一的损坏。据信可能是因为来自边缘工具(edgetools)的等离子充电而造成此种损坏。此种损坏可能使电荷在下介电层208中被捕获，使电荷无法被注入到电荷捕捉层206，因而使邻接于接触孔240的存储单元200不正确地工作。
下文中将参照图3至图8来说明本发明。图3至图6以剖面图示出了根据本发明制造电荷捕捉介电堆叠209结构及其上的边缘字线(edge word line)201结构的工艺步骤。图7至图8以剖面图示出了根据本发明制造间隔物及蚀刻停止层的工艺步骤。图9是根据本发明的工艺步骤的示意流程图。
在图9中示为步骤902的本发明的第一步骤中，如图3所示，提供半导体衬底222。半导体衬底222可以是本领域中已知的任何经适当选择的衬底。适当的半导体衬底包括诸如整体(bulk)硅半导体衬底、绝缘层上覆硅(Silicon-On-Insulator；简称SOI)半导体衬底、绝缘层上覆锗(Germanium-On-Insulator；简称GOI)半导体衬底、蓝宝石层上覆硅(Silicon-On-Sapphire；简称SOS)半导体衬底、以及由本领域中已知的其它材料所形成的半导体衬底。本发明并不限于任何特定类型的半导体衬底222。
请参阅图3，其中显示了下介电层208的形成。该步骤概略的图示于图9的步骤904中。根据本发明，在半导体衬底222上形成下介电层208。在一个实施例中，下介电层208是二氧化硅。然而，本领域技术人员应当了解，下介电层208并不限于二氧化硅。在一个实施例中，下介电层208包含高K值(高介电系数)介电材料、复合介电材料、或基本上不含任何高K值介电材料的一种材料。在本文的用法中，术语“高K值介电材料”意指K值大约为10或更高的介电材料。此种高K值介电材料包括诸如二氧化铪(HfO2)、二氧化锆(ZrO2)、或其它材料，而下文中将更完整地确认部分的这类材料。一般而言，术语“高K值介电材料”包含K值大约为10或更高的二氧化物、三氧化物、及更高的氧化物、以及铁电材料。此外，高K值介电材料包括诸如K值大约为14的硅酸铪、K值大约为16(取决于氧及氮的相对量)的铪硅氧氮化物(hafnium silicon oxynitride)、及K值大约为18的铪硅氮化物(hafnium silicon nitride)等的复合介电材料。
适用的高K值介电材料包括二氧化锆(ZrO2)，二氧化铪(HfO2)，氧化铝(Al2O3)，氧化钇(Y2O3)，氧化镧(La2O3)，或二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化镧(La2O3)中的一种或多种的硅酸盐，或二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化钇(Y2O3)、氧化镧(La2O3)中的一种或多种的铝酸盐。适用的高K值介电材料还包括氧化钽(Ta2O5)、钛酸钡(BaTiO3)、二氧化钛(TiO2)、氧化铈(CeO2)、氧化镧(La2O3)、铝酸镧(LaAlO3)、钛酸铅(PbTiO3)、钛酸锶(SrTiO3)、锆酸铅(PbZrO3)、氧化钨(WO3)、氧化钇(Y2O3)、硅酸铋(Bi4Si2O12)、钛酸锶钡(BST)(Ba1？xSrxTiO3)、镁铌酸铅(PMN)(PbMgxNb1？xO3)、锆钛酸铅(PZT)(PbZrxTi1？xO3)、铌锌酸铅(PZN)(PbZnxNb1？xO3)、以及钽钪酸铅(PST)(PbScxTa1？xO3)。除了前文所述的高K值介电材料之外，也可将诸如钛酸铅镧、钽铋酸锶、钛酸铋、以及锆钛酸钡等的铁电高K值介电材料的其它高K值介电材料用于本发明。也可将其中包括诸如K值大约为10或更高的二氧化物及三氧化物的本领域中已知的其它高K值介电材料用于本发明。
在本文的用法中，术语“复合介电材料”意指包含至少两种其它介电材料的成分的介电材料。如前文中对高K值介电材料的定义，复合介电材料通常具有大于10的K值。复合介电材料可以是诸如混合金属氧化物、金属硅酸盐、金属铝酸盐、或金属混合铝酸盐/硅酸盐。因此，例如使用铪作为示例金属时，该复合介电材料可以是铪锆氧化物(HfxZr1-xO2；其中x的范围是0或1)、硅酸铪(HfSiO4)、铝酸铪(HfAl2O5)、或铪混合铝酸盐/硅酸盐(HfO2/SiO2/Al2O3)(可具有诸如Hf2Si2Al2O11)的分子式)。可按照同时沉积复合介电材料的成分的方式，或按照循序沉积然后接续以诸如热处理等的处理步骤来结合这些成分的方式，来形成该复合介电材料。混合金属氧化物、金属硅酸盐、金属铝酸盐、或金属混合铝酸盐/硅酸盐的适用材料包括诸如铪、锆、钇、铈、钽、钛、镧、钨、铋、钡、锶、钪、铌、铅、或以上材料的混合物。当将其它的金属氧化物与另一金属氧化物、二氧化硅、氧化铝、或以上各项的混合物结合会产生K值大于二氧化硅的K值的材料时，此种结合的材料也是适用的材料。例如，混合金属氧化物、金属硅酸盐、金属铝酸盐、或金属混合铝酸盐/硅酸盐是在大约摄氏600至800度的温度下通常不会与硅(或多晶硅或多晶硅-锗)起反应的适用的材料。
在本文的用法中，术语“多晶硅-锗”意指多晶硅及锗的混合物，其中锗的含量占混合物重量的略大于零至大约60％。因此，锗的含量范围可从掺杂量至大约混合物重量的60％。可以本领域中已知的任何方法(即，诸如通过以锗来掺杂多晶硅，或通过同时沉积)形成多晶硅-锗。
在一个实施例中，将半导体衬底222的表面氧化，而形成下介电层208。以本领域中已知的任何适当的氧化工艺(例如在本领域中已知的任何类型的快速热处理(Rapid Thermal Process；简称RTP)装置中)来适当地执行该氧化步骤。例如，该RTP装置可以是单晶片集束型工具(cluster tool)中的一部分。也可以诸如快速热化学气相沉积(Rapid-Thermal-Chemical-Vapor-Deposition；简称RTCVD)工艺等的沉积工艺形成下介电层208。在一个实施例中，该RTP装置是单晶片集束型工具中的一部分。也可以诸如低压化学气相沉积(Low-Pressure-Chemical-Vapor-Deposition；简称LPCVD)工艺在分批式炉(batch furnace)中沉积介电材料，而形成下介电层208。在一个实施例中，以诸如等离子增强式化学气相沉积(PECVD)、原子层化学气相沉积(ALD(ALCVD))、脉冲激光沉积(PLD)、微显影沉积(MLD)、或金属有机化学气相沉积(MOCVD)等的另一种适用方法沉积下介电层208。该CVD方法可以是本领域中已知的任何适当的CVD方法。
下介电层208可具有自大约20埃至大约150埃的厚度。在一个实施例中，下介电层208具有大约100埃的厚度。如本领域技术人员所了解的，可使用其它已知的方法来沉积下介电层208。作为所述的步骤904的结果，通过适当的方法来形成下介电层208。
在图9示为步骤906的本发明的下一步骤中，在下介电层208上形成电荷捕捉层206。如图4所示，在形成下介电层208之后，在下介电层208上沉积电荷捕捉层206。在一个实施例中，电荷捕捉层206包含氮化硅。在另一个实施例中，电荷捕捉层206包含适合的高K值介电材料。在另一个实施例中，电荷捕捉层206包含高K值介电材料及诸如氮化硅等的标准K值介电材料。在一个实施例中，层206包含复合介电材料，该复合介电材料包含两种或更多种介电材料的合成物或反应生成物，其中一种介电材料是高K值介电材料，且另一种介电材料是可以是诸如氮化硅等的标准K值介电材料。因此，在一个实施例中，该高K值介电材料完全取代了电荷捕捉层206中的氮化硅。在另一个实施例中，该高K值介电材料本质上被添加到氮化硅，或与氮化硅结合，从而形成电荷捕捉层206。在另一个实施例中，电荷捕捉层206包含用来取代氮化硅的复合介电材料。于2001年12月31日提出申请的美国专利申请案10/036,757揭示了用于高K值电荷捕捉层的适用的高K值介电材料，本发明特此引用该专利申请案，以参照该专利申请案有关将高K值介电材料用于电荷捕捉介电堆叠209的电荷捕捉层206的公开内容。
沉积高K值介电材料层的适用方法包括RTCVD、其它的化学气相沉积(CVD)方法、或任何其它适当的方法。该CVD方法可以是本领域中已知的用来沉积高K值材料的任何适用的CVD方法。例如，该CVD方法可以是除了前文所述的RTCVD以外的ALD(ALCVD)、PECVD、MOCVD、或MLD。
在沉积了电荷捕捉层206之后，在图9中示为步骤908的制造存储阵列100的下一工艺步骤中，以一种适当的技术在电荷捕捉层206上形成上介电层204。上介电层204可包含前文所述的用于下介电层208的任何材料。例如，上介电层204可包含二氧化硅、本发明所定义的高K值介电材料或复合介电材料。
如图5所示，在沉积了电荷捕捉层206之后，在电荷捕捉层206上形成上介电层204。可以本领域中已知的任何适当的方法形成上介电层204。在一个实施例中，通过原处蒸汽产生(In-Situ Steam Generation；简称ISSG)法氧化电荷捕捉层206的上表面，从而形成上介电层204。在一个实施例中，以诸如前文所述的RTCVD或LPCVD等的HTO沉积法形成上介电层204。在一个实施例中，以诸如PECVD、ALD(ALCVD)、PLD、MLD、或MOCVD等的另一种适当方法沉积上介电层204。该CVD方法可以是本领域中已知的任何适当的CVD方法。
因此，形成了电荷捕捉介电材料209。应当了解，词语“电荷捕捉介电材料”、“电荷捕捉介电堆叠”、及“电荷捕捉介电结构”的意义是可互换使用的。
如图9的步骤908所示，在形成根据本发明的电荷捕捉介电材料209之后，在上介电层204上形成字线201或202。相同的形成工艺同样适用于字线202及边缘字线201。形成字线201或202的层可包含本领域中已知的用于此种用途的任何材料。例如，字线201或202可包含多晶硅、多晶硅-锗、金属硅化物、金属、或本领域中已知的任何其它适用的材料。然后可执行光刻的图形化及蚀刻工艺，以便界定电荷捕捉介电材料209以及字线201或202。本领域技术人员应当了解，可使用各种栅极形成材料来制造字线201或202。例如，可利用多晶硅、非晶硅、难熔金属硅化物、以及金属等的材料形成字线201或202。
在形成边缘字线201之后，如图9的步骤912所示，在电荷捕捉介电材料209上且在边缘字线201与接触240的未来位置之间形成保护间隔物234。在形成接触孔240期间，来自边缘工具的等离子可能对电荷捕捉介电材料209及边缘字线201造成损坏。因此，在形成接触孔240之前，先形成保护间隔物234，以防止诸如来自等离子的损坏。在一个实施例中，间隔物234是一种氮化物间隔物。该氮化物间隔物可具有Si3N4的化学分子式。此外，也可将诸如氮化硅、富含硅的氮化硅(silicon rich nitride)、或氮氧化硅(SiON)等的其它材料用于间隔物234。间隔物234保护这些边缘晶体管不会受到来自接触蚀刻的紫外线辐射。因而不会对这些边缘字线上的接触蚀刻造成损坏。
在一个实施例中，以诸如RTCVD或LPCVD法形成间隔物234。在一个实施例中，以诸如PECVD、ALD(ALCVD)、PLD、MLD、或MOCVD等的另一种适当方法沉积间隔物234。该CVD方法可以是本领域中已知的任何适当的CVD方法。在一个实施例中，然后可执行光刻的图形化及蚀刻工艺，以便界定间隔物234。在一个实施例中，这些间隔物234的范围大约介于250埃至1300埃之间，且在一个实施例中，其范围大约介于750埃至1200埃之间。在一个实施例中，这些间隔物234的高度与在电荷捕捉介电材料的上沉积的材料的高度大约相同，以便形成边缘字线201。
在一个实施例中，间隔物234被形成为使其邻接字线201，且在一个实施例中，间隔物234与字线201分开。在一个实施例中，单一的间隔物234延伸，因而该间隔物使边缘字线201与和边缘字线201交叉的一条以上的位线224的接触240分开。在一个实施例中，如图8所示，在加入接触材料之前，先在字线201及间隔物234上形成蚀刻停止层802。该接触材料可以是本领域技术人员所知道的任何接触材料，例如二硅化钴(CoSi2)或二硅化钛(TiSi2)。此外，该蚀刻停止层可以是任何适用的材料。此外，可以诸如氧化物层等的介电材料将电荷捕捉介电材料209与接触孔240隔离，以便对产生接触孔期间所引发的损坏提供进一步的隔离。
已根据本发明揭示了一种可抗拒在形成接触期间所引发的损坏的电荷捕捉存储阵列及其工艺。本发明因而提供了一种具有在边缘字线与位线接触之间形成的保护间隔物的存储阵列。因而提供了一种具有较小位线漏电流的存储阵列。
工业应用
具有位线及字线的存储阵列可能容易发生因形成接触孔而造成的损害。根据本发明，提供了一种减轻接触孔形成期间对存储阵列造成的损坏的系统及方法，因而提升了存储阵列的性能。
虽然已参照本发明的一些特定实施例说明和例示了本发明，但是其用意并非将本发明限于这些实施例。本领域技术人员应当了解，在不脱离本发明的精神下，尚可做出各种变化及修改。例如，构成电荷储存结构的个别层的厚度可以与本文所述的这些厚度有所不同。因此，在最后的权利要求及其等效权项范围内的所有此类变化及修改都将被包含在本发明的范围内。

Claims (10)

1.一种存储阵列(100)，包含：
衬底(222)；
具有接触(240)的多条位线(224)；
多个存储单元(200)，每个存储单元位于两条位线(224)之间，且包含形成在该衬底(222)上的电荷捕捉介电材料(209)；
形成在该电荷捕捉介电材料(209)上的多条字线(201，202)；以及
在位线接触(240)与该字线(201)之间且邻近位线接触(240)的至少一个间隔物(234)。
2.如权利要求1所述的存储阵列(100)，其中该电荷捕捉介电材料(209)包含：
形成在该衬底(222)上的下介电层(208)；
形成在该下介电层(208)上的电荷捕捉层(206)；以及
形成在该电荷捕捉层(206)上的上介电层(204)。
3.如前述任一权利要求所述的存储阵列(100)，其中该至少一个间隔物(234)形成在该上介电层(204)上。
4.如前述任一权利要求所述的存储阵列(100)，其中间隔物(234)使边缘字线(201)与一条以上的位线(224)的接触(240)隔离。
5.如前述任一权利要求所述的存储阵列(100)，其中该间隔物(234)大约介于250埃至1300埃的范围间。
6.如前述任一权利要求所述的存储阵列(100)，其中该间隔物(234)形成在该上介电层(204)上。
7.如前述任一权利要求所述的存储阵列(100)，其中该间隔物(234)包含氮化硅、富含硅的氮化硅、及氮氧化硅中的一种或多种。
8.如前述任一权利要求所述的存储阵列(100)，其中该电荷捕捉存储单(200)是双位存储单元。
9.如前述任一权利要求所述的存储阵列(100)，其中阵列(100)是大小为2(n+1)K的存储器区块，其中n是大于0的整数。
10.一种形成存储阵列的方法，包含下列步骤：
提供衬底(222)；
在该衬底(222)上形成电荷捕捉介电材料(209)；
形成具有接触位置的多条位线(224)；
在该电荷捕捉介电材料(209)上形成字线(201，202)；
在位线接触位置与字线(201)之间且邻近位线接触位置处形成间隔物(234)；以及
在位线接触位置上形成位线接触(240)。
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