CN1393934A - 一种闪存的结构 - Google Patents

Abstract

一种闪存的结构，此结构包括一个电子陷入层、一个栅极与一个源极/漏极区，其中，电子陷入层是由一层第一氧化层、一层高介电常数材质的介电层与一层第二氧化层依序堆栈而成；而栅极配置在电子陷入层上；源极/漏极区则是配置在电子陷入层两侧的基底之中。采用本发明可以降低临界电压的变化量，进而提高闪存的资料保持特性。

Description

一种闪存的结构

本发明是有关于一种内存的结构，特别有关于一种闪存(FlashMemory)的结构。

近来由于便携式电子产品需求增多，闪存的需求明显增加。由于其技术日趋成熟，成本下降，不仅刺激了购买意向，而且有新的市场应用。近来发展的闪存结构的可电除且可编程只读存储器已具有较快的存取速度。数字照相机的底片、个人随身电子记事簿的内存、个人MP3随身听、电子答录装置、可程序IC等等均是闪存应用的市场。

典型的闪存是以掺杂的复晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当内存进行编程(Program)时，适当的编程电压分别加到源极区、漏极区与控制栅极上，电子将由源极区经由信道(Channel)流向漏极区。在此过程中，将有部分的电子会穿过复晶硅浮置栅极层下方的遂穿氧化层(Tunneling Oxide)，进入并且会均匀分布在整个复晶硅浮置栅极层之中，此种电子穿越遂穿氧化层进入复晶硅浮置栅极层的现象，称为穿隧效应(Tunneling Effect)。穿隧效应可以分成两种情况，一种称为信道热电子注入(Channel Hot-ElectronInjection)，另一种称为Fowler-Nordheim穿隧(FN Tunneling)。通常闪存是以信道热电子编程，并且通过源极旁边或信道区域以Fowler-Nordheim遂穿抹除。但是，若复晶硅浮置栅极层下方的穿隧氧化层有缺陷(Weak Point)存在，则容易造成组件的漏电流，影响组件的可靠度。

为了解决闪存组件漏电流的问题，目前的作法是在基底上先形成一电荷陷入层(Trapping Layer)，电荷陷入层的材质是由氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，简称ONO)复合层所构成的堆栈式(Stacked)结构，然后再在此ONO层上形成多晶硅栅极，最后在ONO层两侧的基底中形成源极区与漏极区。

因为ONO电荷陷入层中的氮化硅层具有抓住电荷的效果，所以射入ONO层之中的电子并不会均匀分布于整个氮化硅中，而是以高斯分布的方式集中在氮化硅的局部区域上，因此，对于氧化层其缺陷的敏感度较小，组件漏电流的现象较不易发生。而因为电荷陷入层中主要捕捉电子的是氮化硅层，所以此种内存胞亦称为氮化硅只读存储器(Silicon Nitride Read Only Memory，NROM)。

此外，ONO电荷陷入层的优点还包括在组件编程时，电子仅会在接近源极或漏极上方的信道局部性地储存。因此，在进行编程时，可以分别对源/漏极区以与门极施加电压，而在接近于另一端源/漏极区的氮化硅层中产生高斯分布的电子。所以可通过改变栅极与其两侧的源极/漏极区所施加电压，可以在单一的ONO电荷陷入层中存在两个具有高斯分布的电子、单一个具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材质作为电荷陷入层的闪存，可以在单一的存储单元之中写入四种状态，是一种单一存储单元二位(1 cell 2bit)的闪存。

然而，随着内存进行编程/抹除次数的增加，ONO层的氧化硅层产生损伤(Damage)的情形也随之加重，导致临界电压值(ThresholdVoltage，通常以V_th表示)发生变化。由于临界电压的改变会增加电子的漏失，进而降低内存的资料保持特性(Data Retention)，所以如何将临界电压值的变化降至最低已经是刻不容缓的议题。

因此本发明的目的是提供一种闪存的结构，可以降低临界电压的变化量，进而提升闪存的Data Retention。

本发明提供一种闪存的结构，此结构包括一个电子陷入层、一个栅极与一个源极/漏极区，其中，电子陷入层是由一个第一氧化层、一个高介电常数材质的介电层依次堆栈而成；而栅极配置在电子陷入层之上；源极/漏极区则是配置在电子陷入层两侧的基底之中。此外，依照高介电常数材质的介电层的带隙(Band Gap)大小决定电子陷入层是否需在高介电常数材质的介电层上再包括一个第二氧化层，如果所使用的高介电常数介电层的Band Gap与氧化硅的Band Gap相近或更大，则不用此第二氧化层；反之，如果高介电常数介电层的Band Gap小于氧化硅的Band Gap，则电子陷入层需包括此第二氧化层。所谓的高介电常数的材质是指比氮化硅/氧化硅(Si3N4/SiO2，亦称为NO)高的介电常数的材料，并非为正规的名词；而带隙是指金属与半导体中两个容许电子能带间的间隙。

本发明的优点在于利用高介电常数材质作为介电层的主要材质，可大幅降低临界电压的变化值，进而提升闪存的Data Retention。

下面结合附图详细说明本发明的实施方式：

图1是依照本发明一个较佳实施例的一种闪存结构剖面图。

附图标号说明：

100：基底

102，106：氧化层

104：高介电常数介电层

108：栅极

110：源/漏极

实施例

请参照图1，此结构包括一个电子陷入层112、一个栅极108与一个源极/漏极区110，其相关位置为，栅极108位于电子陷入层112之上；而源极/漏极区110则是配置在电子陷入层112两侧的基底100中。其中，电子陷入层112是由一个第一氧化层102与一个介电层104依序堆栈而成，且介电层104的材质为具有高介电常数(HighDielectric Constant)的材质。

电子陷入层112中介电层104的材质为何需具有高介电常数(ε)，其原因可从随时间变化的临界电压值(以ΔV_th(t)表示)与介电常数值的关系来看，如下式所示： $\mathrm{\Δ}{V}_{\mathrm{th}}\left(t\right)=-2.3\frac{\stackrel{\‾}{t_{\mathrm{ONO}}}}{{\mathrm{\ϵ}}_{\mathrm{ONO}}}\×\frac{q\stackrel{\‾}{n}{N}_{\mathrm{DX}}}{2\sqrt{2m{E}_{\mathrm{to}}}}\×\log t$

式中ε_ONO代表的是ONO层的介电常数；E_to代表的是氧化物井能量(Oxide Trap Energy)；q^N _DX代表的是井充电密度(Trap ChargeDensity)。要降低临界电压的变化量△V_th(t)，则必须提升电子陷入层112中的介电层104的介电常数，所以本发明所提供的闪存的结构，是在电子陷入层112中采用具有高介电常数的材料来制作电子陷入层，以降低临界电压的变化量，进而提升闪存的Data Retention。

而电子陷入层112中的第一氧化层102是用以加强基底100与高介电常数介电层104间的吸附力，以及减少缺陷(Defect)的产生。另外，如图1所示，在电子陷入层112的高介电常数材质的介电层104上还包括一个第二氧化层106，其中，第二氧化层106是用以加强高介电常数介电层104与后续形成其上的栅极108间的吸附力，以及减少缺陷(Defect)的产生。

所谓的高介电常数的材质是指介电常数比氮化硅/氧化硅(Si3N4/SiO2，亦称为NO)的介电常数高的材质，高介电常数介电层104可以是氧化铝(Al2O3)、氧化钇(Y2O3)、锆氧化硅(ZrSixOy)、铪氧化硅(HfSixOy)、三氧化二镧(La2O3)、二氧化锆(ZrO2)、二氧化铪(HfO2)、五氧化二钽(Ta2O5)、氧化镨(Pr2O3)或二氧化钛(TiO2)。下列表一为上述介电层材质的介电常数，此外还包括Si3N4/SiO2、氧化硅(SiO2)与氮化硅(Si3N4)的介电常数。

                表  一

材质	介电常数	材质	介电常数
				SiO2	2.9	La2O3	20
Si3N4	7.5	ZrO2	22
				NO(Si3N4/SiO2)	7～8	HfO2	25
Al2O3	10	Ta2O5	26
				Y2O3	12～14	Pr2O3	31
ZrSixOy	12～22	TiO2	80
				HfSixOy	15～25

由表一可知，本发明所述的高介电常数介电质的介电常数高于Si3N4/SiO2的介电常数值8。另外，本实施例的高介电常数介电层104还可以是上述各高介电常数材质的混合物或是上述各高介电常数材质的堆栈层(Stack Layer)。因为利用高介电常数的材质作为介电层的材质，所以可以大幅降低临界电压(Threshold Voltage)的变化值，进而提升闪存的资料保持特性(Data Retention)。

另外，依照所使用的高介电常数介电层104材质的带隙(BandGap)大小，可决定是否在高介电常数介电层104上再包括一个第二氧化层106，如果所使用的介电层104的带隙与氧化硅的带隙相近或更大，则不用此第二氧化层106；反之，如果介电层104的带隙小于氧化硅的带隙，则需再包括第二氧化层106。下列表二为本实施例所使用的介电层104材质的带隙值，此外还包括氧化硅(SiO2)与氮化硅(Si3N4)的带隙值。

                 表  二

材质	带隙(eV)	材质	带隙(eV)
				SiO2	9	La2O3	4
Si3N4	5.3	ZrO2	7.8
				Al2O3	8.0	HfO2	6
Y2O3	5.6	Ta2O5	4.4
				ZrSixOy	6.5	Pr2O3	-
HfSixOy	6.5	TiO2	2.3

如果介电层104的带隙与公知的氧化硅层相近或更大，则介电层104可取代公知形成于介电层上的氧化层，并具有相同的功效。

本发明的特征在于利用高介电常数介电质作为介电层的主要材质，因此可大幅降低临界电压的变化值，进而提升闪存的DataRetention，所以不但效率可以提高，而且达到增快速度的作用。

本发明的一个较佳实施例公开如上，但是其并非用以限定本发明，任何在本发明构思范围内的改动，均落在本发明的保护范围内。

Claims (10)

1、一种闪存的结构，包括：一个电荷陷入层；一个栅极，配置在电荷陷入层的第二氧化层上；以及一个源/漏极区，位于该电荷陷入层两侧的基底内，其特征是：该电荷陷入层包括一层第一氧化层，其位于一个基底上；一层高介电常数介电层，其位于第一氧化层上；一层第二氧化层，其位于高介电常数介电层上。

2、根据权利要求1所述的闪存的结构，其特征是：该高介电常数介电层的带隙值小于氧化硅的带隙值。

3、根据权利要求1所述的闪存的结构，其特征是：该高介电常数介电层的介电常数大于8。

4、根据权利要求1所述的闪存的结构，其特征是：该高介电常数介电层的材质是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的族群其中之一。

5、根据权利要求1所述的闪存的结构，其特征是：该高介电常数介电层的材质是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的混合物族群其中之一。

6、根据权利要求1所述的闪存的结构，其特征是：该高介电常数介电层是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的堆栈层族群其中之一。

7、一种闪存的结构，包括：一个电荷陷入层；一个栅极，配置在电荷陷入层的高介电常数介电层上；以及一个源/漏极区，位于电荷陷入层两侧的基底内，其特征是：该电荷陷入层包括一层第一氧化层，其位于一基底上；一层高介电常数介电层，其位于第一氧化层上，并与第一氧化层形成一电荷陷入层。

8、根据权利要求7所述的闪存的结构，其特征是：该高介电常数介电层的带隙值不小于氧化硅的带隙值。

9、根据权利要求7所述的闪存的结构，其特征是：该高介电常数介电层的材质是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的族群以及上述物质组成的混合物的族群其中之一。

10、根据权利要求7所述的闪存的结构，其特征是：该高介电常数介电层是选自于氧化铝、氧化钇、锆氧化硅、铪氧化硅、三氧化二镧、二氧化锆、二氧化铪、五氧化二钽、氧化镨与二氧化钛所组成的堆栈层族群其中之一。

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