JP2005039280A - 低電力フラッシュメモリセルおよび方法 - Google Patents

低電力フラッシュメモリセルおよび方法 Download PDF

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Abstract

【課題】 フラッシュメモリセルのプログラミング電圧を低減する。
【解決手段】 フラッシュメモリセルに、フローティングポリシリコンゲートとコントロールゲートとの間に位置するｈｉｇｈ−ｋ誘電材料が提供される。トンネル酸化物は、フローティングポリシリコンゲートと基板との間に位置する。フラッシュメモリセルを形成する方法も提供される。ｈｉｇｈ−ｋ誘電体層は、第１のポリシリコン層の上に堆積され得る。その後、第３のポリシリコン層は、ｈｉｇｈ−ｋ誘電体層の上に堆積され、フォトレジストを用いてパターニングされ、フラッシュメモリゲート構造が形成される。ｈｉｇｈ−ｋ誘電体層は、フラッシュメモリセルを形成するプロセスとともに、非メモリトランジスタの形成を可能にするようにパターニングされ得る。
【選択図】 図１１

Description

（相互参照）
本願は、２００２年３月２９日に出願された、「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ」という名称の米国特許出願第１０／１１２，０１４号の一部継続出願である。この出願は、本明細書中で参考として援用される。
フラッシュメモリセルは、ポリ層間絶縁膜がフローティングポリシリコンゲートとコントロールポリシリコンゲートとの間に位置する二重ポリシリコン構造を用いて基板上に形成され得る。トンネル酸化物は、フローティングポリシリコンゲートと基板との間に位置する。
フラッシュメモリセルのプログラミング電圧は、トンネル酸化物を流れるトンネル電流を生成するために必要なフィールドによって決定される。トンネル酸化物は、フローティングポリシリコンゲートと基板（例えば、バルクシリコン）との間に位置する。トンネル酸化物およびポリ層間絶縁膜が薄ければ薄いほど、プログラミング電圧は低くなる。酸化物層が薄くなるにつれ、リーク電流は増大し、電荷保持時間は低減する。必要な電荷保持時間は、トンネル酸化物およびポリ層間絶縁膜の両方の厚さの下限を設定する。
（発明の要旨）
本発明のフラッシュメモリセルを作製する方法は、底面および上面を有する第１のポリシリコン層を、基板の上に重なるように、トンネル酸化物層が上記基板と上記第１のポリシリコン層との間に位置する状態で形成する工程と、上記第１のポリシリコン層を通って、上記基板の中までトレンチを形成する工程と、上面を有するフィールド酸化物層を、上記基板の上に重なるように、上記トレンチ内の上記フィールド酸化物層の上記上面が上記第１のポリシリコン層の上記底面よりも高くなるような厚さまで形成する工程と、上面を有する第２のポリシリコン層を、上記フィールド酸化物層の上に重なるように、上記トレンチ内の上記第２のポリシリコン層の上記上面が上記第１のポリシリコン層の上記上面よりも低くなるような厚さまで形成する工程と、上記第２のポリシリコン層の上に犠牲酸化物層を形成する工程と、上記第２のポリシリコン層、上記フィールド酸化物層、および上記第１のポリシリコン層を平面化する工程と、上記第１のポリシリコン層の上記上面および上記第２のポリシリコン層の上記上面において、上記平面化する工程をストップする工程と、上記第１のポリシリコン層の上に重なるようにｈｉｇｈ−ｋ誘電材料を堆積する工程と、上記ｈｉｇｈ−ｋ誘電材料の上に重なるように第３のポリシリコン層を堆積する工程とを包含する。
上記フィールド酸化物層は、薄い熱酸化物を成長させ、ＣＶＤプロセスまたはスパッタリングを用いて上記酸化物の残りを堆積することによって形成されてもよい。
上記トンネル酸化物層は、二酸化シリコンであってもよい。
上記ｈｉｇｈ−ｋ誘電材料は、酸化ハフニウムまたは酸化ジルコニウムであってもよい。
フォトレジストを堆積し、ゲート構造を規定するようにパターニングする工程と、上記第３のポリシリコン層、上記ｈｉｇｈ−ｋ誘電材料、上記第２のポリシリコン層、および上記第１のポリシリコン層を選択的にエッチングする工程と、上記第２のポリシリコン層の露出された領域が除去された後に上記選択的なエッチングをストップして、露出された第１のポリシリコン層の薄い層を残す、工程とをさらに包含してもよい。
上記残っている露出された第１のポリシリコン層を、選択性が高いエッチングを用いて選択的にエッチングし、上記残っている露出された第１のポリシリコン層が、下にある上記トンネル酸化物層を過剰に除去することなく除去される、工程をさらに包含してもよい。
上記第３のポリシリコン層を堆積する工程の前に、上記ｈｉｇｈ−ｋ誘電材料の上に重なるフォトレジストを付与し、パターニングする工程と、非メモリトランジスタが形成される領域から上記ｈｉｇｈ−ｋ誘電材料を除去する工程とをさらに包含してもよい。
上記フォトレジストを付与し、パターニングする工程の前に、上記ｈｉｇｈ−ｋ誘電材料の上に、犠牲ポリシリコン層を堆積する工程と、上記非メモリトランジスタが形成される上記領域から上記犠牲ポリシリコン層を除去する工程とをさらに包含してもよい。
本発明のフラッシュメモリセル構造は、基板の上に重なるトンネル酸化物と、上記トンネル酸化物の上に重なるフローティングポリシリコンゲートと、上記フローティングポリシリコンゲートの上に重なるｈｉｇｈ−ｋ誘電体層と、上記ｈｉｇｈ−ｋ誘電体層の上に重なるコントロールゲートとを備える。
上記ｈｉｇｈ−ｋ誘電体層は、酸化ハフニウムまたは酸化ジルコニウムであってもよい。
上記トンネル酸化物、上記フローティングポリシリコンゲート、上記ｈｉｇｈ−ｋ誘電体層および上記コントロールゲートを含むゲートスタックによって、互いに分離されているソース領域およびドレイン領域をさらに備えてもよい。
二酸化シリコンであったポリ層間絶縁膜を、ｈｉｇｈ−ｋ誘電率および低いリーク電流を有する材料と交換することによって、プログラミング電圧は低減され得る。
プログラミング電圧（ＶＧ）は、コントロールゲートに印加されて、フローティングゲートにおける電圧（ＶＦＧ）が生成される。フローティングゲートの電圧は、以下の式によって得られる。
Figure 2005039280
 ただし、Ｃはキャパシタンスであり、ｔは厚さであり、εは絶縁体の誘電率である。下付文字のＴおよびＰは、それぞれ、トンネル酸化物またはポリ層間絶縁膜に関するパラメータを表す。フローティングゲート電圧は、トンネル酸化物厚（ｔＴ）の増大、ポリ層間絶縁膜厚（ｔＰ）の低減、およびポリ層間絶縁膜誘電率（εＰ）の増大とともに、増大する。誘電率の増大およびポリ層間絶縁膜厚の低減は、フローティングゲート電圧を増大させる好ましい方法のうちの１つであり、プログラミング電圧の低減に対応する。トンネル酸化物厚の増大はフローティングゲート電圧も増大させるが、このオプションは、トンネル酸化物厚の増大とともにトンネル電流が指数関数的に低減するので、好ましくない。所望されるトンネル電流を維持するために、トンネル酸化物は、可能な限り薄く維持されることが好ましい。従って、プログラミング電圧を低減する好ましい方法のうちの１つは、ポリ層間（インターポリ）二酸化シリコンをｈｉｇｈ−ｋ誘電材料と交換することである。
従って、コントロールゲートとポリシリコンフローティングゲートとの間に位置する、ｈｉｇｈ−ｋ誘電材料、例えば、酸化ハフニウムまたは酸化ジルコニウムを含む、フラッシュメモリセル構造が提供される。トンネル酸化物は、フローティングゲートと基板との間に位置する。
フラッシュメモリセルを形成する方法も提供される。この方法は、基板の上に第１のポリシリコン層を形成する工程、第１のポリシリコン層を通って、基板の中にまでトレンチを形成する工程、トレンチに酸化物層を充填する工程、トレンチ内の第２のポリシリコン層の底部が、第１のポリシリコン層の底部よりも高く、トレンチ内の第２のポリシリコン層の上部が第１のポリシリコン層の上部よりも低くなるように、第２のポリシリコン層を酸化物の上に堆積する工程を含む。その後、得られる構造は、ＣＭＰプロセスを用いて平面化され得る。ｈｉｇｈ−ｋ誘電体層は、第１のポリシリコン層の上に堆積され得る。その後、第３のポリシリコン層は、ｈｉｇｈ−ｋ誘電体層の上に堆積され、フォトレジストを用いてパターニングされ、フラッシュメモリゲート構造が形成される。パターニングの間、露出される第２のポリシリコン層がエッチングされる。エッチングストップは、第２のポリシリコン層の除去の完了において検出される。第１のポリシリコン層の薄い層が残り、後に続く選択的エッチングプロセスを用いて注意深く除去される。ｈｉｇｈ−ｋ誘電体層は、フラッシュメモリセルを形成するプロセスとともに、非メモリトランジスタの形成を可能にするようにパターニングされ得る。
本発明によれば、フラッシュメモリセルのプログラミング電圧（書き込み電圧）を低減することが出来る。
本発明の方法のため、半導体基板が提供される。所望される場合、ｎ−ウェルまたはｐ−ウェルが、隣接するデバイス領域を分離する前に形成され得る。所望される場合、閾値電圧調整も行われ得る。ここで、図１を参照すると、ｎ−ウェルまたはｐ−ウェルがある場合にはｎ−ウェルまたはｐ−ウェルの形成後に、半導体基板１４の上に重なるように、トンネル酸化物層（二酸化シリコン）１２を成長、または、成長および堆積し、トンネル酸化物層１２の上に重なるように、第１のポリシリコン層１６を堆積することによって、デバイス構造１０が形成される。第１のポリシリコン層１６は、本明細書を通じて、ポリ１とも呼ばれる。第１のポリシリコン層１６は、フローティングポリシリコンゲートとして機能する。ポリ１の厚さは、Ｔｐ１で表される。
図２は、トレンチ１８を形成するために半導体基板１４をエッチングした後の２つの隣接するデバイス領域１７を含むデバイス構造１０の断面を示す。トレンチ１８の深さは、ＸＳＴＩで表され、基板表面２０の上部からトレンチ１８の底面２２にわたる。トレンチの深さの不確定性、すなわち、ばらつきは、ΔＸＳＴＩで表される。基板のエッチング後、エッチングダメージを、低減するため、またはなくすため、クリーニングが行われ得る。
図３は、酸化物層３０の堆積後のデバイス構造１０を示す図である。酸化物層３０は、トレンチに酸化物を再充填するために堆積される。酸化物層３０が有する厚さの最小値は、トレンチのあり得る深さの最大値よりも大きい。酸化物厚をＴＯＸで表し、酸化物厚の不確定性、すなわち、ばらつきをΔＴＯＸで表すと、酸化物層３０は、最終的に処理された厚さが、以下の条件を満足するように堆積され、処理される。
ＴＯＸ−ΔＴＯＸ＞ＸＳＴＩ＋ΔＸＳＴＩ
酸化物は、フィールドにおけるシリコンと酸化物との間の良好なインターフェースを提供するために成長させた薄い熱酸化物を含み得、堆積される酸化物が後に続く。堆積される酸化物は、化学気相成長（ＣＶＤ）法、例えば、ＬＴＯ、ＨＰＣＶＤ、ＰＥＣＶＤ、または他のＣＶＤ法を含む様々な方法によって形成され得る。ＣＶＤ以外の方法、例えば、スパッタリングなどが用いられてもよい。任意の適切な方法による酸化物の堆積後、酸化物は、必要とされる場合、または所望される場合、より高い温度で緻密化される。
図４に示すように、第２のポリシリコン層４０は、デバイス構造１０の上に重なるように堆積される。第２のポリシリコン層４０は、本明細書中、ポリ２、またはフィールドポリと呼ばれる。ポリ２の厚さは、Ｔｐ２で表される。ポリ２が有する厚さは、ポリ２の厚さの最大値に酸化物層３０の厚さの最大値を足したものが、トレンチの深さの最小値にポリ１の厚さの最小値を足したものより小さくなるように選択される。従って、ポリ２の厚さは、以下の条件を満たす必要がある。
Ｔｐ２＋ΔＴｐ２＋ＴＯＸ＋ΔＴＯＸ＜ＸＳＴＩ−ΔＸＳＴＩ＋Ｔｐ１−ΔＴｐ１
この条件を満たし、なおかつポリ２の厚さを意味のあるものにするために、所望される酸化物の厚さの最大値がある。酸化物層３０の最大の厚さは、以下の条件を満たす必要がある。
ＴＯＸ＋ΔＴＯＸ＜ＸＳＴＩ−ΔＸＳＴＩ＋Ｔｐ１−ΔＴｐ１−Ｔｐ２−ΔＴｐ２
これにより、トレンチ内の酸化物の上面レベルが、ポリ１の底面レベルよりも高くなり、トレンチ内のポリ２の上面レベルが、ポリ１の上面レベルよりも低くなる。
ポリ２が堆積された後、犠牲酸化物層（図示せず）が、デバイス構造１０の上に重なるように堆積される。犠牲酸化物層は、例えば、緻密化されていないＴＥＯＳであり得る。ある実施形態において、犠牲酸化物層は、ポリ１の厚さの最大値の１．５倍の厚さである。他の実施形態において、犠牲酸化物層は、トンネル酸化物層１２と、ポリ１と、酸化物層３０と、ポリ２と、犠牲酸化物層とを組み合わせた厚さが、上面の実際の物理的な起伏に対応する、アクティブ領域フィーチャのステップの高さ全体のほぼ２倍になるような厚さを有する。
次に、図５に示すように、デバイス構造１０は、酸化物層３０を研磨するためにＣＭＰを用いて研磨され、フィールド領域における第２のポリシリコン層４０の上部でストップする。これは、２工程のプロセスを用いて達成され得る。第１の工程において、上に重なる酸化物およびデバイス領域内のアクティブ領域の上に重なる第２のポリシリコン層４０の一部を除去するために、非選択的スラリーが用いられる。第２の工程は、酸化物の除去を続け、アクティブ領域における第１のポリシリコン層１６およびフィールド領域における第２のポリシリコン層４０でストップする、選択的研磨を利用する。実際のフィールド酸化物は、このステップにおいて研磨されない。選択的研磨の間、アクティブ領域はフィールド領域よりもずっと小さく、酸化物の研磨レートは、ポリシリコンの研磨レートよりも十分高くなるように、例えば、５：１の酸化物対ポリシリコンのエッチング比よりも大きくなるように選択され得る。従って、このＣＭＰプロセスは、容易に達成され得る。
Ｔｐ２＋ΔＴｐ２＋ＴＯＸ＋ΔＴＯＸ＜ＸＳＴＩ−ΔＸＳＴＩ＋Ｔｐ１−ΔＴｐ１
なので、ポリ１上の酸化物は、フィールドポリ２においてＣＭＰがストップする前に、完全に除去される。
図６に示すように、ＣＭＰ後に、デバイス構造１０の上に重なるように、ｈｉｇｈ−ｋ誘電材料５８が堆積される。ｈｉｇｈ−ｋ誘電材料は、二酸化シリコンの誘電率よりも高い誘電率を有する誘電材料のことを指す。用いられ得る好ましいｈｉｇｈ−ｋ誘電材料には、ＺｒＯ２およびＨｆＯ２が含まれる。例えば、ＺｒＯ２の厚さ１２．９ｎｍの膜は、相対的誘電率が１８であり、リーク電流が２ボルトで２００ｎＡ／ｃｍ２である。ＨｆＯ２の厚さ８ｎｍの膜は、相対的誘電率が１５であり、リーク電流が、１．５ボルトで１７０ｎＡ／ｃｍ２である。リーク電流は、厚さの平方根に反比例して指数関数的に低減する。従って、より厚いＺｒＯ２およびＨｆＯ２のリーク電流は、ＣＶＤ酸化物膜のリーク電流よりも大きくない。ｈｉｇｈ−ｋ誘電材料は、現在フラッシュメモリトランジスタに用いられているポリ酸化物材料の適切な代替物を提供し得る。第３のポリシリコン層６０が、ｈｉｇｈ−ｋ誘電材料５８の上に重なるように堆積される。第３のポリシリコン層６０は、本明細書中、ポリ３とも呼ばれる。
非メモリトランジスタなしにフラッシュメモリセルを作製することも可能であるが、ある実施形態において、フラッシュメモリセルは、非メモリトランジスタをも含む基板上に製造される。フラッシュメモリセルおよび非メモリトランジスタがともに製造される場合、プロセスの工程を可能な限り互換性があるようにすることが好ましい。非メモリトランジスタがフラッシュメモリセルとともに製造される場合、フラッシュメモリセルの上に重なるｈｉｇｈ−ｋ誘電材料を保護するように、フォトレジストの層が付与され、パターニングされる。その後、ｈｉｇｈ−ｋ誘電材料は、非メモリトランジスタの上に重なる領域からエッチングされ得る。その後、フォトレジストは剥がされる。第３のポリシリコン層６０は、この実施形態において、フラッシュメモリセルが形成される領域における残っているｈｉｇｈ−ｋ誘電材料５８の上に堆積され、図７に示すように、非メモリトランジスタ領域におけるポリ１層１６の上に堆積される。非メモリトランジスタの実際のゲートポリシリコンの厚さは、ポリ３の厚さに、ＣＭＰ後に残ったポリ１の厚さを足した合計に相当する。
フラッシュメモリセルとともに非メモリトランジスタを形成することを含む別の実施形態において、犠牲ポリシリコンの層（図示せず）は、フォトレジストの付与およびパターニングの前に、ｈｉｇｈ−ｋ誘電材料の上に堆積される。犠牲ポリシリコンは、非メモリトランジスタの上に重なる領域からｈｉｇｈ−ｋ誘電材料の除去の前、または除去と共に、それらの領域から除去される。この犠牲ポリシリコン層は、フォトレジストを剥がすことを含むパターニングプロセスの間、ｈｉｇｈ−ｋ誘電材料を保護し得る。その後、第３のポリシリコン層６０が堆積されるとき、ｈｉｇｈ−ｋ誘電材料を有する領域の上の残っている犠牲ポリシリコンの上に重なる。犠牲ポリシリコンおよびポリシリコン６０は共に、フラッシュメモリセルのコントロールゲートを形成し得る。
ここで、図８を参照すると、フォトレジスト７０が付与され、フラッシュメモリゲート構造７２を規定するようにパターニングされる。いくつかの実施形態において、非メモリトランジスタゲート構造７４は、フラッシュメモリゲート構造７２の規定とともに規定され得る。複数の工程を有するエッチングプロセスが、ポリ３／ｈｉｇｈ−ｋ／ポリ１スタック、およびポリ３／ポリ２スタック、非メモリトランジスタ構造の場合、おそらくは、ポリ３／ポリ１スタックをともにエッチングするために、用いられ得る。一部のポリ２は、ポリ３およびフォトレジストの下、ｈｉｇｈ−ｋ誘電材料がある場合には、ｈｉｇｈ−ｋ誘電材料の下に位置したままである。ＴＯＸ−ΔＴＯＸ＞ＸＳＴＩ＋ΔＸＳＴＩなので、ポリ１は、図９に示すように、アクティブ領域から完全に除去されない。図９は、図８に示すデバイス構造を９０度回転させてフラッシュメモリトランジスタ構造のソース／チャネル／ドレインに沿った断面を見せた断面図である。残っているポリ１の厚さは、ＣＭＰプロセスに依存していない。フォトレジストの下に残っている部分を除いて第２のポリシリコン層４０が除去された後、フォトレジストによって覆われていない第１のポリシリコン層１６の残りの部分をエッチングするために、選択性が高いエッチングが用いられる。ポリ２の底部でストップし、トンネル酸化物層１２の上にポリ１の薄い層を残し、選択性が高いエッチングを行って残っているポリ１の薄い層を除去することによって、マイクロトレンチが低減されるか、またはなくなり得る。選択性が高いプラズマエッチングを用いることによって、ポリ１の残りは、ソースおよびドレイン領域におけるトンネル酸化物１２を過剰に除去することなく、選択的に除去され得る。
その後、フォトレジストは、図１０に示すように、各アクティブ領域の上のポリ１、ｈｉｇｈ−ｋ誘電材料、およびポリ３の残っている部分を含むフラッシュメモリゲート構造７２を残して剥がされる。一部のポリ２は、図１０において示されていないが、ポリ３のアクティブ領域を越えて延びている部分の下に残っている。
ゲート構造の形成後、ゲート構造に対してセルフアライメントされたソースおよびドレイン領域を形成するために、イオン注入が用いられ得る。ポリ１、ポリ２、およびポリ３はまた、従来のプロセスにおいて一般的であるように、ｎ＋またはｐ＋ポリシリコンに変換され得る。あるいは、フラッシュメモリゲート構造は、ゲート電極エッチングの前、かつ、ソースおよびドレインイオン注入の前にドーピングされ得る。また、ポリシリコンゲートはサリサイド化され得る。サリサイド化プロセスを含む、ポリシリコンゲートドーピング、ケイ化、またはセルフアライメントプロセスを行ういくつかの方法が、現行のプロセスに適用され得る。ドーピング後のフラッシュメモリゲート構造７２が図１１に示される。図１１はまた、埋め込まれたソースおよびドレイン領域７６を示す。トンネル酸化物、フローティングポリシリコンゲート、ｈｉｇｈ−ｋ誘電体層およびコントロールゲートを含むゲートスタックによって、ソースおよびドレイン領域７６は互いに分離されている。
可能な変形例を含む例示的な実施形態を説明したが、本発明は、これらの例に限定されるものではなく、本発明の範囲は、添付の特許請求の範囲によって規定されるものである。
図１は、処理中のデバイス構造の断面図である。 図２は、処理中のデバイス構造の断面図である。 図３は、処理中のデバイス構造の断面図である。 図４は、処理中のデバイス構造の断面図である。 図５は、処理中のデバイス構造の断面図である。 図６は、処理中のデバイス構造の断面図である。 図７は、処理中のデバイス構造の断面図である。 図８は、処理中のデバイス構造の断面図である。 図９は、図８に示すデバイス構造を９０度回転させた断面図である。 図１０は、さらなる処理後の、図９と同様の方向から見たデバイス構造の断面図である。 図１１は、ソースおよびドレイン領域形成後の、図１０と同様の方向から見たデバイス構造の断面図である。
符号の説明
１０ デバイス構造
１２ トンネル酸化物層
１４ 半導体基板
１６ 第１のポリシリコン層
３０ 酸化物層
５８ ｈｉｇｈ−ｋ誘電材料
６０ 第３のポリシリコン層
７２ フラッシュメモリゲート構造
７６ ソースおよびドレイン領域

Claims (11)

  1. 底面および上面を有する第１のポリシリコン層を、基板の上に重なるように、トンネル酸化物層が該基板と該第１のポリシリコン層との間に位置する状態で形成する工程と、
    該第１のポリシリコン層を通って、該基板の中までトレンチを形成する工程と、
    上面を有するフィールド酸化物層を、該基板の上に重なるように、該トレンチ内の該フィールド酸化物層の該上面が該第１のポリシリコン層の該底面よりも高くなるような厚さまで形成する工程と、
    上面を有する第２のポリシリコン層を、該フィールド酸化物層の上に重なるように、該トレンチ内の該第２のポリシリコン層の該上面が該第１のポリシリコン層の該上面よりも低くなるような厚さまで形成する工程と、
    該第２のポリシリコン層の上に犠牲酸化物層を形成する工程と、
    該第２のポリシリコン層、該フィールド酸化物層、および該第１のポリシリコン層を平面化する工程と、
    該第１のポリシリコン層の該上面および該第２のポリシリコン層の該上面において、該平面化する工程をストップする工程と、
    該第１のポリシリコン層の上に重なるようにｈｉｇｈ−ｋ誘電材料を堆積する工程と、
    該ｈｉｇｈ−ｋ誘電材料の上に重なるように第３のポリシリコン層を堆積する工程と
    を包含する、フラッシュメモリセルを作製する方法。
  2. 前記フィールド酸化物層は、薄い熱酸化物を成長させ、ＣＶＤプロセスまたはスパッタリングを用いて該酸化物の残りを堆積することによって形成される、請求項１に記載の方法。
  3. 前記トンネル酸化物層は、二酸化シリコンである、請求項１に記載の方法。
  4. 前記ｈｉｇｈ−ｋ誘電材料は、酸化ハフニウムまたは酸化ジルコニウムである、請求項１に記載の方法。
  5. フォトレジストを堆積し、ゲート構造を規定するようにパターニングする工程と、
    前記第３のポリシリコン層、前記ｈｉｇｈ−ｋ誘電材料、前記第２のポリシリコン層、および前記第１のポリシリコン層を選択的にエッチングする工程と、
    該第２のポリシリコン層の露出された領域が除去された後に該選択的なエッチングをストップして、露出された第１のポリシリコン層の薄い層を残す、工程と
    をさらに包含する、請求項３に記載の方法。
  6. 前記残っている露出された第１のポリシリコン層を、選択性が高いエッチングを用いて選択的にエッチングし、該残っている露出された第１のポリシリコン層が、下にある前記トンネル酸化物層を過剰に除去することなく除去される、工程をさらに包含する、請求項５に記載の方法。
  7. 前記第３のポリシリコン層を堆積する工程の前に、前記ｈｉｇｈ−ｋ誘電材料の上に重なるフォトレジストを付与し、パターニングする工程と、
    非メモリトランジスタが形成される領域から該ｈｉｇｈ−ｋ誘電材料を除去する工程と
    をさらに包含する、請求項１に記載の方法。
  8. 前記フォトレジストを付与し、パターニングする工程の前に、前記ｈｉｇｈ−ｋ誘電材料の上に、犠牲ポリシリコン層を堆積する工程と、
    前記非メモリトランジスタが形成される前記領域から該犠牲ポリシリコン層を除去する工程と
    をさらに包含する、請求項７に記載の方法。
  9. 基板の上に重なるトンネル酸化物と、該トンネル酸化物の上に重なるフローティングポリシリコンゲートと、該フローティングポリシリコンゲートの上に重なるｈｉｇｈ−ｋ誘電体層と、該ｈｉｇｈ−ｋ誘電体層の上に重なるコントロールゲートとを備える、フラッシュメモリセル構造。
  10. 前記ｈｉｇｈ−ｋ誘電体層は、酸化ハフニウムまたは酸化ジルコニウムである、請求項９に記載のフラッシュメモリセル構造。
  11. 前記トンネル酸化物、前記フローティングポリシリコンゲート、前記ｈｉｇｈ−ｋ誘電体層および前記コントロールゲートを含むゲートスタックによって、互いに分離されているソース領域およびドレイン領域をさらに備える、請求項９に記載のフラッシュメモリセル構造。
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