TWI248171B - Low power flash memory cell and method - Google Patents

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TWI248171B
TWI248171B TW093121384A TW93121384A TWI248171B TW I248171 B TWI248171 B TW I248171B TW 093121384 A TW093121384 A TW 093121384A TW 93121384 A TW93121384 A TW 93121384A TW I248171 B TWI248171 B TW I248171B
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Sheng Teng Hsu
Yoshi Ono
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Sharp Kk
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Description

1248171 (1) 九、發明說明 [對毋 齊之 10/1 【發 【先 而具 矽閘 基板 透過 隧氧 化物 時， 荷保 之厚 【發 η 本申請案係2002年3月29日所申請之命名爲、、自行對 淺溝渠隔離的製造方法〃之美國專利申請案第 12,0 14號之部分連續申請案。 明所屬之技術領域】
本發明有關一種低功率快閃記億格及其製造方法。 前技術】 快閃記憶格可利用雙重多晶矽結構形成於基板之上， 有多晶矽間氧化物插置於浮動多晶矽閘極與控制多晶 極之間。穿隧氧化物層則插置於該浮動多晶矽閘極與 之間。
快閃記憶格之程式規劃電壓係藉電場所決，該電場需 插置於浮動多晶矽閘極與基板（例如巨塊之矽）間之穿 化物層來產生穿隧電流。穿隧氧化物層與多晶矽間氧 越薄，則程式規劃電壓將越低。當該等氧化物層變薄 則漏電流會增加且電荷保留時間會降低，而所需之電 留時間將設定該穿隧氧化物層及多晶矽間氧化物二者 度的下限。 明內容】 根據本發明之一觀點，提供有一種快閃記億格之製造 -4 - (2) 1248171 方法，包含下列步驟：形成一第一多晶矽層，其具有一底 部表面及一頂部表面，覆蓋一基板而具有一穿隧氧化物層 插置於該基板與該第一多晶矽層之間；形成一溝渠穿過該 第一多晶矽層及進入該基板之內；形成一場氧化物層，具 有一上方表面，覆蓋該基板至一厚度，使得在該溝渠內之 該場氧化物層之該上方表面高於該第一多晶矽層之該底部 表面；沈積一第二多晶矽層，具有一上方表面，覆蓋該場 氧化物至一厚度，使得在該溝渠內之該第二多晶矽層之該 上方表面低於該第一多晶矽層之該頂部表面；沈積一犧牲 氧化物層於該第二多晶矽層之上；使該第二多晶矽層，該 場氧化物層，及該第一多晶矽層平坦化；以及停止該平坦 化之步驟於該第一多晶矽層之該頂部表面及該第二多晶矽 層之該上方表面處；沈積一高k介電材料覆蓋該第一多晶 矽層；以及沈積一第三多晶矽層覆蓋該高k介電材料。 在本發明之一實施例中，該場氧化物層係藉成長一薄 的熱氧化物及接著利用 CVD法或濺鍍法沈積該氧化物之 其餘者而形成。 在本發明之一實施例中，該穿隧氧化物層係二氧化矽 〇 在本發明之一實施例中，該方法進一步包含下列步驟 :沈積光阻及製作該光阻圖案以界定一閘極結構；選擇性 地蝕刻該第三多晶矽層，該高k介電材料，該第二多晶矽 層，及該第一多晶矽層；以及在去除該第二多晶矽層之暴 露地區之後停止該選擇性蝕刻步驟，藉此保留薄層之暴露 (3) 1248171 的第一多晶矽層。 在本發明之一實施例中，該方法進一步包含利用高度 選擇性蝕刻來選擇性地蝕刻該保留之暴露的第一多晶矽層 ，藉此去除該保留之暴露的第一多晶矽層而無需過度去除 下方之穿隧氧化物層的步驟。 在本發明之一實施例中，該方法進一步包含下列步驟 :在沈積該第三多晶矽層之前，施加光阻覆蓋該高k介電 材料及製作該光阻圖案；以及自其中將形成非記憶電晶體 之區域去除該高k介電材料。 在本發明之一實施例中，該方法進一步包含下列步驟 :在施加光阻及製作該光阻圖案之前，沈積一犧牲多晶矽 層於該高k介電材料之上；以及自其中將形成非記憶電晶 體之區域去除該犧牲多晶矽層。 根據本發明之另一觀點，提供有一種快閃記憶格，包 含：一穿隧氧化物層，覆蓋一基板；一浮動多晶矽閘極， 覆蓋該穿隧氧化物層；一高k介電層，覆蓋該浮動多晶矽 閘極；以及一控制閘極，覆蓋該高k介電層。 在本發明之一實施例中，該高k介電層（該高k介電 材料）爲給氧化物或锆氧化物。 在本發明之一實施例中，該快閃記憶格進一步包含藉 一閘極堆疊而彼此分離之源極區及汲極區，該閘極堆疊包 含穿隧氧化物層，浮動多晶矽閘極，高k介電層及控制閘 極。 藉一具有高k介電常數及低漏電流之材料來取代曾爲 -6- (4) 1248171 二氧化矽之多晶矽間氧化物，可降低程式規劃電壓。 該程式規劃電壓（VG)施加於控制閘極以產生電壓於浮 動閘極（VFG)處，在浮動閘極之電壓係藉下式取得··
Ka-Vc
CP CP +CT 其中c爲電容，t爲厚度及e爲絕緣物之介電常數，符號 T及P表示分別相關於穿隧氧化物層或多晶矽間氧化物之 參數。該浮動閘極電壓會隨著增加穿隧氧化物層厚度（tT) ’減少多晶矽間氧化物厚度（tp)，及增加多晶矽間氧化物 介電常數（e P)。故增加介電常數及減少多晶矽間氧化物 厚度爲增加浮動閘極電壓之較佳方法，而增加浮動閘極電 壓對應於降低該程式規劃電壓。雖然增加穿隧氧化物層之 厚度亦將增加浮動閘極電壓，但此選擇並非較佳，因爲穿 隧電流會隨著穿隧氧化物層之厚度增加而指數地降低。爲 維持所企望之穿隧電流，穿隧氧化物層較佳地維持盡可能 地薄°因此’降低程式規劃電壓之較佳方法之一在於以高 k介電材料來取代多晶矽晶二氧化物。 因此’快閃記億格配置包含例如給氧化物或锆氧化物 之高k介電材料插置於控制閘極與多晶矽浮動閘極之間， 穿隧氧化物層則插置於多晶矽浮動閘極與基板之間。 同時’提供快閃記憶格之形成方法，包含下列步驟： 形成一第一多晶矽層於一基板之上；形成一溝渠穿過該第 (5) 1248171 一多晶矽層及進入該基板之內；以一氧化物層充塡該溝渠 ;沈積一第二多晶矽層於該氧化物層之上，使得該溝渠內 之該第二多晶砂層之底部在該第一多晶砂層之底部上方， 及在該溝渠內之該第二多晶矽層之頂部在該第一多晶矽層 之頂部下方。然後，所生成之結構可利用CMP法予以平 坦化，接著，可沈積一高k介電層於該第一多晶矽層之上 ，然後，沈積一第三多晶矽層於該高k介電層之上及利用 光阻製作圖案以形成快閃記憶體閘極結構。在製作圖案期 間，蝕刻暴露之第二多晶矽層，蝕刻停止係偵測於該第二 多晶矽層之去除的完成時，保留一薄層之該第一多晶矽層 而利用隨後之選擇性蝕刻法予以審慎地去除，該高k介電 層可製作圖案以允許結合該快閃記憶格之製造方法來形成 非記憶電晶體。 【實施方式】 配置一半導體基板以用於本發明，視需要地在隔離毗 鄰裝置區域之前可形成η阱或p阱，若需要時亦可執行臨 限電壓調整。現參閱第1圖，裝置結構1 0係藉成長，或成 長及沈積一穿隧氧化物層12(二氧化矽）覆蓋半導體基板14 及沈積一第一多晶砂層1 6 (在整個此說明書亦可稱爲多晶 矽1)覆蓋該穿隧氧化物層12而形成，若有的話，緊隨在^ 阱或Ρ阱形成之後。該第一多晶矽層1 6作用爲一浮動多晶 矽閘極，多晶矽1之厚度稱爲T p i。 第2圖顯示緊隨在半導體基板1 4之蝕刻而形成溝渠} 8 (6) 1248171 之後的含兩毗鄰裝置區1 7之裝置結構1 0的橫剖視圖。稱爲 X s ΤΜ之溝渠1 8的深度從基板表面2 0之頂部延伸至溝渠1 8之 底部22，在該溝渠深度中之不確定或變化稱爲△ XST1。在 基板之蝕刻後，可執行洗淨以減少或排除蝕刻損壞。 第3圖顯示氧化物層3 0之沈積後的裝置結構。該氧化 物層3 0係沈積以再充塡溝渠有氧化物，該氧化物層3 0具有 比溝渠之最大可行深度的最小厚度，若稱該氧化物厚度爲 Tox，及氧化物厚度中之不確定或變化爲△ Tox。，則應沈 積及處理該氧化物層3 0使得最終所處理之厚度滿足下列條 件： Τ〇χ - ΔΤοχ > Xsti + AXsti- 該氧化物可包含一薄的熱氧化物，其成長以提供良好界面 於場中之氧化物與矽之間，隨後緊接著爲沈積之氧化物， 沈積之氧化物可藉種種方法形成，含諸如 L Τ Ο，Η P C V D ，PECVD，或其他 CVD法之化學氣相沈積（CVD)法。亦 可利用諸如濺鍍法之非CVD法。在藉任一合適方法沈積 氧化物之後，視需要地可接著在更高的溫度使該氧化物密 質化。 如第4圖中所示，第二多晶矽層40(在此處亦稱爲多晶 矽2)或場多晶矽係沈積覆蓋該裝置結構1 0。多晶矽2的厚 度稱爲ΤΡ2，多晶矽2應具有一厚度，該厚度係選擇使得多 晶矽2之最大厚度加上氧化物層3 0之最大厚度比溝渠之最 小深度加上多晶矽1之最小厚度更薄。因此，該多晶矽2之 -9 - (7) 1248171 厚度應滿足下列條件： Τρ2 + ΔΤρ2 + Τ〇χ+ ΔΤοχ < Xsti - ΔΧβτι + ΤΡι - ΔΤρι. 爲滿足此條件且仍具有有意義厚度之多晶砂2 ’存在有一 最大之所企望的氧化物厚度，該最大的氧化物層3 0厚度應 滿足下列條件： Τ〇χ + ΔΤ〇χ < Xsti * ΔΧβτι + Τρι - ΔΤΡι ** ΤΡ2 ΔΤΡ2- 此應造成溝渠內之氧化物的頂部位準在多晶矽1之底部位 準上方，以及在溝渠內之多晶矽2的頂部位準係在多晶矽1 之頂部位準下方。 在沈積多晶矽2之後，沈積一犧牲氧化物層（未圖示） 覆蓋該裝置結構1 〇，該犧牲氧化物層例如可爲未密質化之 T EOS。在一實施例中，該犧牲氧化物層比該多晶矽1之最 大厚度更厚一倍半。在另一實施例中，該犧牲氧化物層應 具有一厚度，該厚度使得穿隧氧化物層1 2，多晶矽1，氧 化物層3 0，多晶矽2，及該犧牲氧化物層之結合厚度約爲 相對應於頂部表面之實際實體起伏的主動區域形貌之總階 梯高度的兩倍。 接著，如第5圖中所示，利用CMP來拋光該裝置結構 1 0以便拋光該氧化物層3 0及停止於場地區中之第二多晶矽 層4 0之頂部處。此可利用兩個步驟過程來達成，在第一步 驟中，使用非選擇性之硏漿來去除覆蓋之氧化物及裝置地 -10- (8) 1248171 區內覆蓋主動區域之部分的第二多晶矽層40 ;第二步驟則 利用選擇性拋光，其持續去除氧化物以及停止於主動區域 中之第一多晶矽層16處及場地區中之第二多晶矽層40處。 在此步驟中並未拋光實際的場氧化物，在該選擇性之拋光 期間，主動區域係極小於場區域，且氧化物之拋光速率可 選擇比多晶矽之拋光速率更充分地高，例如比5 : 1的氧化 物對多晶矽蝕刻比率更大，故可妥善地達成此CMP方法 。因爲 ΤΡ2 + ΔΤΡ2 + Τ〇χ + ΔΤοχ < Xsti - ΔΧβτΐ 十 Τρί · ΔΤρι 所以在多晶矽1上之氧化物會在CMP停止於場多晶矽2之 前完全地去除。 如第6圖中所示，在CMP之後，沈積高k介電材料覆 蓋該裝置結構10，高k介電材料適用於具有介電常數比二 氧化矽之介電常數更高的介電材料，較佳可行之高k介電 材料包含 Zr02及 Hf02，例如1 2.9nm(奈米）厚之薄膜的 Zr02具有18之相對介電常數以及在2伏特處之200nA/cm2的 漏電流，8nm厚之薄膜的Hf02具有15之相對介電常數以 及在1.5伏特處之170nA/Cm2的漏電流，該漏電流會隨著厚 度之平方根的倒數而減少，因此，更厚的Zr02&則02之 漏電流並不會比CVD氧化物膜的漏電流更大。高k介電 材料可提供適合之取代於目前使用在快閃記憶電晶體之多 晶砂間氧化物材料。在此處亦稱爲多晶砂3之多晶砂層6 0 -11 - 1248171 Ο) 係沈積覆蓋該高k介電材料5 8。 雖然可使快閃記憶格不具有非記憶電晶體，但在一實 施例中’該等快閃記憶格將製造於一亦包含非記憶電晶體 之基板上。當製造快閃記憶格與非記憶電晶體在一起時， 較佳地將使過程步驟盡可能地相容。若非記憶電晶體隨著 快閃記憶格製造時，可施加光阻層及製作圖案來保護覆蓋 快閃記憶格之高k介電材料，接著從覆蓋非記憶電晶體之 區域蝕刻該高k介電材料，然後去除光阻。在此實施例中 ’如第7圖中所示’第三多晶矽層沈積於其中將形成快閃 記憶格之地區中之殘留的高k介電材料上，以及沈積在非 記憶電晶體中之多晶矽1層1 6上。非記憶電晶體之實際閘 極多晶矽厚度將對應於多晶矽3厚度加上c Μ P後殘留之多 晶砂1厚度之和。 在一涉及形成非記憶電晶體與快閃記憶體在一起之選 擇性實施例中，未圖示之犧牲多晶矽層係在施加及製作該 光阻圖案之前沈積在高k介電材料上，該犧牲多晶矽將在 高k介電材料去除自該等區域之前去除自覆蓋非記憶電晶 體之區域或結合該高k介電材料之去除，此犧牲多晶矽層 可在含光阻去除之製作圖案之過程期間保護該高k介電材 料。當隨後沈積第三多晶矽層6 0時，其將覆蓋在具有高k 介電材料之區域上之殘留的犧牲多晶矽。使犧牲多晶矽與 多晶矽6 0在一起可形成快閃記憶格之控制閘極。 現在參閱第8圖，光阻7 0係施加及製作圖案以界定快 閃記億體閘極結構7 2。在若干實施例中，非記憶電晶體閘 -12- (10) 1248171 極結構74可以與快閃記憶體閘極結構72之界定一起地界定 在非記憶電晶體結構之例子中，可利用多步驟蝕刻過程來 蝕刻多晶矽3 /高k介電材料/多晶矽1之堆疊及多晶矽3 /多 晶矽2之堆疊，亦可伴隨多晶矽3 /多晶矽1之堆疊。若干多 晶矽2會保留在多晶矽3及光阻之下，若存在時可含在高k 介電材料之下。因爲T〇x-^T〇x〉Xsti + Z^Xsti，故多晶石夕1 並未完全地從主動區去除，如第9圖中所示，其係第8圖中 所示裝置結構旋轉9 0度之橫剖視圖而顯示沿著快閃記憶體 電晶體結構之源極/通道/汲極的橫剖面，殘留之多晶矽1 之厚度應與CMP過程無關。在已去除多晶矽層40之後。 除了其保留在光阻下之外，使用高度選擇性蝕刻來蝕刻未 藉光阻所覆蓋之第一多晶矽層的其餘部分。藉停止於多晶 石夕2之底部及留下溥層之多晶砂1於穿隧氧化物層12之上， 以及執行高度選擇性蝕刻來去除多晶矽1之殘留的薄層， 可減少或排除微溝渠化。藉使用高度選擇性之電漿蝕刻法 ’可選擇性地去除多晶矽1之殘留者而不會過度去除源極 及汲極區中之穿隧氧化物層1 2。 然後，去除光阻而留下包含多晶砂1之殘留部分，高 k介電材料及多晶矽3於各主動區上之快閃記憶體閘極結 構72 ’如第1〇圖中所示。若干多晶矽2保留在部分多晶矽3 之下而延伸超出主動區，其無法觀視於第10圖中。 在形成閘極結構之後，可利用離子佈植來形成自行對 齊閘極結構之源極及汲極區。如傳統過程中所常用地，多 晶矽1，多晶矽2及多晶矽3亦轉換至n +或p +多晶矽。該快 -13- (11) 1248171
閃記憶體閘極結構可選擇性地採用於閘極電極蝕刻之前， 以及在源極及汲極之離子佈植，該多晶矽閘極亦可自行對 齊矽化。含自行對齊矽化法之多晶矽閘極摻雜，矽化或自 行對齊法之若干方法可應用於本過程。在摻雜後之快閃記 憶體閘極結構7 2係顯示於第1 1圖中，其亦顯示佈植之源極 及汲極區7 6 ’該源極及汲極區7 6係藉閘極堆疊而彼此分開 ，該閘極堆疊包含穿隧氧化物層，浮動多晶矽閘極，高k 介電層及控制閘極。 雖然已描述含可能變化之代表性的實施例，但本發明 不應受限於該等實例，而是本發明之範疇將藉下文申請專 利範圍予以確定。 【圖式簡單說明】 第1圖係處理期間之裝置結構的橫剖視圖； 第2圖係處理期間之裝置結構的橫剖視圖；
第3圖係處理期間之裝置結構的橫剖視圖； 第4圖係處理期間之裝置結構的橫剖視圖； 第5圖係處理期間之裝置結構的橫剖視圖； 第6圖係處理期間之裝置結構的橫剖視圖； 第7圖係處理期間之裝置結構的橫剖視圖； 第8圖係處理期間之裝置結構的橫剖視圖； 第9圖係如第8圖之裝置結構的橫剖視圖，但旋轉90度 第1 〇圖係如第9圖之裝置結構在附加處理後之橫剖視 -14- (12) 1248171 圖，以相同於第9圖之方向觀視；以及 第1 1圖係如第1 〇圖之裝置結構在形成源極及汲極區之 後的橫剖視圖，以相同於第1 〇圖之方向觀視。 【主要元件符號說明】 1 0 :裝置結構 1 2 :穿隧氧化物層 1 4 :半導體基板 1 6 :第一多晶矽層 1 7 :裝置區 1 8 :溝渠 2 0 :基板表面 2 2 :底部 3 0 :氧化物層 4 0 :第二多晶矽層 5 8 :高k介電材料 60 :第三多晶矽層 7 〇 :光阻 72 :快閃記憶體閘極結構 74 :非記憶電晶體閘極結構 7 6 :源極及汲極區 -15-

Claims (1)

  1. (1) 1248171 十、申請專利範圍 1 . 一種製造快閃記憶格之方法，包含下列步驟： 形成一第一多晶矽層，其具有一底部表面及一頂部表 面，覆蓋一基板而具有一穿隧氧化物層插置於該基板與該 第一多晶矽層之間； 形成一溝渠穿過該第一多晶矽層及進入該基板之內； 形成一場氧化物層，具有一上方表面，覆蓋該基板至 一厚度，使得在該溝渠內之該場氧化物層之該上方表面高 於該第一多晶矽層之該底部表面； 沈積一第二多晶矽層，具有一上方表面，覆蓋該場氧 化物至一厚度，使得在該溝渠內之該第二多晶矽層之該上 方表面低於該第一多晶矽層之該頂部表面； 沈積一犧牲氧化物層於該第二多晶矽層之上； 使該第二多晶矽層，該場氧化物層，及該第一多晶矽 層平坦化；以及 停止該平坦化之步驟於該第一多晶矽層之該頂部表面 及該第二多晶矽層之該上方表面處； 沈積一高k介電材料覆蓋該第一多晶矽層；以及 沈積一第三多晶矽層覆蓋該高k介電材料。 2.如申請專利範圍第1項之方法，其中該場氧化物層 係藉成長一薄的熱氧化物及接著利用CVD法或濺鍍法沈 積該氧化物之其餘者而形成。 3 .如申請專利範圍第1項之方法，其中該穿隧氧化物 層係二氧化矽。 -16- (2) 1248171 4 .如申請專利範圍第1項之方法，中該高k介電材料 爲鉛氧化物或鉻氧化物。 5 .如申請專利範圍第3項之方法，進一步包含下列步 驟： 沈積光阻及製作該光阻圖案以界定一閘極結構； 選擇性地蝕刻該第三多晶矽層，該高k介電層材料， 該第二多晶矽層，及該第一多晶矽層；以及 在去除該第二多晶矽層之暴露地區之後停止該選擇性 蝕刻步驟，藉此保留一薄層之暴露的第一多晶矽層。 6 .如申請專利範圍第5項之方法，進一步包含利用高 度選擇性蝕刻來選擇性地蝕刻該保留之暴露的第一多晶矽 層，藉此去除該保留之暴露的第一多晶矽層而無需過度去 除下方之穿隧氧化物層的步驟。 7 .如申請專利範圍第1項之方法，進一步包含下列步 驟： 在沈積該第三多晶矽層之前，施加光阻覆蓋該高k介 電材料及製作該光阻圖案；以及 自其中將形成非記億電晶體之區域去除該高k介電材 料。 8 .如申請專利範圍第7項之方法，進一步包含下列步 驟： 在施加光阻及製作該光阻圖案之前沈積一犧牲多晶矽 層於該高k介電材料之上；以及 自其中將形成非記憶電晶體之區域去除該犧牲多晶矽 - 17- (3) 1248171 J^5r 〇 9 · 一種快閃記憶格，包含：一穿隧氧化物層，覆蓋一 基板；一浮動多晶矽閘極，覆蓋該穿隧氧化物層；一高k 介電層，覆蓋該浮動多晶矽閘極；以及一控制閘極，覆蓋 該商k介電層。 1 0·如申請專利範圍第9項之快閃記憶格，其中該高k 介電層係給氧化物或鉻氧化物。
    1 1 ·如申請專利範圍第9項之快閃記憶格，進一步包含 藉一閘極堆疊而彼此分離之源極區及汲極區’該聞極堆疊 包含穿隧氧化物層，浮動多晶矽閘極，高k介電層及控制 閘極。
    -18-
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US7012021B2 (en) * 2004-01-29 2006-03-14 Taiwan Semiconductor Mfg Method for end point detection polysilicon chemical mechanical polishing in an anti-fuse memory device
US7323424B2 (en) * 2004-06-29 2008-01-29 Micron Technology, Inc. Semiconductor constructions comprising cerium oxide and titanium oxide
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US20070056925A1 (en) * 2005-09-09 2007-03-15 Lam Research Corporation Selective etch of films with high dielectric constant with H2 addition
JP4933792B2 (ja) * 2006-02-15 2012-05-16 三菱電機株式会社 半導体装置及びその製造方法
US8183161B2 (en) * 2006-09-12 2012-05-22 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
US7879663B2 (en) * 2007-03-08 2011-02-01 Freescale Semiconductor, Inc. Trench formation in a semiconductor material
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US9029255B2 (en) 2012-08-24 2015-05-12 Nanya Technology Corporation Semiconductor device and fabrication method therof
CN105261622B (zh) * 2014-06-03 2017-12-22 上海丽恒光微电子科技有限公司 一种成像探测器的制造方法
CN106057669A (zh) * 2016-06-24 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt终端场氧工艺方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW347567B (en) * 1996-03-22 1998-12-11 Philips Eloctronics N V Semiconductor device and method of manufacturing a semiconductor device
US6008112A (en) * 1998-01-08 1999-12-28 International Business Machines Corporation Method for planarized self-aligned floating gate to isolation
JP2002539611A (ja) * 1999-03-09 2002-11-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性メモリを有する半導体装置
US6232635B1 (en) * 2000-04-06 2001-05-15 Advanced Micro Devices, Inc. Method to fabricate a high coupling flash cell with less silicide seam problem
US6624022B1 (en) * 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
TW494544B (en) * 2001-05-03 2002-07-11 Shr Min Structure and manufacture method of non-volatile memory
CN1192439C (zh) * 2001-06-25 2005-03-09 旺宏电子股份有限公司 一种闪存的结构
KR20030002710A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100393229B1 (ko) * 2001-08-11 2003-07-31 삼성전자주식회사 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치
KR20030043499A (ko) * 2001-11-28 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조방법
US6674138B1 (en) * 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6642573B1 (en) * 2002-03-13 2003-11-04 Advanced Micro Devices, Inc. Use of high-K dielectric material in modified ONO structure for semiconductor devices
JP2003318287A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6682973B1 (en) * 2002-05-16 2004-01-27 Advanced Micro Devices, Inc. Formation of well-controlled thin SiO, SiN, SiON layer for multilayer high-K dielectric applications
US6548855B1 (en) * 2002-05-16 2003-04-15 Advanced Micro Devices, Inc. Non-volatile memory dielectric as charge pump dielectric
US6617639B1 (en) * 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
US6753570B1 (en) * 2002-08-20 2004-06-22 Advanced Micro Devices, Inc. Memory device and method of making
US7122415B2 (en) * 2002-09-12 2006-10-17 Promos Technologies, Inc. Atomic layer deposition of interpoly oxides in a non-volatile memory device

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