TWI608595B - 具有整合式高ｋ金屬閘邏輯裝置且無金屬抹除閘之非揮發性分離閘記憶體單元，及其製作方法 - Google Patents

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Description

具有整合式高K金屬閘邏輯裝置且無金屬抹除閘之非揮發性分 離閘記憶體單元，及其製作方法
本申請案主張於2015年7月21日申請之美國專利臨時申請案第62/194,894號的權利，該案以引用方式併入本文中。
發明領域
本發明係關於非揮發性記憶體裝置。
發明背景
分離閘非揮發性記憶體裝置已為所屬技術領域中所熟知。例如，美國專利第7,927,994號揭示一種分離閘非揮發性記憶體單元。圖1繪示形成於一半導體基材12上之此一分離閘記憶體單元之一實例。源極區16及汲極區14形成為矽基材12中的擴散區，並在其等之間界定一通道區18。記憶體單元包括四個導電閘：一浮閘22，其設置於通道區18之一第一部分及源極區16之一部分的上方且與通道區18之該第一部分及源極區16之該部分絕緣；一控制閘26，其設置於浮閘22上方且與浮閘22絕緣；一抹除閘24， 其設置於源極區16的上方且與源極區16絕緣；及一選擇閘20，其設置於通道區18之一第二部分的上方且與通道區18之該第二部分絕緣。可形成一導電接觸件10以電連接至汲極區14。
記憶體單元配置成一陣列，其中藉由成行的隔離區使成行的此類記憶體單元分開。隔離區係該基材之其中形成絕緣材料之部分。邏輯(核心)裝置及高電壓裝置可形成於相同於該記憶體陣列之晶片上，通常共用一些相同處理步驟而形成。亦已知用高K金屬材料(HKMG(在金屬層下方的高K介電層))製作記憶體單元閘及邏輯閘及高電壓閘之閘。然而，經發現存在用於抹除閘之高K金屬材料可能引入高密度阱(trap)於穿隧氧化物上，而導致不良效能。移除抹除閘金屬且用多晶矽取代會損壞下伏穿隧氧化物，並且造成留存失效(retention failure)及不良效能。
本發明係一種用於形成一分離閘非揮發性記憶體裝置於與邏輯裝置及高電壓裝置相同的晶片上之技術，該分離閘非揮發性記憶體單元具有HKMG邏輯閘。
發明概要
一種形成一記憶體裝置之方法包括：提供一半導體基材，其具有一記憶體單元區域、一核心裝置區域、及一HV裝置區域； 形成間隔開的源極區及汲極區於該基材之該記憶體單元區域中，且一通道區延伸於該源極區與該汲極區之間；形成一導電浮閘，其設置於該通道區之一第一部分及該源極區之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；形成一導電控制閘，其設置於該浮閘上方且與該浮閘絕緣；形成一第一導電層於該記憶體單元區域中，該第一導電層至少延伸於該源極區及該通道區之一第二部分上方且與該源極區及該通道區之該第二部分絕緣；形成一第一絕緣層，其延伸於該記憶體單元區域中的該第一導電層、該核心裝置區域中的該基材之一表面部分、及該HV裝置區域中的該基材之一表面部分上方；自該核心裝置區域移除該第一絕緣層；形成一HKMG層，其延伸於該記憶體單元區域及該HV裝置區域中的該第一絕緣層上方、及於該核心裝置區域中於該基材之該表面部分上方，其中該HKMG層包括：一高K介電材料層，及於該高K介電材料層上之一金屬材料層； 形成一第二導電層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域中的該HKMG層上方；自該記憶體單元區域移除該HKMG層及該第二導電層；自該記憶體單元區域移除該第一絕緣層；移除該第一導電層之部分，其中設置於該源極區上方且與其絕緣的該第一導電層之一第一部分仍然存在而作為一抹除閘，且其中設置於該通道區之一第二部分上方且與其絕緣的該第一導電層之第二部分仍然存在而作為一字線閘；以及自該核心裝置區域及該HV裝置區域移除該HKMG層及該第二導電層之部分，其中該HKMG層之一第一部分及該第二導電層之一第一部分仍然存在於該核心裝置區域中作為一第一邏輯閘，且其中該HKMG層之一第二部分及該第二導電層之一第二部分仍然存在於該HV裝置區域中作為一第二邏輯閘。
一種形成一記憶體裝置之方法包括：提供一半導體基材，其具有一記憶體單元區域、一核心裝置區域、及一HV裝置區域；形成間隔開的源極區及汲極區於該基材之該記憶體單元區域中，且一通道區延伸於該源極區與該汲極區之間； 形成一導電浮閘，其設置於該通道區之一第一部分及該源極區之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；形成一導電控制閘，其設置於該浮閘上方且與該浮閘絕緣；形成一導電抹除閘，其設置於該源極區上方且與該源極區絕緣；形成第一絕緣材料於該抹除閘上方；形成第二絕緣材料於該HV裝置區域中的該基材之一表面部分上方；形成一HKMG層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域上方，其中該HKMG層包括：一高K介電材料層，及於該高K介電材料層上之一金屬材料層；形成一導電層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域中的該HKMG層上方；自該記憶體單元區域、該核心裝置區域、及該HV裝置區域移除該HKMG層及該導電層之部分，其中：設置於該通道區之一第二部分上方的該HKMG層之一第一部分及該導電層之一第一部分仍然存在而作為一字線閘， 該HKMG層之一第二部分及該導電層之一第二部分仍然存在於該核心裝置區域中作為一第一邏輯閘，及該HKMG層之一第三部分及該導電層之一第三部分仍然存在於該HV裝置區域中作為一第二邏輯閘。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧導電接觸件
12‧‧‧半導體基材；矽基材；基材
14、92‧‧‧汲極區
16‧‧‧源極區；第二區；源極
18‧‧‧通道區
20‧‧‧選擇閘
22‧‧‧浮閘
24‧‧‧抹除閘
26‧‧‧控制閘
27‧‧‧記憶體單元區域；區
28‧‧‧核心裝置區域；邏輯區域；邏輯裝置區域；區
29‧‧‧HV裝置區域；邏輯區域；邏輯裝置區域；區
30‧‧‧第一材料層；第一層；氧化物層
31‧‧‧第二材料層；第二層；氮化物層
32‧‧‧光阻材料；光阻
33‧‧‧長條
34‧‧‧溝槽
35‧‧‧作用區
36‧‧‧隔離區
40‧‧‧二氧化矽(氧化物)層
42‧‧‧第一多晶矽(或非晶矽)層；第一多晶矽；浮閘多晶矽層
44‧‧‧絕緣層
46‧‧‧第二多晶矽層；控制閘
47‧‧‧光阻遮罩；光阻；光阻材料
48‧‧‧絕緣體層；複合層
48a‧‧‧氮化矽子層
48b‧‧‧二氧化矽子層
48c‧‧‧氮化矽子層
49‧‧‧二氧化矽
50‧‧‧氮化矽層
51‧‧‧間隔物
52‧‧‧氧化物層；間隔物；外側側壁間隔物
53‧‧‧光阻材料
54、70、80、84、100、106‧‧‧光阻
56‧‧‧氧化物層；穿隧氧化物
58‧‧‧(LVOX-0)光阻
60‧‧‧氧化物層(字線氧化物層)
62‧‧‧多晶矽層(記憶體多晶矽)
62a‧‧‧記憶體單元字線；字線；字線閘
62b‧‧‧抹除閘；(多晶矽層62之)部分；抹除閘多晶矽
64‧‧‧氧化物層(蓋氧化物層)
66‧‧‧光阻
68‧‧‧氧化物層(高電壓(HV)氧化物)；氧化物
72‧‧‧薄氧化物層；界面層(IL)層
74‧‧‧絕緣層；高K氧化物層
76‧‧‧導電金屬層；金屬
76a、76b‧‧‧金屬
78‧‧‧多晶矽層
78a、78b‧‧‧多晶矽
82‧‧‧氧化物層
86‧‧‧絕緣間隔物
88‧‧‧汲極區；汲極
90‧‧‧源極區
102、104‧‧‧氧化物層
108‧‧‧記憶體單元區域字線
128‧‧‧STI氧化物區塊；氧化物區塊；隔離塊；絕緣區域；STI區域
S1、S2‧‧‧堆疊；記憶體堆疊
S3、S4‧‧‧堆疊
圖1係習知記憶體單元之截面圖。
圖2A及圖2C係形成STI絕緣之基材之俯視圖。
圖2B、圖2D、圖2E、及圖2F係形成STI隔離區之基材之截面圖。
圖3A至圖3G係繪示形成非揮發性記憶體單元及邏輯閘於一基材上的步驟之截面圖。
圖4A至圖4N係繪示形成非揮發性記憶體單元及邏輯閘於一基材上的步驟之截面圖。
圖5A至圖5H係根據一替代實施例之繪示形成非揮發性記憶體單元及邏輯閘於一基材上的步驟之截面圖。
本發明藉由使用高K金屬材料來形成邏輯閘而解決上文提及之問題，但原先使用多晶矽材料來形成抹除閘。圖2A至圖2F、圖3A至圖3G、及圖4A至圖4N中繪示形成此一記憶體單元之方法。該方法起始於一半導體基材 12，其係較佳為P型且在所屬領域係廣為所知。
隔離區形成
圖2A至圖2F繪示形成隔離區於一基材上之廣為所知的STI方法。參照圖2A，其顯示一半導體基材12(或一半導體井)的一俯視平面圖，其較佳為P型且在所屬技術領域係廣為所知。第一材料層30與第二材料層31係形成(例如，生長或沉積)於該基材上。例如，第一層30可係二氧化矽(下文稱為「氧化物(oxide)」)，其藉由任何廣為所知的技術(諸如氧化或氧化物沉積，例如，化學氣相沉積或CVD)形成於基材12上。亦可使用氮摻雜氧化物或其他絕緣介電質。第二層31可係氮化矽(下文稱為「氮化物(nitride)」)，其較佳藉由CVD或PECVD形成於氧化物層30上方。圖2B繪示所得結構之截面圖。
一旦已形成第一層30及第二層31，則施加適當的光阻材料32於氮化物層31上且執行一遮蔽步驟(masking step)以自依Y或行方向延伸的某些區(長條33)選擇性地移除光阻材料，如圖2C所示。在光阻材料32被移除之處，使用標準的蝕刻技術(亦即，非等向性氮化物與氧化物/介電質蝕刻製程)將長條33中暴露的氮化物層31與氧化物層30蝕刻掉，以在該結構中形成溝槽34。接著，使用一矽蝕刻製程以使溝槽34向下延伸至矽基材12中，如圖2D所示。在光阻32沒被移除之處，保持有氮化物層31與氧化物層30。圖2D所繪示之該所得結構現在界定出與隔離區36交錯的作用區35。
進一步處理該結構以移除剩餘的光阻32。然後，藉由沉積一厚氧化物層將諸如二氧化矽的一隔離材料形成於溝槽34中，接著，藉由一化學機械拋光或CMP蝕刻(使用氮化物層31作為一蝕刻停止層)移除除了在溝槽34中的氧化物區塊128以外的氧化物層，如圖2E所示。隨後使用氮化物/氧化物蝕刻製程，移除剩餘的氮化物層31與氧化物層30，而留下沿著隔離區36延伸的STI氧化物區塊128，如圖2F所示。
圖2A至2F繪示基材的記憶體單元陣列區，其中數行的記憶體單元將形成於由隔離區36所分開的作用區35中。應注意，基材12亦包括至少一個周邊區，在該周邊區中形成控制電路，該控制電路將用來操作形成於記憶體單元陣列區中的記憶體單元。較佳地，在以上所說明的同一STI製程期間，亦將隔離塊128形成於該周邊區中。
記憶體單元形成
圖2F所示之結構進一步經如下處理。圖3A至圖3G顯示執行本發明之製程中的後續步驟時，從垂直於圖2F來觀看(沿在圖2C與圖2F中所示的線3A-3A)之作用區35中之該結構的截面圖。
從圖3A開始，顯示形成一層二氧化矽(氧化物)40於基材12上。之後，一第一多晶矽(或非晶矽)層42沉積或形成於二氧化矽層40上。後續，依平行於作用區35之方向圖案化第一多晶矽層42(以自隔離區36移除多晶矽)。
請參閱圖3B，另一絕緣層44(諸如二氧化矽， 或甚至一複合絕緣層，諸如ONO(氧化物子層、氮化物子層、氧化物子層))沉積或形成於第一多晶矽層42上。接著，在層44上沉積或形成一第二多晶矽層46。在第二層46上沉積或形成另一絕緣體層48，且該絕緣體層在隨後的乾式蝕刻期間係用作為一硬遮罩。在較佳實施例中，層48係一複合層，其包含氮化矽子層48a、二氧化矽子層48b、及氮化矽子層48c。
請參閱圖3C，光阻材料(未顯示)沉積於圖3B所示之結構上，且執行遮蔽步驟以暴露光阻材料之所選定部分。顯影該光阻並使用該光阻作為一遮罩，蝕刻該結構。接著，對複合層48、第二多晶矽層46、絕緣層44進行非等向性蝕刻直到第一多晶矽層42經曝露。所得結構顯示於圖3C中。雖然僅顯示了兩個「堆疊」S1及S2，但應清楚的是可有許多彼此分離的此種「堆疊」存在。
請參閱圖3D，二氧化矽49沉積或形成於該結構上。接下來沉積氮化矽層50。對二氧化矽49及氮化矽50進行非等向性蝕刻，從而在堆疊S1及S2各者周圍留下一間隔物51(其係為二氧化矽49及氮化矽50的組合)。所得結構顯示於圖3D中。
請參閱圖3E，一光阻遮罩47形成於介於堆疊S1與S2之間之區及其他成對之交替堆疊上方。介於堆疊S1與S2之間之區在本文中稱為「內部區(inner region)」，堆疊之其他側上的區(未被光阻47覆蓋)在本文中稱為「外部區(outer region)」。對外部區中所暴露的第一多晶矽42進行非 等向性蝕刻。可部分或完全蝕刻氧化物層40。所得結構顯示於圖3E中。
請參閱圖3F，自圖3E中所示之結構移除光阻材料47。接著，沉積或形成一氧化物層52。接著，氧化物層52經受一非等向性蝕刻，留下相鄰於堆疊S1及S2的間隔物52。所得結構顯示於圖3F中。
請參閱圖3G，接著，沉積及遮蔽光阻材料53，於堆疊S1與S2之間之內部區留下開口，但仍然存在於外部區中。對堆疊S1及S2(以及其他成對之交替堆疊)之間的內部區中的多晶矽42進行非等向性蝕刻。亦可非等向性蝕刻多晶矽42下方的二氧化矽層40。該所得結構經受離子植入而形成第二(源極)區16。所得結構顯示於圖3G中。
圖4A至圖4N係下列之展開截面圖：於記憶體單元區域27之作用區35中的結構；一絕緣陣列邊界區域(即，絕緣區域128)；一核心裝置區域28，核心裝置(例如，核心邏輯裝置)於其中形成；及一HV裝置區域29，高電壓裝置(例如，較高電壓邏輯裝置)於其中形成。如圖4A所示，形成圖3G之記憶體單元堆疊S1及S2，而且核心裝置區域28或HV裝置區域29中尚未形成結構。外側側壁間隔物52將用作為介於浮閘與字線之間之主隔離。
執行遮蔽步驟以形成(HVII)光阻54於該結構上方，但使介於堆疊S1與S2之間之內部區暴露(即，透過遮罩及選擇性地移除使光阻暴露)。執行植入以增強源極區16。接著，執行氧化物蝕刻以沿堆疊S1及S2之內部側壁及 於內部區中的基材表面移除暴露之氧化物，如圖4B所示。移除光阻54後，接著，較佳使用高溫CVD氧化物(HTO)，一氧化物層(即，穿隧氧化物)56形成於該結構上方，且具體而言，形成於浮閘多晶矽層42之暴露邊緣上，如圖4C所示。執行遮蔽步驟以形成(LVOX-0)光阻58於該結構上方，惟堆疊S1及S2之外部區除外。執行氧化物蝕刻以移除暴露之氧化物，且具體而言，移除沿基材之表面的氧化物，如圖4D所示。
接著，一氧化物層60(即，字線氧化物層)形成於暴露之矽基材上。接著，移除光阻58，如圖4E所示。接著，一多晶矽層62(記憶體多晶矽)形成於該結構上方。 一氧化物層64(蓋氧化物)形成於多晶矽層62上方，如圖4F所示。將使用蓋氧化物層64以防止周邊晶圓區域中的多晶矽碟形凹陷(poly dishing)。使用化學機械拋光(CMP)使該結構平坦化。於記憶體單元區域中之多晶矽層之部分可稍微高於邏輯區域(即，核心裝置區域28及HV裝置區域29)中之多晶矽層之部分。接著，一植入形成於多晶矽層(即，多晶矽層之N+ NNII摻雜)中，如圖4G所示。使用遮蔽步驟以形成光阻66於該結構上方並自邏輯區域28及29選擇性地移除光阻66。後續接著多晶矽蝕刻以自邏輯區域28/29移除多晶矽層62，及後續接著氧化物蝕刻以移除於邏輯區域28/29中在基材表面上的任何氧化物，如圖4H所示。
移除光阻66後，接著，執行氧化物沉積以形成一氧化物層68(即，HV氧化物)於該結構上方，且具體而言， 形成於邏輯區域28/29中之基材表面上。使用一或多個遮蔽步驟以形成光阻於該結構上方並自所選擇區域選擇性地移除光阻。接著，對暴露之核心裝置區域28及任何IO區域、及/或HV裝置區域29，且具體而言，井植入部，執行一或多個植入。核心NMOS及PMOS將使用分開的遮罩用於其特定植入。接著，執行僅僅自IO區域蝕刻氧化物的遮蔽及氧化物蝕刻(即，LVOX)。接著，使用IO氧化物形成以僅僅在IO區域中形成氧化物層。使用遮蔽步驟以形成光阻70於該結構上方並僅自核心裝置區域28選擇性地移除光阻70。使用氧化物蝕刻(即，LLVOX)以移除於核心裝置區域28中在基材表面上的氧化物68，如圖4I所示。
一薄氧化物層72(界面層(IL))形成於該結構上方。此後續接著一高K金屬閘層HKMG，其包含在一導電金屬層76下方的一高K材料HK(即，具有大於氧化物(諸如HfO2、ZrO2、TiO2、Ta2O5)或其他適當材料等之介電常數K的介電常數K)之一絕緣層74。接著，沉積一多晶矽層78於金屬層76上，如圖4J所示。執行遮蔽步驟以用光阻80覆蓋邏輯區域28/29，但是自記憶體單元區域27移除光阻。接著，使用蝕刻以自記憶體單元區域27移除多晶矽層78、金屬層76、高K層74、IL層72、氧化物68、及下伏多晶矽層62之頂部部分(即，在堆疊S1及S2之頂部下方)，如圖4K所示。
移除光阻80後，一氧化物層82沉積於該結構上，後續接著遮蔽步驟以留下藉由光阻暴露的邏輯裝置區域 28/29之僅某些部分。使用一系列蝕刻以移除氧化物82、多晶矽78、金屬76、高K層74、及IL層72，其選擇性地分別於核心裝置區域28及HV裝置區域29中留下用於邏輯裝置的其此等層之堆疊S3及S4，如圖4L所示(光阻移除後)。各堆疊S3/S4構成多晶矽層62及金屬層76之一邏輯閘，藉由高K氧化物層74及IL層72而與該基材絕緣(且額外藉由於HV裝置區域29中的氧化物層68絕緣以用於較高電壓操作)。使用遮蔽步驟以形成光阻84於該結構上方並自記憶體單元區域27之外部區(即，介於相鄰記憶體單元對之間之區域)移除該光阻，以及選擇待用於搭接源極線的內部區(請參閱圖4M之左方單元對)。接著，使用氧化物及多晶矽蝕刻以移除在暴露之外部堆疊區及內部堆疊區中的氧化物層82及多晶矽層62之暴露部分，如圖4M所示。這些蝕刻界定記憶體單元字線62a(於記憶體單元區域27之外部區中的多晶矽層62之區塊)。多晶矽層62之一部分62b仍然存在於內部區中。
移除光阻84後，接著，執行最後處理以形成絕緣間隔物86於字線62a旁邊，藉由植入相鄰於字線62a之基材中而形成汲極區88，及藉由植入於相鄰於在核心裝置區域28及HV裝置區域29之邏輯閘之基材中而形成源極區90/汲極區92，如圖4N所示。
上述之製程形成無HKMG之記憶體單元於相同於HKMG核心裝置及高電壓裝置的晶圓上。於記憶體單元區域27中，各記憶體單元具有在其等之間界定一通道區的 一源極16及汲極88。浮閘42設置於通道區之一第一部分及源極區16之一部分上方，而字線閘62a設置於通道區之一第二部分上方。控制閘46係經設置在浮閘42上方。抹除閘62b設置於源極區16上方(惟用於搭接連接至源極線的記憶體單元對除外)。於核心邏輯區域28中，源極區90及汲極區92在其等之間界定一通道區，於其上方定位藉由高K層74及IL層72而與其絕緣的(多晶矽78a及金屬76a之)核心邏輯閘。於HV邏輯區域29中，源極區90及汲極區92在其等之間界定一通道區，於其上方定位藉由高K層74、IL層72、及氧化物層68而與其絕緣的(多晶矽78b及金屬76b之)HV邏輯閘。
於形成期間，抹除閘多晶矽62b密封並保護穿隧氧化物56以防其在後續處理步驟中暴露於HKMG材料。穿隧氧化物56之完整性將不會被HKMG相關製程步驟(諸如預清潔、後清潔、乾燥、及蝕刻等)劣化。邏輯區域中的HKMG/多晶矽邏輯閘增加電流而超過僅由多晶矽製成之閘。藉由避免形成HKMG於抹除閘62b上，而避免引入高密度阱於穿隧氧化物上(其會導致不良耐受性)。另外，藉由避免形成HKMG且接著自抹除閘區域移除HKMG，避免對穿隧氧化物之下側的損壞(其會造成留存失效以及不良耐受性)。
圖5A至圖5H繪示其中包括HKMG層作為字線閘之部件(以增加字線電流)之替代實施例。此係於仍然避免形成HKMG層於抹除閘區域中、且抹除閘仍然保護穿隧氧化物以免於HKMG處理時而完成。製程相同於圖4C所示 之結構(於圖5A再度顯示)。取代如上文所論述之氧化物蝕刻，記憶體多晶矽62係沉積於該結構上方，後續接著藉由氧化物沉積而形成氧化物層64，如圖5B所示。執行多晶矽CMP蝕刻及多晶矽回蝕製程，留下介於記憶體堆疊S1與S2之間之抹除閘62b，如圖5C所示。此時或稍後可執行NNII植入。使用遮蔽步驟以用光阻100覆蓋內部區(及內部區中的抹除閘62b)，但自其餘區域移除光阻100。接著，使用多晶矽蝕刻以移除多晶矽層62之暴露部分。後續接著氧化物等向性蝕刻以移除基材表面上的氧化物層之暴露部分，如圖5D所示。
執行IO及核心遮蔽/植入，後續接著HVOX遮蔽以及ZMOS植入及氧化物蝕刻(用於移除HV裝置區域29中的其餘氧化物)。使用HV氧化物沉積以形成用於HV裝置區域29之一氧化物層102，後續接著LVOX遮蔽及氧化物蝕刻(僅針對IO區域)。接著，針對IO區域執行氧化物層形成步驟。針對核心裝置區域28及記憶體單元區域27中的(堆疊S1及S2之)外部區執行LLVOX遮蔽及氧化物蝕刻，以移除於該基材上的氧化物。接著，在所有三個區27、28、29中執行上述之IL/HKMG/多晶矽形成步驟、以及形成一氧化物層104，如圖5E所示。
用光阻遮蔽該結構，選擇性地移除該結構而僅留下STI氧化物區域以及暴露的核心裝置區域及HV裝置區域之部分。接著，執行蝕刻以移除氧化物128、多晶矽78、金屬76、高K層74、及IL層72之暴露部分，如圖5F所示。再次 用光阻106遮蔽該結構，自介於記憶體堆疊與STI區域128之部分之間之內部區選擇性地移除該結構。接著，執行蝕刻以移除氧化物128、多晶矽78、金屬76、高K層74、及IL層72之暴露部分，如圖5G所示。此導致圖5H所示之結構(光阻移除後)，其中邏輯區域閘及記憶體單元區域字線108兩者皆係由IL層72上方之HKMG層(金屬76及高K氧化物74)上方之多晶矽層78所形成。繼續進行處理以完成記憶體單元汲極區、邏輯區域源極/汲極區、及接觸線之形成。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體單元即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。如本文中所使用，用語「形成(forming/formed)」應包括材料沉積、材料生長、或提供如所揭示或所主張之材料的任何其他技術。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及 「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、元件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
16‧‧‧源極區；第二區；源極
27‧‧‧記憶體單元區域；區
28‧‧‧核心裝置區域；邏輯區域；邏輯裝置區域；區
29‧‧‧HV裝置區域；邏輯區域；邏輯裝置區域；區
42‧‧‧第一多晶矽(或非晶矽)層；第一多晶矽；浮閘多晶矽層
46‧‧‧第二多晶矽層；控制閘
62a‧‧‧記憶體單元字線；字線；字線閘
62b‧‧‧抹除閘；(多晶矽層62之)部分；抹除閘多晶矽
76a、76b‧‧‧金屬
78a、78b‧‧‧多晶矽
86‧‧‧絕緣間隔物
88‧‧‧汲極區；汲極
90‧‧‧源極區
92‧‧‧汲極區

Claims (9)

  1. 一種形成記憶體裝置之方法，其包含：提供一半導體基材，其具有一記憶體單元區域、一核心裝置區域、及一HV裝置區域；形成間隔開的源極區及汲極區於該半導體基材之該記憶體單元區域中，且一通道區延伸於該源極區與該汲極區之間；形成一導電浮閘，其設置於該通道區之一第一部分及該源極區之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；形成一導電控制閘，其設置於該導電浮閘上方且與該導電浮閘絕緣；形成一第一導電層於該記憶體單元區域中，該第一導電層至少延伸於該源極區及該通道區之一第二部分上方且與該源極區及該通道區之該第二部分絕緣；形成一第一絕緣層，其延伸於該記憶體單元區域中的該第一導電層、該核心裝置區域中的該半導體基材之一表面部分、及該HV裝置區域中的該半導體基材之一表面部分上方；自該核心裝置區域移除該第一絕緣層；形成一HKMG層，其延伸於該記憶體單元區域及該HV裝置區域中的該第一絕緣層上方、及於該核心裝置區域中於該半導體基材之該表面部分上方，其中該 HKMG層包括：一高K介電材料層，及於該高K介電材料層上之一金屬材料層；形成一第二導電層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域中的該HKMG層上方；自該記憶體單元區域移除該HKMG層及該第二導電層；自該記憶體單元區域移除該第一絕緣層；移除該第一導電層之部分，其中設置於該源極區上方且與其絕緣的該第一導電層之一第一部分仍然存在而作為一抹除閘，且其中設置於該通道區之一第二部分上方且與其絕緣的該第一導電層之第二部分仍然存在而作為一字線閘；以及自該核心裝置區域及該HV裝置區域移除該HKMG層及該第二導電層之部分，其中該HKMG層之一第一部分及該第二導電層之一第一部分仍然存在於該核心裝置區域中作為一第一邏輯閘，且其中該HKMG層之一第二部分及該第二導電層之一第二部分仍然存在於該HV裝置區域中作為一第二邏輯閘。
  2. 如請求項1之方法，其中該第一絕緣層係二氧化矽。
  3. 如請求項1之方法，其中該等第一及第二導電層係多晶矽。
  4. 如請求項1之方法，其中藉由該第一絕緣層使該第二邏輯閘與該半導體基材絕緣，且不藉由該第一絕緣層使該第一邏輯閘與該半導體基材絕緣。
  5. 如請求項1之方法，其進一步包含：形成一絕緣材料界面層，其經設置成於該HV裝置區域中介於該HKMG層與該第一絕緣層之間及於該核心裝置區域中介於該HKMG層與該半導體基材之間。
  6. 一種形成記憶體裝置之方法，其包含：提供一半導體基材，其具有一記憶體單元區域、一核心裝置區域、及一HV裝置區域；形成間隔開的源極區及汲極區於該半導體基材之該記憶體單元區域中，且一通道區延伸於該源極區與該汲極區之間；形成一導電浮閘，其設置於該通道區之一第一部分及該源極區之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；形成一導電控制閘，其設置於該導電浮閘上方且與該導電浮閘絕緣；形成一導電抹除閘，其設置於該源極區上方且與該源極區絕緣；形成第一絕緣材料於該導電抹除閘上方；形成第二絕緣材料於該HV裝置區域中的該半導體基材之一表面部分上方；形成一HKMG層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域上方，其中該HKMG層包括：一高K介電材料層，及 於該高K介電材料層上之一金屬材料層；形成一導電層，其延伸於該記憶體單元區域、該核心裝置區域、及該HV裝置區域中的該HKMG層上方；自該記憶體單元區域、該核心裝置區域、及該HV裝置區域移除該HKMG層及該導電層之部分，其中：設置於該通道區之一第二部分上方的該HKMG層之一第一部分及該導電層之一第一部分仍然存在而作為一字線閘，該HKMG層之一第二部分及該導電層之一第二部分仍然存在於該核心裝置區域中作為一第一邏輯閘，及該HKMG層之一第三部分及該導電層之一第三部分仍然存在於該HV裝置區域中作為一第二邏輯閘。
  7. 如請求項6之方法，其中該導電層係多晶矽。
  8. 如請求項6之方法，其中藉由該第二絕緣材料使該第二邏輯閘與該半導體基材絕緣，且不藉由該第二絕緣材料使該第一邏輯閘與該半導體基材絕緣。
  9. 如請求項6之方法，其進一步包含：形成一絕緣材料界面層，其經設置成於該HV裝置區域中介於該HKMG層與該第二絕緣材料之間、於該核心裝置區域中介於該HKMG層與該半導體基材之間、及於該記憶體單元區域中介於該HKMG層與該通道區之該第二部分之間。
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