JP2004228545A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳＴＩ法におけるトレンチコーナ部での寄生エッジトランジスタの発生およびゲート耐圧低下を防止する。
【解決手段】トレンチ１８内の第２のポリシリコン層４０の下面が第１のポリシリコン層１６の下面よりも上にあり、かつトレンチ１８内の第２のポリシリコン層４０の上面が第１のポリシリコン層の上面よりも下にあるように第２のポリシリコン層４０を上記酸化物層３０上に堆積させ、これを平坦化したデバイス構造上に第３のポリシリコン層６０を堆積し、ゲート構造形成時に、第３のポリシリコン層６０さらに第２のポリシリコン層４０の除去完了時にエッチングストップを検出し、残った第１のポリシリコン層１６の薄層を選択的エッチングプロセスを用いて慎重に除去する。
【選択図】 図８

Description

【０００１】
【発明の属する技術分野】
本発明は、各素子間を絶縁体にて分離する素子分離法を用いた半導体集積回路などの半導体装置の製造方法、特に、例えばゲート構造を自己整合として形成した素子間を分離する自己整合シャロートレンチ分離法（自己整合ＳＴＩ法）を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、例えば半導体基板上のトランジスタ等の隣接するデバイス構造を分離するいくつかの素子分離法が用いられてきた。１９７０年代以降用いられてきた半導体プロセスによる素子分離法の一つがシリコンの局所的な酸化であり、これは一般に選択酸化法（以下ＬＯＣＯＳ法という）と呼ばれている。このＬＯＣＯＳ法は局所的選択酸化分離プロセスである。
【０００３】
また、他の素子分離法としては、直接ＳＴＩ法（シャロートレンチアイソレーション（直接浅溝分離法）；ＳＨＡＬＬＯＷ ＴＲＥＮＣＨ ＩＳＯＬＡＴＩＯＮ）として公知の直接シャロートレンチによる素子分離法がある。これは、簡易なシャロートレンチによる素子分離プロセスである。この場合のトレンチは、まず、エッチングにより、例えば酸化物マスクおよび窒化物マスクなどのマスク層を貫通してシリコン基板に作られる。次いで、この作製されたトレンチはシリコン二酸化物で再度埋められ、化学的機械的研磨（ＣＭＰ）プロセスを用いて平坦化される。
【０００４】
さらに、改変ＳＴＩプロセスも用いられてきた。まず、ゲート酸化物を成長させ、第１のポリシリコン層がウェルの形成後に堆積される。シリコントレンチが、エッチングによりゲート酸化物および第１のポリシリコン層を貫通して形成される。次いで、これらのトレンチは酸化物を用いて再度埋められ、その後に第２のポリシリコン層が形成される。これらの第１のポリシリコン層および第２のポリシリコン層は共に、ポリシリコンゲート電極の少なくとも一部を形成するために用いられる。
【０００５】
【発明が解決しようとする課題】
上記従来のＬＯＣＯＳ法による分離プロセスの欠点の一つは、図１５に示すように、分離領域を規定するために用いられる窒化物マスク層下での横方向の酸化（ｌａｔｅｒａｌ ｏｘｉｄａｔｉｏｎ）による独特な「バーズビーク」形状が素子分離物であるフィールド酸化物１００に生じることである。このバーズビークは、各素子分離物間のトランジスタデバイスの有効なチャネル幅を低減し、形成されるトランジスタ内の閾値電圧を不均一にするという問題を有していた。
【０００６】
また、ＬＯＣＯＳ法による分離プロセスは欠陥発生およびフィールド領域のドーピングの偏析（ｓｅｇｒｅｇａｔｉｏｎ）といった当業者に公知の各種欠点を有する。例えばその欠陥としてはデバイスの周囲に発生し得る。また、フィールド酸化物１００へのボロン（Ｂ）の偏析によりフィールド閾値電圧が低減され、フィールドリーク電流が増加したりする。最悪の場合には、隣接するデバイスがフィールド領域を介して電気的に接続されてしまうという問題を有していた。
【０００７】
また、直接ＳＴＩ法の分離プロセスの欠点は、図１６に示すように、素子間のトレンチ２００のコーナ部分２０１での寄生エッジトランジスタの形成や、活性領域のエッジ２０２でのゲート酸化膜２０３の破壊（ｇａｔｅ ｏｘｉｄｅ ｂｒｅａｋｄｏｗｎ）が発生し、その両方を防ぐためにはトレンチ２００のコーナ部分２０１が湾曲していなければならない。結果的に、この分離プロセスもまた、チャネル幅を低減させ、閾値電圧を不均一にさせてしまうという問題を有していた。
【０００８】
改変ＳＴＩ法の分離プロセスの大きな欠陥は、上記第１のポリシリコン層の厚さを研磨後に調整することであり、これにより、ゲートポリシリコンエッチングの終了点を検出することが困難になってしまう。各種の改変ＳＴＩの分離プロセスにより、リソグラフィによるパターニングをより簡易にするための平坦な表面が提供されるがしかし、本質的に位置合わせマークを有さないため、位置合わせキーをエッチングするために、さらなるフォトレジストマスク工程を用いなければならない。
【０００９】
本発明は、上記従来の問題を解決するもので、ＬＯＣＯＳ法におけるバーズビークシフトおよびウェルドーパントの偏析を防止すると共に、ＳＴＩ法におけるゲートポリシリコンエッチング終了点検出の困難性を改善して、トレンチコーナ部での寄生エッジトランジスタの発生およびゲート耐圧低下を防止することができるシャロートレンチ分離法（ＳＴＩ法）を用いた半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ゲート構造を自己整合として形成した素子間を分離する自己整合シャロートレンチ分離法を用いた半導体装置の製造方法において、基板上のゲート絶縁体層上に第１のポリシリコン層を設ける工程と、該第１のポリシリコン層から該基板内まで貫通するトレンチを形成する工程と、該トレンチを含む基板上方から、該トレンチ内で上面が該第１のポリシリコン層の下面よりも高くなるように酸化物層を設ける工程と、該トレンチ内で上面が該第１のポリシリコン層の上面よりも低くなるように、該酸化物層上に第２のポリシリコン層を設ける工程と、該第２のポリシリコン層、酸化物層および第１のポリシリコン層を平坦化すると共に、該トレンチ内にある該第２のポリシリコン層の上面で平坦化処理をストップする工程とを含むものであり、そのことにより上記目的が達成される。
【００１１】
また、好ましくは、本発明の半導体装置の製造方法における酸化物層は、薄い熱酸化物を成長させ、ＣＶＤプロセスまたはスパッタリングを用いて該酸化物の残りを堆積して形成される。
【００１２】
さらに、好ましくは、本発明の半導体装置の製造方法におけるゲート絶縁体層は二酸化シリコンである。
【００１３】
さらに、好ましくは、本発明の半導体装置の製造方法におけるゲート絶縁体層は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化ジルコニウムおよび酸化ランタンのうちの少なくとも何れかを含む。
【００１４】
さらに、好ましくは、本発明の半導体装置の製造方法における第１のポリシリコン層を前記ゲート絶縁体層上の犠牲ゲート材料と置き換える。
【００１５】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記平坦化処理後に基板上方から第３のポリシリコン層を設ける工程と、ゲート構造形成時に、パターニングされたフォトレジストを用いて該第３のポリシリコン層、第２のポリシリコン層および第１のポリシリコン層を選択的にエッチングすると共に、該第２のポリシリコン層の除去完了時にエッチングストップを検出し、該第１のポリシリコン層の薄層を残存させる工程とを含む。
【００１６】
さらに、好ましくは、本発明の半導体装置の製造方法における第１のポリシリコン層の残存部分は、高選択性エッチングを用いて選択的にエッチングされてされる。
【００１７】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記平坦化処理後に、酸化物選択エッチングを用いて前記酸化物層をエッチングすることにより前記酸化物層の位置合わせキーを形成する工程を更に有する。
【００１８】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記平坦化処理後に、酸化物選択エッチングを用いて前記酸化物層をエッチングすることにより前記酸化物層の位置合わせキーを形成する工程を更に有する。
【００１９】
さらに、好ましくは、本発明の半導体装置の製造方法は、素子間を分離するシャロートレンチ分離（ＳＴＩ）法を用いた半導体装置の製造方法において、酸化物で埋められたトレンチおよび少なくとも一つのポリシリコン層を備えた改変ＳＴＩ構造を形成する工程と、該改変ＳＴＩ構造の平坦化処理に続いて該酸化物を選択的にエッチングすることにより該酸化物に位置合わせキーを形成する工程とを含むものであり、そのことにより上記目的が達成される。
【００２０】
さらに、好ましくは、本発明の半導体装置の製造方法において、トレンチ内の酸化物が深さ１００ナノメートル除去されるようにエッチングする。
【００２１】
さらに、好ましくは、本発明の半導体装置の製造方法における改変ＳＴＩ構造の形成中に第２のポリシリコン層を堆積する工程をさらに有する。
【００２２】
本発明の半導体装置の製造方法は、基板上のゲート絶縁体層上に第１のポリシリコン層を設ける工程と、該第１のポリシリコン層から該基板内まで貫通するトレンチを形成する工程と、該トレンチを含む基板上方から、該トレンチ内で上面が該第１のポリシリコン層の下面よりも高くなるように酸化物層を設ける工程と、該トレンチ内で上面が該第１のポリシリコン層の上面よりも低くなるように、該酸化物層上に第２のポリシリコン層を設ける工程と、該第２のポリシリコン層上に犠牲酸化物層を設ける工程と、該犠牲酸化物層、第２のポリシリコン層、酸化物層および第１のポリシリコン層を平坦化すると共に、該トレンチ内にある該第２のポリシリコン層の上面で平坦化処理をストップする工程と、酸化物選択エッチングを用いて前記酸化物層をエッチングすることにより前記酸化物層の位置合わせキーを形成する工程と、該基板上方から第３のポリシリコン層を設ける工程と、該第３のポリシリコン層上にフォトレジストを設け、該フォトレジストをパターニングしてゲート構造を規定する工程と、該フォトレジストを用いて該第３のポリシリコン層、第２のポリシリコン層および第１のポリシリコン層を選択的にエッチングすると共に、該第２のポリシリコン層の除去完了時にエッチングストップを検出し、該第１のポリシリコン層の残存部分を高選択性エッチングを用いて選択的にエッチングすることによりゲート構造を形成する工程とを含むものであり、そのことにより上記目的が達成される。
【００２３】
上記構成により、以下、本発明の作用を説明する。
【００２４】
本発明においては、トレンチ内の第２のポリシリコン層の下面が第１のポリシリコン層の下面よりも上にあり、かつトレンチ内の第２のポリシリコン層の上面が第１のポリシリコン層の上面よりも下にあるように第２のポリシリコン層を上記酸化物層上に堆積させ、これを平坦化したデバイス構造上に第３のポリシリコン層を堆積し、ゲート構造形成時に、第３のポリシリコン層さらに第２のポリシリコン層の除去完了時にエッチングストップを検出し、残った第１のポリシリコン層の薄層を高選択性エッチングを用いて慎重に除去するため、下側にあるゲート絶縁体層を従来のように過度に除去することなく、残存する露出された第１のポリシリコン層が除去されて、ゲートポリシリコンエッチング終了点の検出困難が防止され、ＳＴＩ法におけるトレンチコーナ部での寄生エッジトランジスタの発生およびゲート耐圧低下を防止することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の素子分離法を用いた半導体装置の製造方法の実施形態について図面を参照しながら説明する。
【００２６】
図１は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリ１形成工程までのデバイス構造１０Ａの断面図である。
【００２７】
図１に示すように、本発明の方法のために、例えばシリコン基板（Ｓｉ基板）などの半導体基板１４が提供される。隣接するデバイスエリアを分離する前にｎ−ウェルまたはｐ−ウェルを形成してもよい。次に、半導体基板１４上に、ゲート絶縁体層（例えばゲート酸化膜）となるゲート絶縁体１２を成長（または成長させて堆積）させ、また、ｎ−ウェルまたはｐ−ウェルを形成する場合はその形成後、ゲート絶縁体１２上に第１のポリシリコン層１６（本明細書中でポリ１と呼ばれる）を堆積する。これが犠牲ゲートプロセス（ポリ１形成プロセス）後のデバイス構造１０Ａである。このポリ１の厚さをＴｐ１とする。
【００２８】
なお、犠牲ゲートプロセスに適した他の実施形態では、犠牲ゲート材料としてシリコン窒化物層がゲート絶縁体１２上のポリ１と置き換える。また、ゲート絶縁体１２は、シリコン酸化物（酸化シリコン、例えば二酸化シリコン）、もしくは酸窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、または他の適切なゲート誘電材料などのｈｉｇｈ−ｋ材料を含み得る。
【００２９】
図２は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるトレンチ形成工程までのデバイス構造１０Ｂの断面図である。
【００３０】
図２に示すように、ポリ１からゲート絶縁体１２、半導体基板１４の一部までをエッチングしてトレンチ１８（溝）を形成し、トレンチ１８によって隣接するデバイス領域１７が形成される。これがトレンチ形成プロセス後のデバイス構造１０Ｂである。半導体基板１４におけるトレンチ１８の深さＸ_ＳＴＩは、基板表面２０上からトレンチ１８の底２２まで達し、その後の研磨により表面が平らになる。トレンチ深さの誤差（不確定性または変量）をΔＸ_ＳＴＩとする。半導体基板１４の一部までのエッチングに続いて、このエッチングによるダメージを低減するかまたはなくすために、洗浄が行われ得る。
【００３１】
図３は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における酸化物層形成工程までのデバイス構造１０Ｃの断面図である。
【００３２】
図３に示すように、ポリ１上およびトレンチ１８内に酸化物層３０を堆積させる。これが酸化物層形成プロセス後のデバイス構造１０Ｃである。この酸化物層３０は、トレンチ１８内を再度酸化物で埋めるために堆積される。酸化物層３０はトレンチ深さよりも厚く成膜する。より詳しくは、酸化物層３０の最小厚さは、半導体基板１４におけるトレンチ１８の最大深さよりも厚い。酸化物層３０の厚さをＴ_ＯＸとし、酸化物層３０の厚さの誤差（不確定性または変量）をΔＴ_ＯＸとすると、酸化物層３０は、最終的な処理後の厚さが以下の条件式（１）を満たすように堆積および処理される。
【００３３】
Ｔ_ＯＸ−ΔＴ_ＯＸ＞Ｘ_ＳＴＩ＋ΔＸ_ＳＴＩ……（１）
この酸化物層３０は薄い熱酸化物を含み、酸化物堆積後のフィールドで酸化物とシリコンとの良好な界面を提供し得る。この酸化物は、ＬＴＯ、ＨＰＣＶＤ、ＰＥＣＶＤ、または他の化学蒸着（ＣＶＤ）法を含む各種成膜方法により形成され得る。この他、スパッタリング等の非ＣＶＤ法も用いられ得る。任意の適切な成膜方法による酸化物の堆積に続いて、必要または所望であれば、酸化物はより高温で高密度にされ得る。
【００３４】
図４は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリ２形成工程までのデバイス構造１０Ｄの断面図である。
【００３５】
図４に示すように、デバイス構造１０Ｃ（または酸化物層３０）上に第２のポリシリコン層４０（本明細書中においてポリ２またはフィールドポリとも呼ばれる）を堆積させる。このポリ２の厚さをＴ_ｐ２とし、ポリ１（またはポリ１にゲート絶縁体１２を含む）の厚さをＴ_ｐ１とすると、このポリ２は、ポリ２の最大厚さと酸化物層３０の最大厚さとを合わせた値がトレンチ１８の最小深さとポリ１の最小厚さとを合わせた値よりも小さくなるように選択された厚さを有する。したがって、このポリ２の厚さは、以下の条件式（２）を満たす。
【００３６】

この条件式（２）を満たし、ポリ２がなおも有意な厚さを有する所望の酸化物層３０の最大厚さは、以下の条件式（３）を満たす。
【００３７】

これにより、トレンチ１８内の酸化物層３０の上部表面レベルがポリ１の底部表面レベルよりも高くなり、トレンチ１８内のポリ２の上部表面レベルがポリ１の上部表面レベルよりも低くなる。これがポリ２形成プロセス後のデバイス構造１０Ｄである。
【００３８】
なお、ポリ２が酸化物層３０上に堆積された後、犠牲酸化物層（図示せず）がデバイス構造１０Ｄ上に堆積される。この犠牲酸化物層は例えば低密度のＴＥＯＳであり得る。この一実施形態では犠牲酸化物層はポリ１の最大厚さよりも１．５倍厚い。他の実施形態では犠牲酸化物層は、ゲート絶縁体１２からポリ１、酸化物層３０、ポリ２および犠牲酸化物層を合わせた膜厚さが上面の実際の物理的なレリーフに対応する活性領域構造物の総ステップ高さ（段高さ；ｔｏｔａｌ ｓｔｅｐ ｈｅｉｇｈｔ）の約２倍になるような厚さを有する。
【００３９】
図５は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における平坦化工程までのデバイス構造１０Ｅの断面図である。
【００４０】
図５に示すように、上からポリ２（第２のポリシリコン層４０）および酸化物層３０の一部が低選択比ＣＭＰで研磨し、続いて、フィールド領域内の第２のポリシリコン層４０の上面をストッパとして終了するように、高選択比ＣＭＰを用いて、上面側から研磨して平坦化する。これが平坦化プロセスまでのデバイス構造１０Ｅである。この平坦化プロセスは、次の２工程のプロセスを用いて達成され得る。第１の工程では、非選択性スラリーが、上側にある酸化物、およびデバイス領域内の活性領域上方にある第２のポリシリコン層４０を除去するために用いられる。続いて、第２の工程では、選択的研磨が用いられ、これは、デバイス領域内の活性領域上方の酸化物層３０を除去するまで継続され、デバイス領域内の活性領域上方の第１のポリシリコン層１６、およびフィールド領域内の第２のポリシリコン層４０の表面で終了する。実際のフィールド酸化物（フィールド領域内の酸化物層３０）はこの平坦化工程では研磨されない。この選択的な研磨中に、デバイスの活性領域はフィールド領域よりもはるかに小さく、酸化物の研磨速度は、ポリシリコンの研磨速度よりも十分に速くなる（例えば、酸化物対ポリシリコンのエッチング比が５：１よりも大きくなる）ように選択され得る。そのため、このＣＭＰプロセスは容易に達成され得る。以下の条件式（４）が満たされる。
【００４１】

このため、ポリ１上の酸化物層３０は、ＣＭＰがフィールドポリ２で終了する前に完全に除去されるようになっている。ポリ２の上面をＣＭＰストッパとして用いることにより、逆マスクフォトレジスト（ｒｅｖｅｒｓｅｍａｓｋ ｐｈｏｔｏｒｅｓｉｓｔ）やエッチングプロセスを用いることなく、全体的な平坦化が達成され得る。
【００４２】
この時点で、下記に詳述するような処理を続けることが可能である。または、犠牲ゲートプロセスを用いる場合、任意の犠牲ゲート材料が除去される。犠牲ゲート材料は、ポリシリコン、窒化シリコン、または他の適切な犠牲ゲート材料であればよい。所望であれば、下側のゲート絶縁体もまた除去され得る。置換ゲート絶縁体（例えば、ｈｉｇｈ−ｋゲート絶縁体）が形成され、置換ゲートプロセスが完了する。
【００４３】
図６は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリ３形成工程までのデバイス構造１０Ｆの断面図である。
【００４４】
図６に示すように、ＣＭＰ後の平坦化されたデバイス構造１０Ｅ上に第３のポリシリコン層６０（本明細書中においてポリ３と呼ばれる）を堆積させる。実際のゲートポリシリコンの厚さは、ポリ３の厚さおよびＣＭＰ後に残るポリ１（第１のポリシリコン層１６）の厚さの合計に相当する。これがポリ３形成プロセス後のデバイス構造１０Ｆである。
【００４５】
図７は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリシリコンゲート形成工程までのデバイス構造１０Ｇの断面図である。
【００４６】
図７に示すように、まず、ポリ３（第３のポリシリコン層６０）上にフォトレジスト７０が塗布されてパターニングされる。このパターニングに応じてポリシリコンゲート構造７２が規定される。次に、２工程のプラズマエッチングプロセスが、ポリ３／ポリ１（第１のポリシリコン層１６）スタックおよびポリ３／ポリ２（第２のポリシリコン層４０）スタックをエッチングするために用いられる。第１の工程は、高速のポリシリコンエッチング速度を有し、露出したポリ２が完全に除去された時点に相当する終了点で終了する。なお、多少のポリ２がポリ３およびフォトレジストの下に残ることに留意されたい。これがポリシリコンゲート形成プロセス後のデバイス構造１０Ｇである。
【００４７】
図８は、図７に示すデバイス構造１０Ｇをトランジスタのソース／チャネル／ドレイン（トランジスタ領域１５）に沿った断面を示すために９０°回転させた場合の断面図である。
【００４８】
図８に示すように、Ｔ_ＯＸ−ΔＴ_ＯＸ＞Ｘ_ＳＴＩ＋ΔＸ_ＳＴＩが満たされるため、ポリ１（第１のポリシリコン層１６）は活性領域（トランジスタ領域１５）上から完全には除去されない。残ったポリ１の厚さとＣＭＰプロセスとは関連性がない。
【００４９】
ポリ２（第２のポリシリコン層４０）が除去された後、高選択性エッチングが、フォトレジストに覆われていないポリ１（第１のポリシリコン層１６）の残存部分をエッチングするために用いられる。この高選択性エッチングはポリ２の底部で終了して、ゲート絶縁体１２上にポリ１（第１のポリシリコン層１６）の薄層１６Ａを残す。
【００５０】
図９は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における残存ポリ１除去工程までのソース領域、チャネル領域およびドレイン領域からなる活性領域（トランジスタ領域１５）を示すデバイス構造１０Ｈの断面図である。
【００５１】
図９に示すように、まず、高選択性エッチングを行って、残存するポリ１の薄層１６Ａを除去する。これにより、マイクロトレンチを低減するか、またはなくならせることができる。高選択性プラズマエッチングを用いることにより、ソース領域およびドレイン領域のゲート絶縁体層１２を過度に除去することなく、ポリ１（第１のポリシリコン層１６）の残存物を選択的に確実に除去することができる。
【００５２】
次いで、各活性領域上のポリ１およびポリ３の残存部分を含むポリシリコンゲートスタックを残してフォトレジスト７０を剥離する。図９には示していないが、多少のポリ２（第２のポリシリコン層４０）が活性領域（トランジスタ領域１５）をはみ出たポリ３（第３のポリシリコン層６０）の部分下に残っている（図７に示す第２のポリシリコン層４０が残っている）。これが残存ポリ１除去プロセス後のデバイス構造１０Ｈである。
【００５３】
図１０は、本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における不純物イオン注入工程までのデバイス構造１０Ｉの断面図であり、図１１は、図１０のデバイス構造１０Ｉをトランジスタのソース／チャネル／ドレイン（トランジスタ領域１５）に沿った断面を示すために９０°回転させた場合の断面図である。
【００５４】
ポリシリコンゲート構造７２の形成後、図１０および図１１に示すように、そのゲート構造７２を自己整合とするように不純物イオンを半導体基板１４内に注入することにより、ソース領域７６およびドレイン領域７６を形成する。ポリ１、ポリ２およびポリ３はまた、従来のプロセスでは一般的であるように、ｎ＋またはｐ＋ポリシリコンに変換される。または、ゲート電極のエッチング前、およびソース領域７６およびドレイン領域７６となる半導体基板１４への不純物イオン注入前（または注入時に）にポリシリコンゲート構造７２がドーピングされる。ポリシリコンゲートはまたサリサイド化（ｓａｌｉｃｉｄｅｄ）されるサリサイド化プロセスを含む、ポリシリコンゲートドーピング、サリサイド化、または自己整合プロセスのいくつかの方法が、本発明のプロセスに適用され得る。ドーピング後のポリシリコンゲート構造７２Ａを図１０および図１１に示している。これが不純物イオン注入プロセス後のデバイス構造１０Ｉである。
【００５５】
本発明の各実施形態は、改変ＳＴＩプロセスの利点のいくつかまたは全てを示し得る。例えば、その利点には、ごくわずかなナローチャネル効果、高いゲート絶縁体保全性、トランジスタ全体にわたっての均一な閾値電圧、および低いフィールドリーク電流が含まれる。
【００５６】
また、一つの実施形態として、さらなるフォトレジストおよびマスキング工程を必要とすることなく、位置合わせキーが上述の改変ＳＴＩプロセスに組み込むことができる。次に、更なるエッチング工程が上記図５の平坦化構造へと変化するプロセス後に実施された後のデバイス構造に相当する断面図を図１２に示している。図１２に示すように、上記ＣＭＰ工程後、酸化物エッチングが、酸化物層３０の露出部を除去するために用いられる。プラズマエッチング、またはＨＦを含有するウェットエッチング溶液が、酸化物層３０をエッチングするために用いることができる。例示した実施形態では、酸化物層３０の露出部がエッチングされることにより、凹部であるノッチ７８を形成する、深さ約１００ナノメートルの酸化物層３０が除去される。これが図５の平坦化プロセスから酸化物エッチングプロセス後のデバイス構造１０Ｅ‘である。
【００５７】
この酸化物層３０のエッチングに続いて、図１３に示すように、デバイス構造１０Ｅ‘上にポリシリコン層６０を堆積させる。このポリシリコン層６０が図６で図示されたポリ３（ポリシリコン層６０）に対応するが、ノッチ７８に対応する部分に位置合わせキー８０が付与されている。次いで、上述のように、各プロセスが完了し、最終的なゲート構造が形成され得る。この時点で、位置合わせキー８０は、後のリソグラフィによる位置合わせのために利用可能である。これが図１２のデバイス構造１０Ｅ‘からポリ３形成プロセス後の位置合わせ構造を持つデバイス構造１０Ｆ‘である。
【００５８】
他の実施形態として、ポリ２を用いない改変ＳＴＩプロセスを用いて、位置合わせキーを単一ポリＳＴＩ構造に組み込むことができる。図１４には結果的に得られる位置合わせ構造を示しており、この位置合わせ構造は、位置合わせキー８０として機能するエッジを備えている。位置合わせキー８０は、ＣＭＰに続いて、酸化物をエッチングすることにより形成される。エッチングの後、ポリ３に対応する別のポリシリコン層が堆積される。しかしながら、この場合、このプロセスではポリ２は使用されない。デバイス構造を完成させ、ゲート領域、ソース領域、およびドレイン領域を備えたトランジスタを形成する後処理が行われ得る。これが図１３とは別の位置合わせ構造の形成時のデバイス構造１０Ｆ”である。
【００５９】
考えられ得る変形例を含む例示的な実施形態を説明したが、本発明の範囲は、これらの例に限定されるものではなく、特許請求の範囲によって規定され得る。
【００６０】
以上により、本実施形態のＳＴＩプロセスは、第１のポリシリコン層１６を半導体基板１４上に形成するポリ１形成工程と、第１のポリシリコン層１６から半導体基板１４内部まで貫通するトレンチ１８（素子分離溝）を形成するトレンチ形成工程と、このトレンチ１８内で酸化物層３０の上面が第１のポリシリコン層１６の下面よりも上にあるようにトレンチ１８内を酸化物層３０で埋める酸化物層形成工程と、トレンチ１８内の第２のポリシリコン層４０の上面が第１のポリシリコン層の上面よりも下にあるように第２のポリシリコン層４０を上記酸化物層３０上に堆積するポリ２形成工程と、ＣＭＰプロセスを用いて第２のポリシリコン層、酸化物層および第１のポリシリコン層を平坦化する平坦化工程と、酸化物層３０を選択的にエッチングすることにより位置合わせキーを形成する位置合わせキー形成工程と、平坦化されたデバイス構造上に第３のポリシリコン層６０を堆積するポリ３形成工程と、フォトレジストを用いて第２のポリシリコン層４０、第３のポリシリコン層６０および第１のポリシリコン層１６をパターニングすると共に、第２のポリシリコン層４０の除去完了時にエッチングストップを検出し、残った第１のポリシリコン層１６の薄層を選択的エッチングプロセスを用いて慎重に除去することによりゲート構造を形成するゲート構造形成工程とを有する。このように、トレンチ１８内の第２のポリシリコン層４０の下面が第１のポリシリコン層１６の下面よりも上にあり、かつトレンチ１８内の第２のポリシリコン層４０の上面が第１のポリシリコン層の上面よりも下にあるように第２のポリシリコン層４０を上記酸化物層３０上に堆積させ、これを平坦化したデバイス構造上に第３のポリシリコン層６０を堆積し、ゲート構造形成時に、第３のポリシリコン層６０さらに第２のポリシリコン層４０の除去完了時にエッチングストップを検出し、残った第１のポリシリコン層１６の薄層を高選択性エッチングを用いて慎重に除去するため、下側にあるゲート絶縁体層１２を従来のように過度に除去することなく、残存する露出された第１のポリシリコン層１６が除去されて、ゲートポリシリコンエッチング終了点の検出困難が防止され、ＬＯＣＯＳ法におけるバーズビークシフトおよびウェルドーパントの偏析、また、ＳＴＩ法におけるゲートポリシリコンエッチング終了点の検出困難を改善して、トレンチコーナ部での寄生エッジトランジスタの発生およびゲート耐圧低下を防止することができる。
【００６１】
【発明の効果】
以上により、本発明によれば、トレンチ内の第２のポリシリコン層の下面が第１のポリシリコン層の下面よりも上にあり、かつトレンチ内の第２のポリシリコン層の上面が第１のポリシリコン層の上面よりも下にあるように第２のポリシリコン層を上記酸化物層上に堆積させ、これを平坦化したデバイス構造上に第３のポリシリコン層を堆積し、ゲート構造形成時に、第３のポリシリコン層さらに第２のポリシリコン層の除去完了時にエッチングストップを検出し、残った第１のポリシリコン層の薄層を高選択性エッチングを用いて慎重に除去するため、下側にあるゲート絶縁体層を従来のように過度に除去することなく、残存する露出された第１のポリシリコン層が除去されて、ゲートポリシリコンエッチング終了点の検出困難が防止され、ＳＴＩ法におけるトレンチコーナ部での寄生エッジトランジスタの発生およびゲート耐圧低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリ１形成工程までのデバイス構造の断面図である。
【図２】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるトレンチ形成工程までのデバイス構造の断面図である。
【図３】本発明の素子分離法を用いた半導体装置の製造方法における酸化物層形成工程までのデバイス構造の断面図である。
【図４】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリ２形成工程までのデバイス構造の断面図である。
【図５】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における平坦化工程までのデバイス構造の断面図である。
【図６】本発明の素子分離法を用いた半導体装置の製造方法におけるポリ３形成工程までのデバイス構造の断面図である。
【図７】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法におけるポリシリコンゲート形成工程までのデバイス構造の断面図である。
【図８】図７に示すデバイス構造１０Ｇをソース領域、チャネル領域およびドレイン領域を示すように９０°回転させた場合の断面図である。
【図９】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における残存ポリ１除去工程までのソース領域、チャネル領域およびドレイン領域を示すデバイス構造の断面図である。
【図１０】本発明の自己整合シャロートレンチ分離法を用いた半導体装置の製造方法における不純物イオン注入工程までのデバイス構造の断面図である。
【図１１】図１０のデバイス構造をトランジスタのソース／チャネル／ドレインに沿った断面を示すために９０°回転させた場合の断面図である。
【図１２】本発明のシャロートレンチ分離法を用いた半導体装置の製造方法における位置合わせ構造の形成時のノッチ形成工程までのデバイス構造の断面図である。
【図１３】図１２の次の工程である位置合わせキー形成工程までのデバイス構造の断面図である。
【図１４】図１３とは別の位置合わせ構造の形成時のデバイス構造の断面図である。
【図１５】従来のＬＯＣＯＳ法によるバーズビーク部分を示すデバイス構造の断面図である。
【図１６】従来のＳＴＩ法による素子間のトレンチコーナ部分を示すデバイス構造の断面図である。
【符号の説明】
１０Ａ〜１０Ｉ，１０Ｅ１〜１０Ｅ３ デバイス構造
１２ ゲート絶縁体
１４ 半導体基板
１５ トランジスタ領域
１６ 第１のポリシリコン層
１７ デバイス領域
１８ トレンチ（素子分離溝）
３０ 酸化物層
４０ 第２のポリシリコン層
６０ 第３のポリシリコン層
７０ フォトレジスト
７２，７２Ａ ポリシリコンゲート構造
７６ ソース領域またはドレイン領域
７７ チャネル領域
７８ ノッチ
８０ 位置合わせキー

Claims (12)

1. ゲート構造を自己整合として形成した素子間を分離する自己整合シャロートレンチ分離法を用いた半導体装置の製造方法において、
   基板上のゲート絶縁体層上に第１のポリシリコン層を設ける工程と、
   該第１のポリシリコン層から該基板内まで貫通するトレンチを形成する工程と、
   該トレンチを含む基板上方から、該トレンチ内で上面が該第１のポリシリコン層の下面よりも高くなるように酸化物層を設ける工程と、
   該トレンチ内で上面が該第１のポリシリコン層の上面よりも低くなるように、該酸化物層上に第２のポリシリコン層を設ける工程と、
   該第２のポリシリコン層、酸化物層および第１のポリシリコン層を平坦化すると共に、該トレンチ内にある該第２のポリシリコン層の上面で平坦化処理をストップする工程とを含む半導体装置の製造方法。
2. 前記酸化物層は、薄い熱酸化物を成長させ、ＣＶＤプロセスまたはスパッタリングを用いて該酸化物の残りを堆積して形成される請求項１記載の半導体装置の製造方法。
3. 前記ゲート絶縁体層は二酸化シリコンである請求項１記載の半導体装置の製造方法。
4. 前記ゲート絶縁体層は、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化ジルコニウムおよび酸化ランタンのうちの少なくとも何れかを含む請求項１記載の半導体装置の製造方法。
5. 前記第１のポリシリコン層を前記ゲート絶縁体層上の犠牲ゲート材料と置き換える請求項１記載の半導体装置の製造方法。
6. 前記平坦化処理後に基板上方から第３のポリシリコン層を設ける工程と、
   ゲート構造形成時に、パターニングされたフォトレジストを用いて該第３のポリシリコン層、第２のポリシリコン層および第１のポリシリコン層を選択的にエッチングすると共に、該第２のポリシリコン層の除去完了時にエッチングストップを検出し、該第１のポリシリコン層の薄層を残存させる工程とを含む半導体装置の製造方法。
7. 前記第１のポリシリコン層の残存部分は、高選択性エッチングを用いて選択的にエッチングされる請求項６記載の半導体装置の製造方法。
8. 前記平坦化処理後に、酸化物選択エッチングを用いて前記酸化物層をエッチングすることにより前記酸化物層の位置合わせキーを形成する工程を更に有した請求項１記載の半導体装置の製造方法。
9. 素子間を分離するシャロートレンチ分離（ＳＴＩ）法を用いた半導体装置の製造方法において、
   酸化物で埋められたトレンチおよび少なくとも一つのポリシリコン層を備えた改変ＳＴＩ構造を形成する工程と、
   該改変ＳＴＩ構造の平坦化処理に続いて該酸化物を選択的にエッチングすることにより該酸化物に位置合わせキーを形成する工程とを含む半導体装置の製造方法。
10. 前記トレンチ内の酸化物が深さ１００ナノメートル除去されるようにエッチングする請求項９記載の半導体装置の製造方法。
11. 前記改変ＳＴＩ構造の形成中に、第２のポリシリコン層を堆積する工程をさらに有する請求項９記載の半導体装置の製造方法。
12. 基板上のゲート絶縁体層上に第１のポリシリコン層を設ける工程と、
    該第１のポリシリコン層から該基板内まで貫通するトレンチを形成する工程と、
    該トレンチを含む基板上方から、該トレンチ内で上面が該第１のポリシリコン層の下面よりも高くなるように酸化物層を設ける工程と、
    該トレンチ内で上面が該第１のポリシリコン層の上面よりも低くなるように、該酸化物層上に第２のポリシリコン層を設ける工程と、
    該第２のポリシリコン層上に犠牲酸化物層を設ける工程と、
    該犠牲酸化物層、第２のポリシリコン層、酸化物層および第１のポリシリコン層を平坦化すると共に、該トレンチ内にある該第２のポリシリコン層の上面で平坦化処理をストップする工程と、
    酸化物選択エッチングを用いて前記酸化物層をエッチングすることにより前記酸化物層の位置合わせキーを形成する工程と、
    該基板上方から第３のポリシリコン層を設ける工程と、
    該第３のポリシリコン層上にフォトレジストを設け、該フォトレジストをパターニングしてゲート構造を規定する工程と、
    該フォトレジストを用いて該第３のポリシリコン層、第２のポリシリコン層および第１のポリシリコン層を選択的にエッチングすると共に、該第２のポリシリコン層の除去完了時にエッチングストップを検出し、該第１のポリシリコン層の残存部分を高選択性エッチングを用いて選択的にエッチングすることによりゲート構造を形成する工程とを含む半導体装置の製造方法。

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