KR20030094499A - 강유전체 메모리 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 목적은, 누설-관련 트랜지스터 메모리 유지 저하를 제거한 비휘발성 강유전체 메모리 디바이스를 제공하는 것이다. 본 발명에 따른 강유전체 메모리 트랜지스터는, 소오스 영역, 게이트 영역 및 드레인 영역을 갖는 기판; 상기 게이트 영역상에 위치되는 게이트 스택으로서, 제 1 하이-k 컵과 제 2 하이-k 컵을 포함하는 하이-k 절연체 소자; 상기 하이-k 절연체 소자내에 밀봉되어 있는 강유전체 소자; 및 상기 하이-k 절연체 소자의 상부에 위치되는 상부 전극을 포함하는, 상기 게이트 스택; 상기 기판 및 상기 게이트 스택상에 위치되는 패시베이션 산화물층; 및 상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트를 형성하는 금속화물을 구비한다.

Description

강유전체 메모리 트랜지스터 및 그의 제조방법{FERROELECTRIC MEMORY TRANSISTOR AND METHOD FOR FORMING THE SAME}
본 발명은 긴-메모리-유지-시간 단일 트랜지스터 강유전체 RAM 의 제조에 관한 것으로, 보다 상세하게는, 강유전체 소자가 하이-k 절연체내에 밀봉되어 있는 강유전체 RAM 에 관한 것이다.
종래기술의 단일 트랜지스터 금속-강유전체-산화물 반도체 (MFOS) 게이트 스택은 상부 전극, 강유전체층 및 산화물층을 포함한다. 이와 같은 디바이스가 프로그램된 후, 전자 혹은 정공이 상부전극으로부터 강유전체층 내부로 유입되어 강유전체층내에 트랩될 수 있다. 트랩된 전하의 극성은 분극전하의 극성과 반대이다. 이들 트랩된 전하가 분극 전하를 상쇄함으로써, 메모리 윈도우의 축소를 초래한다. 그 결과, 트랜지스터 메모리 유지가 저하된다.
본 발명의 목적은 누설-관련 트랜지스터 메모리 유지 저하를 제거한 비휘발성 강유전체 메모리 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 하이-k 유전체내에 밀봉된 강유전체 소자를 포함하는 강유전체 메모리 셀을 제공하는 것이다.
도 1 은 종래기술의 트랜지스터 (10) 의 개략도이고,
도 2 는 도 1 의 강유전체 커패시터가 저문턱전압 상태로 프로그램되고 게이트가 접지전위 상태인 이후의 메모리 유지 동안의 전하 및 필드 분포를 나타내고,
도 3a 는 전하 트래핑을 설명하기 위한 개략도이고,
도 3b 는 전하 트래핑을 설명하기 위한 다른 개략도이고,
도 4 는 본 발명에 따른 강유전체 메모리 트랜지스터 (50) 의 개략도이고,
도 5 는 본 발명에 따른 강유전체 메모리 트랜지스터의 상태를 나타내고,
도 6 내지 도 10 은 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법의 순차적인 단계를 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명 *
12 : 기판 14 : 소오스 영역
16 : 드레인 영역 18 : 게이트 영역
22 : 하이-k 절연체 24 : 강유전체 소자
26 : 상부 전극
본 발명의 개요
본 발명에 따른 강유전체 메모리 트랜지스터는, 소오스 영역, 게이트 영역 및 드레인 영역을 갖는 기판; 상기 게이트 영역상에 위치되는 게이트 스택으로서,제 1 하이-k 컵과 제 2 하이-k 컵을 포함하는 하이-k 절연체 소자, 상기 하이-k 절연체 소자내에 밀봉되어 있는 강유전체 소자, 및 상기 하이-k 절연체 소자의 상부에 위치되는 상부 전극을 포함하는, 상기 게이트 스택; 상기 기판 및 상기 게이트 스택상에 위치되는 패시베이션 산화물층; 및 상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트를 형성하는 금속화물을 구비함으로써, 상술된 목적을 달성한다.
상기 하이-k 절연체 소자는, HfO2, ZrO2및 HfZrOx로 이루어지는 재료군으로부터 선택된 재료로 형성될 수 있다.
상기 하이-k 절연체 소자는 약 2 nm 내지 10 nm 의 두께를 가질 수 있다.
상기 강유전체 소자는 PGO, PZT, BTO, SBTO 및 SBTN 으로 이루어지는 재료군으로부터 선택된 재료로 형성될 수 있다.
상기 강유전체 소자는 약 100 nm 내지 600 nm 의 두께를 가질 수 있다.
상기 상부 전극은, 구리, 알루미늄, 이리듐 및 백금으로 이루어지는 재료군으로부터 선택된 재료로 형성될 수 있다.
본 발명에 따른 강유전체 메모리 트랜지스터를 제조하는 방법은, a) 소오스 영역, 게이트 영역, 드레인 영역 및 산화물 디바이스 분리 영역을 형성하는 단계를 포함하는, 기판을 준비하는 단계; b) 상기 기판상에 희생 산화물층을 증착하는 단계; c) 상기 희생 산화물층상에 게이트 플레이스홀더층을 증착하는 단계; d) 상기 게이트 영역상에 위치된 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 마스크하고, 상기 소오스 영역, 상기 드레인 영역 및 상기 산화물 디바이스 분리 영역상의 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 제거하는 단계; e) 상기 a) 단계 내지 d) 단계에 의해 얻어진 구조물상에 상기 게이트 플레이스홀더층의 두께의 대략 2배의 두께로 산화물층을 증착하는 단계; f) 상기 a) 단계 내지 e) 단계에 의해 얻어진 구조물을 상기 게이트 플레이스홀더층의 레벨까지 평탄화하는 단계; g) 상기 게이트 영역에서의 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 제거하여, 게이트 플레이스홀더 구조물을 형성하는 단계; h) 상기 a) 단계 내지 g) 단계에 의해 얻어진 구조물상에 하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 단계; i) 강유전체 소자를 형성하기 위해 상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 단계; j) 상기 강유전체 소자를 상기 산화물층의 상위 레벨까지 평탄화하는 단계; k) 상기 a) 단계 내지 j) 단계에 의해 얻어진 구조물상에 추가적인 하이-k 절연체층을 증착하여 상기 강유전체 소자상에 제 2 하이-k 컵을 형성하는 단계; l) 상기 제 2 하이-k 컵상에 상부 전극을 증착하여 게이트 전극 및 게이트 스택을 형성하는 단계; m) 상기 a) 단계 내지 l) 단계에 의해 얻어진 구조물상에 패시베이션 산화물층을 증착하는 단계; n) 상기 패시베이션 산화물층을 에칭하여 상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트 비아를 형성하는 단계; 및 o) 상기 a) 단계 내지 n) 단계에 의해 얻어진 구조물을 금속화하는 단계를 구비함으로써, 상술된 목적을 달성한다.
하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 상기 h) 단계는,HfO2, ZrO2및 HfZrOx로 이루어지는 재료군으로부터 하이-k 절연체 재료를 선택하는 단계를 포함할 수 있다.
하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 상기 h) 단계는, 하이-k 재료층을 약 2 nm 내지 10 nm 의 두께까지 증착하는 단계를 포함한다.
상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 상기 i) 단계는, PGO, PZT, BTO, SBTO 및 SBTN 으로 이루어지는 재료군으로부터 강유전체 재료를 선택하는 단계를 포함할 수 있다.
상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 상기 i) 단계는, 상기 제 1 하이-k 컵을 강유전체 재료로 약 100 nm 내지 600 nm 의 두께까지 충전하는 단계를 포함할 수 있다.
상기 제 2 하이-k 컵상에 상부 전극을 증착하여 게이트 전극 및 게이트 스택을 형성하는 상기 l) 단계는, 구리, 알루미늄, 이리듐 및 백금으로 이루어지는 재료군으로부터 상부 전극 재료를 선택하는 단계를 포함할 수 있다.
게이트 플레이스홀더층을 증착하는 상기 c) 단계는, 실리콘 질화물과 폴리실리콘으로 이루어지는 재료군으로부터 선택된 재료층을 증착하는 단계를 포함할 수 있다.
본 발명의 상술된 개요 및 목적은 본 발명의 성질에 대한 빠른 이해를 위해 제공된다. 본 발명에 대한 보다 철저한 이해는 도면과 관련된 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명을 참조함으로써 얻어질 수 있다.
바람직한 실시예의 설명
관련 분야
본 출원은 Hsu 등에 의해 2001년 3월 28일에 출원된 시리얼 번호 09/820,039 의 MFOS 메모리 트랜지스터 및 그의 제조방법에 관한 것이다.
도 1 은 종래기술의 트랜지스터 (10) 의 개략도이다. 예를 들어, 종래기술의 트랜지스터 (10) 는, 금속-강유전체-산화물 반도체 (MFOS) 트랜지스터, 금속-강유전체-절연체 반도체 (MFIS) 트랜지스터, 등과 같은 통상적인 최신의 트랜지스터이다.
트랜지스터 (10) 는, 소오스 영역 (14), 드레인 영역 (16) 및 게이트 영역 (18) 을 갖는 기판 (12) 및 상기 게이트 영역 (18) 상의 게이트 스택 (20) 을 포함한다.
게이트 스택 (20) 은 하이-k 절연체 (22), 강유전체 소자 (24) 및 상부 전극 (26) 을 포함한다. 하이-k 절연체 (22) 는, 종래 기술에서, 강유전체 소자 (24) 의 측면 아래와 둘레에 위치되어 있다. 상기 구조물은, 패시베이션 산화물 (28) 로 피복되고, 상기 패시베이션 산화물 내부에 비아들이 형성되어, 소오스 영역 (14), 게이트 스택 (20) 및 드레인 영역 (16) 각각에 대한 금속 콘택트 (30, 32 및 34) 를 제공한다.
게이트 스택 (20) 은 실리콘 기판상의 금속-강유전체 박막-절연체 (MFIS) 를 포함한다. 하이-k 절연체 (22) 는 높은 유전상수 및 낮은 누설전류를 가지며,HfO2, ZrO2또는 HfZrOx와 같은 재료로부터 선택될 수 있다. 강유전체 소자 (24) 는 납 게르마늄 산화물 (Pb5Ge3O11)(PGO), Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(BTO), SrBa2Ta2O9(SBTO) 및 SrBi2(Ta1-xNbx)2O9(SBTN) 으로 이루어지는 재료군으로부터 선택되고, 상부 전극은 구리, 알루미늄, 이리듐 또는 백금으로 형성될 수 있다. 이와 같은 구조물은 강유전체 커패시터로서 지칭된다.
도 2 는 도 1 의 강유전체 커패시터가 저문턱전압 상태로 프로그램되고 게이트가 접지전위 상태인 이후의 메모리 유지 동안의 전하 및 필드 분포를 나타낸다. 화살표 36 은 하이-k 절연체 (22) 의 전압, VOX를 나타내고, 화살표 38 은 강유전체 소자 (FE; 24) 의 전압, VFE를 나타내고, 40 은 게이트 스택 (20) 의 상부에서의 전압, V0를 나타낸다. 강유전체 소자 (24) 뿐만 아니라 하이-k 절연체 (22) 에 걸리는 전압도 존재한다. 하이-k 절연체 (22) 에 걸리는 전압은 강유전체 소자 (24) 에 걸리는 전압과 일치하지만 극성이 반대이다. 강유전체 소자 (24) 에서의 전압은 반-분극(de-polarization) 전압으로 지칭된다.
VFE= VOX= V00(1)
V00= QR/(COX+ CFE) (2)
여기서 QR은 강유전체 소자 (24) 의 전하이고, COX는 하이-k 절연체 (22) 의 커패시턴스이고, CFE는 강유전체 소자 (24) 의 커패시턴스이다.
비록 정공들 또는 전자들이 하이-k 절연체 (22) 로부터 강유전체 소자 (강유전체 박막)(24) 내부로 유입될 가능성은 없지만, 상부 전극 (26) 에는 다수의 전자 및 정공이 존재한다. 다음으로, 상부 전극 (26) 으로부터의 정공들이 강유전체 소자 (24) 내에 트랩되는 현상이 설명될 것이다.
도 3a 는 전하 트래핑을 설명하기 위한 개략도이다. 도 3a 에 도시된 바와 같이, 정공들이 상부 전극 (26) 으로부터 강유전체 소자 (24) 내부로 이동할 수 있다. 이러한 현상은 금속-강유전체-금속 (MFM) 커패시터의 누설 전류로서 지칭된다. 정공들은 하이-k 절연체 (22) 를 통해 유동할 수 없는데, 그 이유는 하이-k 절연체 (22) 와 강유전체 소자 (24) 에서의 포텐셜 배리어가 마주하고 하이-k 절연체 (22) 에서의 전계의 극성과 강유전체 소자 (24) 에서의 전계의 극성이 반대이기 때문이다.
도 3b 는 전하 트래핑을 설명하기 위한 다른 개략도이다. 강유전체 소자 (24) 로부터 하이-k 절연체 (22) 로 유동할 수 없는 정공들이, 도 3a 를 참조하여 설명한 바와 같이, 강유전체 재료 내부로 이동하여, 도 3b 에 도시된 바와 같이, 강유전체 소자 (24) 내에 트랩될 것이며, 여기서 VFE와 VOX양쪽은 제로이다. 강유전체 소자 (24) 내에 트랩된 정공들이 강유전체 소자 (24) 내의 분극된 전자들을 상쇄한다. 이것이 메모리 트랜지스터의 메모리 윈도우를 축소하고 디바이스의 메모리 특성을 저하시킨다. 메모리 트랜지스터가 높은 문턱 전압 상태로 프로그램되었을 때, 전하와 전압 극성이 변경되지만, 전자들의 유동 및 트래핑 메카니즘은 상술된 바와 같다.
도 4 는 본 발명에 따른 강유전체 메모리 트랜지스터 (50) 의 개략도이다. 본 발명에 따른 강유전체 메모리 트랜지스터 (50) 에서는, 도 1 내지 도 3 을 참조하여 설명된 이러한 누설전류 관련 메모리 유지 저하를 제거하기 위해, 부가적인 절연체가 강유전체 박막과 상부 전극과의 사이에 사용된다.
트랜지스터 (50) 는, 소오스 영역 (54), 드레인 영역 (56) 및 게이트 영역 (58) 을 갖는 기판 (52) 및 게이트 스택 (60) 을 포함한다. 게이트 스택 (60) 은 강유전체 소자 (64) 를 밀봉하는 하이-k 절연체 (62) 및 상부 전극 (66) 을 포함한다. 기판 (52) 는 산화물 분리 영역 (산화물 소자 분리 영역)(90) 을 갖는다.
하이-k 절연체 (62) 는, 강유전체 소자 (64) 와 실리콘 기판 (52) 와의 사이에 위치되고, 강유전체 소자 (64) 의 측부를 밀봉하는 제 1 하이-k 컵 (또는 간단히 하부로서 지칭)(62L), 및 강유전체 소자 (64) 와 상부 전극 (66) 과의 사이에 위치되어 있는 제 2 하이-k 컵 (또는 간단히 상부로서 지칭)(62U) 를 포함한다. 이런 식으로, 강유전체 소자 (64) 가 하이-k 절연체 (62)(제 1 하이-k 컵(62L) 과 제 2 하이-k 컵 (62U)) 내에 밀봉된다. 상기 구조물이 실리콘 산화물층 (96) 및 패시베이션 산화물 (68) 으로 피복되고, 상기 실리콘 산화물층 (96) 및 패시베이션 산화물 (68) 에는, 소오스 영역 (54), 게이트 스택 (60) 및 드레인 영역 (56) 각각에 대한 금속 콘택트 (70, 72 및 76) 을 제공하는 비아들이 형성되어 있다. 게이트 스택 (60) 은 실리콘 기판상의 금속-강유전체 박막-절연체 (MFIS) 를 포함한다.
하이-k 절연체 (62) 는 높은 유전상수 및 낮은 누설전류를 가지며, HfO2, ZrO2및 HfZrOx 로 이루어지는 재료군으로부터 선택될 수 있다. 강유전체 소자 (64) 는 납 게르마늄 산화물 (Pb5Ge3O11)(PGO), Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(BTO), SrBa2Ta2O9(SBTO) 및 SrBi2(Ta1-xNbx)2O9(SBTN) 으로 이루어지는 재료군으로부터 선택되고, 상부 전극은 구리, 알루미늄, 이리듐 또는 백금으로 이루어지는 군으로부터의 재료로 형성될 수 있다.
도 5 는 본 발명에 따른 강유전체 메모리 트랜지스터의 상태를 나타낸다. 구체적으로, 도 5 는 강유전체 메모리 트랜지스터를 저문턱전압으로 프로그램밍한 후, 그리고 게이트 전압이 접지 전위로 복귀된 후, 전계 극성 및 전하 분포를 나타낸다. 강유전체 소자 (64, 78) 에 걸리는 전압 (VFE) 는, 제 1 하이-k 컵 (62L) 에 걸리는 전압 (화살표 76, VOX1) 과 제 2 하이-k 컵 (62U) 에 걸리는 전압 (화살표 80, VOX2) 의 합과 일치한다. 강유전체 소자 (64) 에서의 전계의 극성은 제 1 및 제 2 하이-k 컵 (62L 및 62U) 에서의 전계의 극성과 반대이다. 종래기술에서 발견되는 통상적인 누설전류 관련 저하 메카니즘이 이러한 구조물에서는 존재하지 않는데 그 이유는 2개의 절연체 (제 1 및 제 2 하이-k 컵 (62L 및 62U)) 에 자유 캐리어가 존재하지 않기 때문이고 전계 분포에 의해 전류 캐리어가 강유전체 소자 (64) 내부로 유입되는 것이 방지되기 때문이다. 화살표 82 는 상부 전극 (66)의 상부에서의 전압 V0 를 나타낸다. 본 발명의 구조물에 있어서 메모리 저하의 유일한 근원은 반-분극 전계에 의한 것이다.
본 발명의 강유전체 메모리 트랜지스터가 높은 문턱전압 상태로 프로그램되면, 강유전체 소자 (64) 와 제1 및 제2 하이-k 컵 (62L 및 62U) 양쪽에서의 전하와 전계 극성이 방향을 변경한다. 메모리 유지 저하를 초래할 수 있는 누설-관련 전하 트래핑이 존재하지 않는다.
본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법이 도 6 내지 도 10 을 참조하여 설명된다.
도 6 은 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법에서의 일 단계를 나타낸다. 기판 (52) 이 임의의 최신 기술에 의해 준비된다. 이온 주입에 의해, 기판 (52) 내에 소오스 영역 (54) 과 드레인 영역 (56) 을 포함하는 활성영역, 및 게이트 영역 (58) 이 형성된다. 디바이스 분리법은 산화물 격리 영역 (90) 을 형성하는 단계를 포함하며, 상기 산화물 분리 영역이 메모리 트랜지스터의 주변부 둘레로 연장된다.
그 다음에, 희생 게이트 산화물층 (희생 산화물층)(92) 이 소오스 영역 (54), 드레인 영역 (56), 게이트 영역 (58) 및 산화물 분리 영역 (90) 상에 약 2 nm 내지 5 nm 의 두께로 성장되고, 실리콘 질화물층 (94) 이 상기 희생 게이트 산화물층 (92) 상에 약 100 nm 내지 600 nm 의 두께로 증착된다. 게이트 영역 (58) 상의 실리콘 질화물층 (94) 와 희생 게이트 산화물층 (92) 이 마스크되고, 소오스 영역 (54), 드레인 영역 (56), 및 산화물 분리 영역 (90) 상의 실리콘 질화물층 (94) 와 희생 게이트 산화물층 (92) 이 제거된다. 이렇게 하여, 실리콘 질화물층 (94) 으로 이루어지는 게이트 플레이스 홀더가 게이트 영역 (58) 상에 남는다. 폴리실리콘이 실리콘 질화물층 대신 사용될 수 있다.
도 6 에서는, 소오스 영역 (54), 드레인 영역 (56), 및 산화물 분리 영역 (90) 상의 희생 게이트 산화물층 (92) 이 제거된다. 그러나, 희생 게이트 산화물층 (92) 이 제거되지 않는 대신, 실리콘 산화물층 (96) 으로 사용될 수도 있다.
활성 영역 (소오스 영역 (54) 와 드레인 영역 (56)) 은 이 시점에서 필요하다면 LDD, 할로(Halo), 및 N+ 혹은 P+ 이온 주입을 포함하는 소오스/드레인 주입에 의해 준비될 수도 있다. 이렇게 하여, 도 6 에 도시된 구조물이 얻어진다.
도 7 은 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법의 일단계를나타낸다. 실리콘 산화물층 (96) 이 약 200 nm 내지 1200 nm 의 두께로 증착된다. 이 실리콘 산화물층 (96) 의 두께는 게이트 플레이스 홀더의 두께의 약 2배인 것이 바람직하다. 상기 구조물이 CMP 에 의해 매끄럽게 되어 실리콘 산화물층 (96) 이 평탄화되고, 실리콘 질화물층 (94)(또는, 게이트 플레이스 홀더) 의 레벨에서 정지된다. 이렇게 하여, 도 7 에 도시된 구조물이 얻어진다.
도 8 은 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법의 일단계를나타낸다. 도 8 에 도시된 바와 같이, 상기 구조물이 에칭되고, 실리콘 질화물층 (94)(게이트 플레이스 홀더층)이 제거되어 게이트 플레이스 홀더 구조물 (800) 이 형성된다. 실리콘 질화물층 (94)(게이트 플레이스 홀더층) 은 습식 에칭 방법에 의해 에칭되는 것이 바람직하다. 다음으로, 전체 구조물이 BHF 에 의해에칭되어 게이트 영역 (58) 에서의 희생 게이트 산화물층 (92) 이 제거된다.
그 다음에, 게이트 절연체 (62) 가 전체 구조물 상에 증착된다. 상술된 바와 같이, 게이트 절연체 (62) 는 HfO2, ZrO2및 HfZrOX로 이루어지는 재료군으로부터 선택된다. 게이트 절연체 (62) 는, 이미 설명되고 식별된, 약 2 nm 내지 10 nm 의 두께를 갖는 하이-k 절연체로 형성되어 있다. 게이트 영역 (58) 에 대응하고, 게이트 플레이스 홀더 구조물 (800) 을 피복하는 실리콘 기판 (52) 과 접촉하는 게이트 절연체 (62) 의 일부분이 62L 로 지시되어 있다. 이하, 62L 이 제 1 하이-k 컵, 또는 하이-k 하부로서 지칭된다.
도 9 는 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법에서의 일 단계를 나타낸다. 강유전체 박막(강유전체 소자)(64)이 증착되어 게이트 플레이스 홀더 (800) 가 충전된다. 강유전체 박막 (64) 은 PGO, PZT, BTO, SBTO 및 SBTN 과 같은 재료군으로부터 선택된다. 강유전체 박막 (64) 은 제 1 하이-k 컵 (62L) 에 의해 형성된 "컵" 을 충전한다.
다음으로, 강유전체 박막 (64) 이 평탄화되어, 실리콘 산화물층 (96) 의 레벨에서 정지된다. 상기 평탄화는 화학적 기계적 연마 (CMP) 또는 주지된 평탄화 에치백 공정에 의해 수행될 수 있다. 이렇게 하여, 도 9 에 도시된 구조물이 얻어진다.
도 10 은 본 발명에 따른 강유전체 메모리 트랜지스터의 제조방법에서의 일 단계를 나타낸다. 여기에서 하이-k 상부 또는 제 2 하이-k 컵으로 지칭되는,하이-k 절연체의 다른 부분, 62U 가 될 추가적인 하이-k 절연체가 CVD 에 의해 도 9 에 도시된 구조물상에 약 2 nm 내지 10 nm 의 두께로 증착된다.
선택된 추가적인 하이-k 절연체 재료는 낮은 누설전류 특성을 갖는다. 그 후, 상부 전극 (66) 이 추가적인 하이-k 절연체상에 형성된다. 상부 전극은 알루미늄, 구리, 백금 및 이리듐으로 이루어지는 재료군으로부터 선택된다.
상부 전극과 추가적인 하이-k 절연체가 에칭되어 도 10 에 도시된 상부 전극 (66) 과 제 2 하이-k 컵 (62U) 이 형성되고, 결과적으로 제어 게이트 전극 및 게이트 스택 (60) 으로 된다. 강유전체 소자 (64) 는 하이-k 절연체 (62)(제 1 하이-k 컵(62L) 및 제 2 하이-k 컵 (62U)) 에 의해 밀봉된다. 패시베이션 산화물층 (68)(도 4 참조) 이 CVD 에 의해 증착되고, 구조물이 에칭되어 콘택트 비아들이 형성되고 금속화됨으로써, 도 4 에 도시된 구조물이 얻어진다.
이런 식으로, 메모리 유지 특성이 긴 강유전체 메모리 트랜지스터를 제조하는 방법 및 시스템이 개시되었다. 첨부된 특허청구범위로 정해지는 본 발명의 범위내에서 추가적인 변동 및 변형이 이루어질 수 있음을 이해할 수 있을 것이다.
상술된 바와 같이, 본 발명에 따른 강유전체 메모리 트랜지스터는, 소오스 영역, 게이트 영역 및 드레인 영역을 갖는 기판; 상기 게이트 영역상에 위치되는 게이트 스택으로서, 제 1 하이-k 컵과 제 2 하이-k 컵을 포함하는 하이-k 절연체 소자, 상기 하이-k 절연체 소자내에 밀봉되어 있는 강유전체 소자, 및 상기 하이-k 절연체 소자의 상부에 위치되는 상부 전극을 포함하는, 상기 게이트 스택; 상기 기판 및 상기 게이트 스택상에 위치되는 패시베이션 산화물층; 및 상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트를 형성하는 금속화물을 구비한다. 강유전체 소자가 하이-k 절연체에 의해 밀봉되어 있기 때문에, 전자들과 정공들이 상부 전극으로부터 강유전체 소자 내부로 유동되지 않는다. 따라서, 메모리 유지 저하를 초래할 수 있는 누설 전류-관련 전하 트래핑이 발생하지 않는다. 그러므로, 강유전체 메모리 트랜지스터의 메모리 유지 특성이 저하되지 않는다.

Claims (13)

  1. 소오스 영역, 게이트 영역 및 드레인 영역을 갖는 기판;
    상기 게이트 영역상에 위치되는 게이트 스택으로서,
    제 1 하이-k 컵과 제 2 하이-k 컵을 포함하는 하이-k 절연체 소자,
    상기 하이-k 절연체 소자내에 밀봉되어 있는 강유전체 소자, 및
    상기 하이-k 절연체 소자의 상부에 위치되는 상부 전극을 포함하는, 상기 게이트 스택;
    상기 기판 및 상기 게이트 스택상에 위치되는 패시베이션 산화물층; 및
    상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트를 형성하는 금속화물을 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  2. 제 1 항에 있어서,
    상기 하이-k 절연체 소자는, HfO2, ZrO2및 HfZrOx로 이루어지는 재료군으로부터 선택된 재료로 형성되어 있는 것을 특징으로 하는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  3. 제 1 항에 있어서,
    상기 k-절연체 소자는 약 2 nm 내지 10 nm 의 두께를 갖는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  4. 제 1 항에 있어서,
    상기 강유전체 소자는, PGO, PZT, BTO, SBTO 및 SBTN 으로 이루어지는 재료군으로부터 선택된 재료로 형성되어 있는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  5. 제 1 항에 있어서,
    상기 강유전체 소자는 약 100 nm 내지 600 nm 의 두께를 갖는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  6. 제 1 항에 있어서,
    상기 상부 전극은, 구리, 알루미늄, 이리듐 및 백금으로 이루어지는 재료군으로부터 선택된 재료로 형성되어 있는 것을 특징으로 하는 강유전체 메모리 트랜지스터.
  7. a) 소오스 영역, 게이트 영역, 드레인 영역 및 산화물 디바이스 분리 영역을 형성하는 단계를 포함하는, 기판을 준비하는 단계;
    b) 상기 기판상에 희생 산화물층을 증착하는 단계;
    c) 상기 희생 산화물층상에 게이트 플레이스홀더층을 증착하는 단계;
    d) 상기 게이트 영역상에 위치된 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 마스크하고, 상기 소오스 영역, 상기 드레인 영역 및 상기 산화물 디바이스 분리 영역상의 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 제거하는 단계;
    e) 상기 a) 단계 내지 d) 단계에 의해 얻어진 구조물상에 상기 게이트 플레이스홀더층의 두께의 대략 2배의 두께로 산화물층을 증착하는 단계;
    f) 상기 a) 단계 내지 e) 단계에 의해 얻어진 구조물을 상기 게이트 플레이스홀더층의 레벨까지 평탄화하는 단계;
    g) 상기 게이트 영역에서의 상기 게이트 플레이스홀더층 및 상기 희생 산화물층을 제거하여, 게이트 플레이스홀더 구조물을 형성하는 단계;
    h) 상기 a) 단계 내지 g) 단계에 의해 얻어진 구조물상에 하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 단계;
    i) 강유전체 소자를 형성하기 위해 상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 단계;
    j) 상기 강유전체 소자를 상기 산화물층의 상위 레벨까지 평탄화하는 단계;
    k) 상기 a) 단계 내지 j) 단계에 의해 얻어진 구조물상에 추가적인 하이-k 절연체층을 증착하여 상기 강유전체 소자상에 제 2 하이-k 컵을 형성하는 단계;
    l) 상기 제 2 하이-k 컵상에 상부 전극을 증착하여 게이트 전극 및 게이트 스택을 형성하는 단계;
    m) 상기 a) 단계 내지 l) 단계에 의해 얻어진 구조물상에 패시베이션 산화물층을 증착하는 단계;
    n) 상기 패시베이션 산화물층을 에칭하여 상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 스택에 대한 각각의 콘택트 비아를 형성하는 단계; 및
    o) 상기 a) 단계 내지 n) 단계에 의해 얻어진 구조물을 금속화하는 단계를 구비하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 상기 h) 단계는, HfO2, ZrO2및 HfZrOx로 이루어지는 재료군으로부터 하이-k 절연체 재료를 선택하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  9. 제 7 항에 있어서,
    하이-k 절연체층을 증착하여 제 1 하이-k 컵을 형성하는 상기 h) 단계는, 하이-k 재료층을 약 2 nm 내지 10 nm 의 두께까지 증착하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 상기 i) 단계는, PGO,PZT, BTO, SBTO 및 SBTN 으로 이루어지는 재료군으로부터 강유전체 재료를 선택하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  11. 제 7 항에 있어서,
    상기 제 1 하이-k 컵을 강유전체 재료로 충전하는 상기 i) 단계는, 상기 제 1 하이-k 컵을 강유전체 재료로 약 100 nm 내지 600 nm 의 두께까지 충전하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  12. 제 7 항에 있어서,
    상기 제 2 하이-k 컵상에 상부 전극을 증착하여 게이트 전극 및 게이트 스택을 형성하는 상기 l) 단계는, 구리, 알루미늄, 이리듐 및 백금으로 이루어지는 재료군으로부터 상부 전극 재료를 선택하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
  13. 제 7 항에 있어서,
    게이트 플레이스홀더층을 증착하는 상기 c) 단계는, 실리콘 질화물과 폴리실리콘으로 이루어지는 재료군으로부터 선택된 재료층을 증착하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 트랜지스터의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890609B1 (ko) * 2006-08-23 2009-03-27 재단법인서울대학교산학협력재단 강유전체, 그 제조방법, 및 그 강유전체를 포함하는 반도체 캐패시터와 ｍｅｍｓ 디바이스

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503763B2 (en) * 2001-03-27 2003-01-07 Sharp Laboratories Of America, Inc. Method of making MFMOS capacitors with high dielectric constant materials
US7297602B2 (en) * 2003-09-09 2007-11-20 Sharp Laboratories Of America, Inc. Conductive metal oxide gate ferroelectric memory transistor
US7008833B2 (en) * 2004-01-12 2006-03-07 Sharp Laboratories Of America, Inc. In2O3thin film resistivity control by doping metal oxide insulator for MFMox device applications
US6995025B2 (en) * 2004-06-21 2006-02-07 Sharp Laboratories Of America, Inc. Asymmetrical programming ferroelectric memory transistor
KR100642635B1 (ko) * 2004-07-06 2006-11-10 삼성전자주식회사 하이브리드 유전체막을 갖는 반도체 집적회로 소자들 및그 제조방법들
US7378286B2 (en) * 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
CN101894844B (zh) * 2010-06-04 2012-05-09 清华大学 基于金属氧化物气相沉积铁电动态随机存储器及制备方法
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
JP6067524B2 (ja) * 2013-09-25 2017-01-25 株式会社東芝 半導体装置および誘電体膜
KR102616129B1 (ko) * 2016-02-26 2023-12-21 에스케이하이닉스 주식회사 멀티 레벨 강유전체 메모리 장치 및 그 제조방법
CN105788864B (zh) * 2016-02-29 2017-12-08 湘潭大学 一种提高pzt铁电薄膜负电容的方法
CN106898644B (zh) * 2017-01-23 2019-07-30 西安电子科技大学 高击穿电压场效应晶体管及其制作方法
US10784362B2 (en) 2017-10-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN109801977A (zh) * 2019-01-28 2019-05-24 中国科学院微电子研究所 存储器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812388B2 (ja) * 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US5144390A (en) * 1988-09-02 1992-09-01 Texas Instruments Incorporated Silicon-on insulator transistor with internal body node to source node connection
EP0478799B1 (en) * 1990-04-24 1996-12-04 Ramtron International Corporation Semiconductor device having ferroelectric material and method of producing the same
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
US5499207A (en) * 1993-08-06 1996-03-12 Hitachi, Ltd. Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same
US6413883B1 (en) * 1996-03-04 2002-07-02 Symetrix Corporation Method of liquid deposition by selection of liquid viscosity and other precursor properties
US5731608A (en) * 1997-03-07 1998-03-24 Sharp Microelectronics Technology, Inc. One transistor ferroelectric memory cell and method of making the same
US5942776A (en) * 1997-03-07 1999-08-24 Sharp Laboratories Of America, Inc. Shallow junction ferroelectric memory cell and method of making the same
JP3281839B2 (ja) * 1997-06-16 2002-05-13 三洋電機株式会社 誘電体メモリおよびその製造方法
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR100269309B1 (ko) * 1997-09-29 2000-10-16 윤종용 고집적강유전체메모리장치및그제조방법
US5907762A (en) * 1997-12-04 1999-05-25 Sharp Microelectronics Technology, Inc. Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing
KR100399886B1 (ko) * 1998-07-02 2004-02-11 주식회사 하이닉스반도체 반도체 메모리 소자의 커패시터 형성 방법
US6048740A (en) * 1998-11-05 2000-04-11 Sharp Laboratories Of America, Inc. Ferroelectric nonvolatile transistor and method of making same
US6197668B1 (en) * 1998-11-06 2001-03-06 Advanced Micro Devices, Inc. Ferroelectric-enhanced tantalum pentoxide for dielectric material applications in CMOS devices
JP2000252372A (ja) * 1999-02-26 2000-09-14 Sharp Corp 半導体メモリ装置及びその製造方法
US6140672A (en) * 1999-03-05 2000-10-31 Symetrix Corporation Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor
DE60042811D1 (de) * 1999-06-04 2009-10-08 Seiko Epson Corp Herstellungsverfahren für eine ferroelektrische Speichervorrichtung
DE19931125A1 (de) * 1999-07-06 2001-01-25 Infineon Technologies Ag Ferroelektrischer Transistor
DE19940381A1 (de) * 1999-08-25 2001-04-05 Infineon Technologies Ag Ferroelektrischer Transistor und Verfahren zu dessen Herstellung
US6303502B1 (en) * 2000-06-06 2001-10-16 Sharp Laboratories Of America, Inc. MOCVD metal oxide for one transistor memory
JP3627640B2 (ja) * 2000-09-22 2005-03-09 松下電器産業株式会社 半導体メモリ素子
US6392280B1 (en) * 2000-10-19 2002-05-21 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6602720B2 (en) * 2001-03-28 2003-08-05 Sharp Laboratories Of America, Inc. Single transistor ferroelectric transistor structure with high-K insulator and method of fabricating same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890609B1 (ko) * 2006-08-23 2009-03-27 재단법인서울대학교산학협력재단 강유전체, 그 제조방법, 및 그 강유전체를 포함하는 반도체 캐패시터와 ｍｅｍｓ 디바이스

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