JP2003158244A - 強誘電体メモリ及びその製造方法 - Google Patents
強誘電体メモリ及びその製造方法Info
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- JP2003158244A JP2003158244A JP2001354722A JP2001354722A JP2003158244A JP 2003158244 A JP2003158244 A JP 2003158244A JP 2001354722 A JP2001354722 A JP 2001354722A JP 2001354722 A JP2001354722 A JP 2001354722A JP 2003158244 A JP2003158244 A JP 2003158244A
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Abstract
(57)【要約】
【課題】 単純マトリクス型強誘電体メモリを実際に動
作させることのできるヒステリシスループを持つ強誘電
体キャパシタ及びデバイス構成を提案し、単純マトリク
ス型強誘電体メモリを実現すること。 【解決手段】 強誘電体キャパシタが下部電極及び強誘
電体薄膜及び上部電極により形成され、前記下部電極が
第１信号電極となり、前記強誘電体キャパシタ上に層間
絶縁膜が形成され、該層間絶縁膜にスルーホールが形成
され、前記強誘電体キャパシタの上部電極が前記スルー
ホールを介して第２信号電極に接続される構成とする。
作させることのできるヒステリシスループを持つ強誘電
体キャパシタ及びデバイス構成を提案し、単純マトリク
ス型強誘電体メモリを実現すること。 【解決手段】 強誘電体キャパシタが下部電極及び強誘
電体薄膜及び上部電極により形成され、前記下部電極が
第１信号電極となり、前記強誘電体キャパシタ上に層間
絶縁膜が形成され、該層間絶縁膜にスルーホールが形成
され、前記強誘電体キャパシタの上部電極が前記スルー
ホールを介して第２信号電極に接続される構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを用いて構成される強誘電体メモリに関するものであ
り、特に、セルトランジスタを有さず、強誘電体キャパ
シタのみでセルが構成される単純マトリクス型の強誘電
体メモリに関する。
タを用いて構成される強誘電体メモリに関するものであ
り、特に、セルトランジスタを有さず、強誘電体キャパ
シタのみでセルが構成される単純マトリクス型の強誘電
体メモリに関する。
【０００２】
【背景技術】近年、ＰＺＴ、ＳＢＴ等の薄膜や、これを
用いた強誘電体キャパシタ、強誘電体メモリ等の研究開
発が盛んに行われている。
用いた強誘電体キャパシタ、強誘電体メモリ等の研究開
発が盛んに行われている。
【０００３】従来の、単純マトリクス型強誘電体メモリ
に関しては、ＷＯ９９／１２１７０号公報等に開示され
ている。同公報においては、単純マトリクス型強誘電体
メモリの簡単な構成が開示されている。
に関しては、ＷＯ９９／１２１７０号公報等に開示され
ている。同公報においては、単純マトリクス型強誘電体
メモリの簡単な構成が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記背
景技術においては、パターニングされた下部電極上に強
誘電体を成膜する必要が生じる。この場合、下部電極段
差部の強誘電体薄膜が薄くなり、強誘電体キャパシタの
絶縁破壊電圧が小さくなる問題、さらには下部電極段差
部付近からの電気力線のはみ出しがあり、強誘電体キャ
パシタの特性であるヒステリシスループの角型性が、完
全な平行平板キャパシタに対して悪化するという問題が
生じる。
景技術においては、パターニングされた下部電極上に強
誘電体を成膜する必要が生じる。この場合、下部電極段
差部の強誘電体薄膜が薄くなり、強誘電体キャパシタの
絶縁破壊電圧が小さくなる問題、さらには下部電極段差
部付近からの電気力線のはみ出しがあり、強誘電体キャ
パシタの特性であるヒステリシスループの角型性が、完
全な平行平板キャパシタに対して悪化するという問題が
生じる。
【０００５】本発明は、以上の課題を解決するものであ
り、単純マトリクス型強誘電体メモリを実際に動作させ
ることのできるヒステリシスループ特性を持つ強誘電体
キャパシタ及びデバイス構成を提案し、単純マトリクス
型強誘電体メモリを実現することを目的とする。
り、単純マトリクス型強誘電体メモリを実際に動作させ
ることのできるヒステリシスループ特性を持つ強誘電体
キャパシタ及びデバイス構成を提案し、単純マトリクス
型強誘電体メモリを実現することを目的とする。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の強誘電体メモリは、 （１）メモリセルがマトリクス状に配列され、第１信号
電極と該第１信号電極と交差する方向に配列された第２
信号電極と、少なくとも前記第１信号電極と前記第２信
号電極との交差領域に配置された強誘電体キャパシタよ
り成るメモリセルアレイを有する強誘電体メモリにおい
て、前記強誘電体キャパシタが下部電極及び強誘電体薄
膜及び上部電極により形成され、前記下部電極が前記第
１信号電極となり、前記強誘電体キャパシタ上に層間絶
縁膜が形成され、該層間絶縁膜にスルーホールが形成さ
れ、前記強誘電体キャパシタの上部電極が前記スルーホ
ールを介して前記第２信号電極に接続されることを特徴
とする。上記構成によれば、強誘電体キャパシタの上部
電極を島状に形成することが可能となり、前記上部電極
を第２信号電極に接続することにより、単純マトリクス
型強誘電体メモリを構成することが可能となる。 （２）前記強誘電体キャパシタにおいて、前記下部電極
の平面サイズが前記強誘電体薄膜及び前記上部電極の平
面サイズより大きいことを特徴とする。上記構成によれ
ば、下部電極段差部において強誘電体薄膜の存在しない
強誘電体キャパシタを形成することが可能なため、絶縁
破壊電圧が大きく、角型性のよいヒステリシスループ特
性を持つ強誘電体キャパシタを実現することが可能とな
り、良好に動作する単純マトリクス型強誘電体メモリを
実現することが可能となる。
め、本発明の強誘電体メモリは、 （１）メモリセルがマトリクス状に配列され、第１信号
電極と該第１信号電極と交差する方向に配列された第２
信号電極と、少なくとも前記第１信号電極と前記第２信
号電極との交差領域に配置された強誘電体キャパシタよ
り成るメモリセルアレイを有する強誘電体メモリにおい
て、前記強誘電体キャパシタが下部電極及び強誘電体薄
膜及び上部電極により形成され、前記下部電極が前記第
１信号電極となり、前記強誘電体キャパシタ上に層間絶
縁膜が形成され、該層間絶縁膜にスルーホールが形成さ
れ、前記強誘電体キャパシタの上部電極が前記スルーホ
ールを介して前記第２信号電極に接続されることを特徴
とする。上記構成によれば、強誘電体キャパシタの上部
電極を島状に形成することが可能となり、前記上部電極
を第２信号電極に接続することにより、単純マトリクス
型強誘電体メモリを構成することが可能となる。 （２）前記強誘電体キャパシタにおいて、前記下部電極
の平面サイズが前記強誘電体薄膜及び前記上部電極の平
面サイズより大きいことを特徴とする。上記構成によれ
ば、下部電極段差部において強誘電体薄膜の存在しない
強誘電体キャパシタを形成することが可能なため、絶縁
破壊電圧が大きく、角型性のよいヒステリシスループ特
性を持つ強誘電体キャパシタを実現することが可能とな
り、良好に動作する単純マトリクス型強誘電体メモリを
実現することが可能となる。
【０００７】（３）前記強誘電体キャパシタにおいて、
前記上部電極と前記強誘電体薄膜の平面サイズが同じで
あることを特徴とする。上記構成によれば、上部電極端
部からの強誘電体キャパシタ外部への電気力線のはみ出
しを抑えることが可能となり、更に角型性のよいヒステ
リシスループ特性を持つ強誘電体キャパシタを実現する
ことが可能となる。 （４）前記メモリセルアレイの外部において、前記第1
信号電極が前記層間絶縁膜に形成されたスルーホールを
介して前記第２信号電極を形成する金属配線層に接続さ
れることを特徴とする。上記構成によれば、強誘電体キ
ャパシタの下部電極を構成する前記第１信号電極からの
信号取り出しを、これに接続される低抵抗の前記第２信
号電極を形成する金属配線層から行うことが可能とな
り、強誘電体メモリの動作速度を向上させることが可能
となる。
前記上部電極と前記強誘電体薄膜の平面サイズが同じで
あることを特徴とする。上記構成によれば、上部電極端
部からの強誘電体キャパシタ外部への電気力線のはみ出
しを抑えることが可能となり、更に角型性のよいヒステ
リシスループ特性を持つ強誘電体キャパシタを実現する
ことが可能となる。 （４）前記メモリセルアレイの外部において、前記第1
信号電極が前記層間絶縁膜に形成されたスルーホールを
介して前記第２信号電極を形成する金属配線層に接続さ
れることを特徴とする。上記構成によれば、強誘電体キ
ャパシタの下部電極を構成する前記第１信号電極からの
信号取り出しを、これに接続される低抵抗の前記第２信
号電極を形成する金属配線層から行うことが可能とな
り、強誘電体メモリの動作速度を向上させることが可能
となる。
【０００８】また、本発明の強誘電体メモリの製造方法
は、 （５）基体上の全面に下部電極、強誘電体薄膜、上部電
極を形成する工程、前記上部電極をパターニングし、さ
らに同一パターンで前記強誘電体薄膜をパターニングす
る工程、前記下部電極をパターニングし、第１信号電極
を形成する工程、層間絶縁膜を形成し、スルーホールを
形成する工程、金属配線層を形成しパターニングし、前
記第１信号電極からの引き出し配線及び第２信号電極を
形成する工程を有することを特徴とする。上記構成によ
れば、下部電極が前記基体の全面に形成された状態で強
誘電体薄膜を形成することが可能となり、強誘電体薄膜
の形成が容易となる。また、上部電極と強誘電体薄膜を
同一パターンでパターニングすることが可能となり、製
造工程の簡略化が可能となる。また、本発明の別の実施
形態をとる強誘電体メモリは、 （６）メモリセルがマトリクス状に配列され、第１信号
電極と該第１信号電極と交差する方向に配列された第２
信号電極と、少なくとも前記第１信号電極と前記第２信
号電極との交差領域に配置された強誘電体キャパシタよ
り成るメモリセルアレイを有する強誘電体メモリにおい
て、前記強誘電体キャパシタが下部電極及び強誘電体薄
膜及び上部電極により形成され、前記下部電極が前記下
部電極下に形成された絶縁膜に設けられたスルーホール
を介して前記第１信号電極に接続され、前記強誘電体キ
ャパシタ上に層間絶縁膜が形成され、該層間絶縁膜にス
ルーホールが形成され、前記強誘電体キャパシタの上部
電極が前記スルーホールを介して前記第２信号電極に接
続されることを特徴とする。上記構成によれば、前記第
１信号電極の配線抵抗を低抵抗化することが可能なた
め、強誘電体メモリの動作速度を向上させることが可能
となる。
は、 （５）基体上の全面に下部電極、強誘電体薄膜、上部電
極を形成する工程、前記上部電極をパターニングし、さ
らに同一パターンで前記強誘電体薄膜をパターニングす
る工程、前記下部電極をパターニングし、第１信号電極
を形成する工程、層間絶縁膜を形成し、スルーホールを
形成する工程、金属配線層を形成しパターニングし、前
記第１信号電極からの引き出し配線及び第２信号電極を
形成する工程を有することを特徴とする。上記構成によ
れば、下部電極が前記基体の全面に形成された状態で強
誘電体薄膜を形成することが可能となり、強誘電体薄膜
の形成が容易となる。また、上部電極と強誘電体薄膜を
同一パターンでパターニングすることが可能となり、製
造工程の簡略化が可能となる。また、本発明の別の実施
形態をとる強誘電体メモリは、 （６）メモリセルがマトリクス状に配列され、第１信号
電極と該第１信号電極と交差する方向に配列された第２
信号電極と、少なくとも前記第１信号電極と前記第２信
号電極との交差領域に配置された強誘電体キャパシタよ
り成るメモリセルアレイを有する強誘電体メモリにおい
て、前記強誘電体キャパシタが下部電極及び強誘電体薄
膜及び上部電極により形成され、前記下部電極が前記下
部電極下に形成された絶縁膜に設けられたスルーホール
を介して前記第１信号電極に接続され、前記強誘電体キ
ャパシタ上に層間絶縁膜が形成され、該層間絶縁膜にス
ルーホールが形成され、前記強誘電体キャパシタの上部
電極が前記スルーホールを介して前記第２信号電極に接
続されることを特徴とする。上記構成によれば、前記第
１信号電極の配線抵抗を低抵抗化することが可能なた
め、強誘電体メモリの動作速度を向上させることが可能
となる。
【０００９】（７）前記強誘電体キャパシタにおいて、
前記下部電極の平面サイズが前記強誘電体薄膜及び前記
上部電極の平面サイズより大きいことを特徴とする。上
記構成によれば、下部電極段差部において強誘電体薄膜
の存在しない強誘電体キャパシタを形成することが可能
なため、絶縁破壊電圧が大きく、角型性のよいヒステリ
シスループ特性を持つ強誘電体キャパシタを実現するこ
とが可能となり、良好に動作する単純マトリクス型強誘
電体メモリを実現することが可能となる。 （８）前記強誘電体キャパシタにおいて、前記上部電極
と前記強誘電体薄膜の平面サイズが同じであることを特
徴とする。上記構成によれば、上部電極端部からの強誘
電体キャパシタ外部への電気力線のはみ出しを抑えるこ
とが可能となり、更に角型性のよいヒステリシスループ
特性を持つ強誘電体キャパシタを実現することが可能と
なる。
前記下部電極の平面サイズが前記強誘電体薄膜及び前記
上部電極の平面サイズより大きいことを特徴とする。上
記構成によれば、下部電極段差部において強誘電体薄膜
の存在しない強誘電体キャパシタを形成することが可能
なため、絶縁破壊電圧が大きく、角型性のよいヒステリ
シスループ特性を持つ強誘電体キャパシタを実現するこ
とが可能となり、良好に動作する単純マトリクス型強誘
電体メモリを実現することが可能となる。 （８）前記強誘電体キャパシタにおいて、前記上部電極
と前記強誘電体薄膜の平面サイズが同じであることを特
徴とする。上記構成によれば、上部電極端部からの強誘
電体キャパシタ外部への電気力線のはみ出しを抑えるこ
とが可能となり、更に角型性のよいヒステリシスループ
特性を持つ強誘電体キャパシタを実現することが可能と
なる。
【００１０】（９）前記強誘電体キャパシタにおいて、
前記上部電極と前記強誘電体薄膜と前記下部電極の平面
サイズが同じであることを特徴とする。上記構成によれ
ば、下部電極端部からの強誘電体キャパシタ外部への電
気力線のはみ出しを抑えることも可能となり、更に角型
性のよいヒステリシスループ特性を持つ強誘電体キャパ
シタを実現することが可能となる。 （１０）前記メモリセルアレイの外部において、前記第
1信号電極が前記層間絶縁膜に形成されたスルーホール
を介して前記第２信号電極を形成する金属配線層に接続
されることを特徴とする。上記構成によれば、強誘電体
キャパシタの下部電極を構成する前記第１信号電極から
の信号取り出しを、これに接続される低抵抗の前記第２
信号電極から行うことが可能となる。
前記上部電極と前記強誘電体薄膜と前記下部電極の平面
サイズが同じであることを特徴とする。上記構成によれ
ば、下部電極端部からの強誘電体キャパシタ外部への電
気力線のはみ出しを抑えることも可能となり、更に角型
性のよいヒステリシスループ特性を持つ強誘電体キャパ
シタを実現することが可能となる。 （１０）前記メモリセルアレイの外部において、前記第
1信号電極が前記層間絶縁膜に形成されたスルーホール
を介して前記第２信号電極を形成する金属配線層に接続
されることを特徴とする。上記構成によれば、強誘電体
キャパシタの下部電極を構成する前記第１信号電極から
の信号取り出しを、これに接続される低抵抗の前記第２
信号電極から行うことが可能となる。
【００１１】また、本発明の別の実施形態をとる強誘電
体メモリの製造方法は、 （１１）基体上に第１の金属配線層を形成しパターニン
グし、第１信号電極を形成する工程、前記第１信号電極
上に絶縁膜を形成する工程、前記絶縁膜をパターニング
し、前記第１信号電極上にスルーホールを形成する工
程、前記スルーホールの形成された基体の全面に下部電
極、強誘電体薄膜、上部電極を形成する工程、前記上部
電極をパターニングし、さらに同一パターンで前記強誘
電体薄膜をパターニングする工程、さらに同一パターン
で前記下部電極をパターニングする工程、層間絶縁膜を
形成し、スルーホールを形成する工程、金属配線層を形
成しパターニングし、第２信号電極を形成する工程を有
することを特徴とする。上記構成によれば、下部電極が
前記基体の全面に形成された状態で強誘電体薄膜を形成
することが可能となり、強誘電体薄膜の形成が容易とな
る。また、上部電極と強誘電体薄膜と下部電極を同一パ
ターンでパターニングすることが可能となり、製造工程
の簡略化が可能となる。 （１２）前記第２信号電極を形成する工程と同時に前記
第１信号電極からの引き出し配線を形成することを特徴
とする。上記構成によれば、強誘電体キャパシタの下部
電極を構成する前記第１信号電極からの信号取り出し
を、これに接続される低抵抗の前記第２信号電極を形成
する金属配線層から行うことが可能となる。
体メモリの製造方法は、 （１１）基体上に第１の金属配線層を形成しパターニン
グし、第１信号電極を形成する工程、前記第１信号電極
上に絶縁膜を形成する工程、前記絶縁膜をパターニング
し、前記第１信号電極上にスルーホールを形成する工
程、前記スルーホールの形成された基体の全面に下部電
極、強誘電体薄膜、上部電極を形成する工程、前記上部
電極をパターニングし、さらに同一パターンで前記強誘
電体薄膜をパターニングする工程、さらに同一パターン
で前記下部電極をパターニングする工程、層間絶縁膜を
形成し、スルーホールを形成する工程、金属配線層を形
成しパターニングし、第２信号電極を形成する工程を有
することを特徴とする。上記構成によれば、下部電極が
前記基体の全面に形成された状態で強誘電体薄膜を形成
することが可能となり、強誘電体薄膜の形成が容易とな
る。また、上部電極と強誘電体薄膜と下部電極を同一パ
ターンでパターニングすることが可能となり、製造工程
の簡略化が可能となる。 （１２）前記第２信号電極を形成する工程と同時に前記
第１信号電極からの引き出し配線を形成することを特徴
とする。上記構成によれば、強誘電体キャパシタの下部
電極を構成する前記第１信号電極からの信号取り出し
を、これに接続される低抵抗の前記第２信号電極を形成
する金属配線層から行うことが可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。
面を参照しながら説明する。
【００１３】（実施例１）図１は、本発明の実施例にお
ける、強誘電体メモリの平面図である。同図において、
１０１はメモリセルアレイ、１０２は下部電極による第
１信号電極、１０３は第２信号電極である。１０４は上
部電極であり、この下に同一パターンで強誘電体薄膜が
形成されている。この強誘電体薄膜と下部電極１０２及
び上部電極１０４により、強誘電体キャパシタが形成さ
れる。この強誘電体キャパシタをアレイ状に配列するこ
とにより、単純マトリクス型メモリセルアレイ１０１が
形成される。１０５はスルーホールである。１０６は、
前記第２信号電極１０３を形成する金属配線層であり、
第１信号電極１０２への電気信号の供給等を行うもので
ある。
ける、強誘電体メモリの平面図である。同図において、
１０１はメモリセルアレイ、１０２は下部電極による第
１信号電極、１０３は第２信号電極である。１０４は上
部電極であり、この下に同一パターンで強誘電体薄膜が
形成されている。この強誘電体薄膜と下部電極１０２及
び上部電極１０４により、強誘電体キャパシタが形成さ
れる。この強誘電体キャパシタをアレイ状に配列するこ
とにより、単純マトリクス型メモリセルアレイ１０１が
形成される。１０５はスルーホールである。１０６は、
前記第２信号電極１０３を形成する金属配線層であり、
第１信号電極１０２への電気信号の供給等を行うもので
ある。
【００１４】図２（ａ）、（ｂ）は、本発明の実施例に
おける、強誘電体メモリセルの製造工程順の断面図であ
る。任意の基体２０１上に、下部電極１０２、強誘電体
薄膜２０２、上部電極１０４を形成し、さらに上部電極
１０４をパターニングし、同一パターンで強誘電体薄膜
２０２をパターニングし、下部電極１０２をパターニン
グして第１信号電極を形成し、同図（ａ）に示す断面図
となる。ここで、基体２０１はＳｉＯ２付き単結晶Ｓｉ
基板、ガラス基板、さらにはＭＯＳトランジスタによる
周辺回路が形成された単結晶Ｓｉ基板等を用いてよい。
下部電極１０２として、Ｐｔ等の金属材料をスパッタリ
ング法にて形成し用いればよい。下部電極１０２と基体
２０１間の密着力を向上させるため、この間にＴｉＯｘ
等の材料を密着層として挿入してもよい。強誘電体薄膜
２０２としては、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、Ｐ
ＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）、ＢＩＴ（Ｂｉ４Ｔ
ｉ３Ｏ１２）や、これらに添加物を加えたものを溶液塗
布法等で形成して用いればよい。上部電極１０４として
は、Ｐｔ等の金属材料をスパッタリング法にて形成し用
いればよく、また、下部電極の場合同様密着層を挿入し
てもよい。上部電極１０４及び強誘電体２０２のパター
ニングは連続してＲＩＥ法等にて行えばよく、また、下
部電極１０２のパターニングも同様にＲＩＥ法にて行え
ばよい。
おける、強誘電体メモリセルの製造工程順の断面図であ
る。任意の基体２０１上に、下部電極１０２、強誘電体
薄膜２０２、上部電極１０４を形成し、さらに上部電極
１０４をパターニングし、同一パターンで強誘電体薄膜
２０２をパターニングし、下部電極１０２をパターニン
グして第１信号電極を形成し、同図（ａ）に示す断面図
となる。ここで、基体２０１はＳｉＯ２付き単結晶Ｓｉ
基板、ガラス基板、さらにはＭＯＳトランジスタによる
周辺回路が形成された単結晶Ｓｉ基板等を用いてよい。
下部電極１０２として、Ｐｔ等の金属材料をスパッタリ
ング法にて形成し用いればよい。下部電極１０２と基体
２０１間の密着力を向上させるため、この間にＴｉＯｘ
等の材料を密着層として挿入してもよい。強誘電体薄膜
２０２としては、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、Ｐ
ＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）、ＢＩＴ（Ｂｉ４Ｔ
ｉ３Ｏ１２）や、これらに添加物を加えたものを溶液塗
布法等で形成して用いればよい。上部電極１０４として
は、Ｐｔ等の金属材料をスパッタリング法にて形成し用
いればよく、また、下部電極の場合同様密着層を挿入し
てもよい。上部電極１０４及び強誘電体２０２のパター
ニングは連続してＲＩＥ法等にて行えばよく、また、下
部電極１０２のパターニングも同様にＲＩＥ法にて行え
ばよい。
【００１５】その後、層間絶縁膜２０３を形成し、該層
間絶縁膜２０３にスルーホールを形成し、第２信号電極
１０３を形成する金属配線層を形成し、該金属配線層の
パターニングを行い、同図（ｂ）に示す断面図となる。
層間絶縁膜２０３にはＳｉＯ ２等の材料をＣＶＤ法等に
て形成して用いればよい。また、水素バリア層として、
Ａｌ２Ｏ３、ＴａＯｘ等の材料をスパッタリング法等に
て形成し、層間絶縁膜２０３の上部または下部またはそ
の両方に挿入してよい。第２信号電極１０３を形成する
金属配線層としては、例えばＡｌを主成分とする合金を
スパッタリング法等で形成すればよく、その後ＲＩＥ法
等でパターニングして第２信号電極１０３を形成すれば
よい。この時、Ａｌを主成分とする合金の上部または下
部またはその両方にＴｉＮ等の反応防止層または反射防
止層を挿入してもよい。
間絶縁膜２０３にスルーホールを形成し、第２信号電極
１０３を形成する金属配線層を形成し、該金属配線層の
パターニングを行い、同図（ｂ）に示す断面図となる。
層間絶縁膜２０３にはＳｉＯ ２等の材料をＣＶＤ法等に
て形成して用いればよい。また、水素バリア層として、
Ａｌ２Ｏ３、ＴａＯｘ等の材料をスパッタリング法等に
て形成し、層間絶縁膜２０３の上部または下部またはそ
の両方に挿入してよい。第２信号電極１０３を形成する
金属配線層としては、例えばＡｌを主成分とする合金を
スパッタリング法等で形成すればよく、その後ＲＩＥ法
等でパターニングして第２信号電極１０３を形成すれば
よい。この時、Ａｌを主成分とする合金の上部または下
部またはその両方にＴｉＮ等の反応防止層または反射防
止層を挿入してもよい。
【００１６】図３は、本発明の実施例における、単純マ
トリクスにより構成されるメモリセルを配列した強誘電
体メモリの構成を示した平面図である。同図において、
３０１乃至３０３は所定の数配列されたワード線であ
り、３０４乃至３０６は所定の数配列されたビット線で
ある。ワード線３０１乃至３０３が第１信号電極１０２
または第２信号電極１０３により形成され、ビット線３
０４乃至３０６が第２信号電極１０３または第１信号電
極１０２により形成される。このワード線とビット線の
交点に強誘電体キャパシタが形成され、単純マトリクス
型メモリセルアレイを構成している。この、強誘電体キ
ャパシタの単純マトリクスにより構成されるメモリセル
を配列した強誘電体メモリにおいて、ワード線とビット
線の交点に形成される強誘電体キャパシタへの書き込み
と読み出しは、図示しない周辺の駆動回路や読み出し用
の増幅回路等（これらを周辺回路と称す）により行う。
この周辺回路は、メモリセルアレイと別の基板上にＭＯ
Ｓトランジスタにより形成して、ワード線及びビット線
に接続するようにしてもよいが、基体２０１に単結晶シ
リコン基板を用いることにより、周辺回路をメモリセル
アレイと同一基板上に集積化することも可能である。
トリクスにより構成されるメモリセルを配列した強誘電
体メモリの構成を示した平面図である。同図において、
３０１乃至３０３は所定の数配列されたワード線であ
り、３０４乃至３０６は所定の数配列されたビット線で
ある。ワード線３０１乃至３０３が第１信号電極１０２
または第２信号電極１０３により形成され、ビット線３
０４乃至３０６が第２信号電極１０３または第１信号電
極１０２により形成される。このワード線とビット線の
交点に強誘電体キャパシタが形成され、単純マトリクス
型メモリセルアレイを構成している。この、強誘電体キ
ャパシタの単純マトリクスにより構成されるメモリセル
を配列した強誘電体メモリにおいて、ワード線とビット
線の交点に形成される強誘電体キャパシタへの書き込み
と読み出しは、図示しない周辺の駆動回路や読み出し用
の増幅回路等（これらを周辺回路と称す）により行う。
この周辺回路は、メモリセルアレイと別の基板上にＭＯ
Ｓトランジスタにより形成して、ワード線及びビット線
に接続するようにしてもよいが、基体２０１に単結晶シ
リコン基板を用いることにより、周辺回路をメモリセル
アレイと同一基板上に集積化することも可能である。
【００１７】以上の実施例においては、平行平板型の強
誘電体キャパシタを用いて単純マトリクス型の強誘電体
メモリを構成することが可能である。このため、絶縁破
壊耐圧が大きくヒステリシスループの角型性が良好な強
誘電体キャパシタを用いて、強誘電体メモリを構成する
ことが可能となり、良好に動作する単純マトリクス型強
誘電体メモリを実現することができる。また、上部電極
１０４と強誘電体薄膜２０２の平面サイズを同じにする
ことにより、上部電極端部から強誘電体キャパシタ外部
への電気力線のはみ出しを抑えることが可能となり、さ
らに角型性のよいヒステリシスループ特性を持つ強誘電
体キャパシタを実現することが可能となる。また、メモ
リセルアレイ１０１の外部において、第１信号電極１０
２が層間絶縁膜２０３に形成されたスルーホール１０５
を介して第２信号電極を形成する金属配線層１０６に接
続されることにより、強誘電体キャパシタの下部電極を
構成する前記第１信号電極１０２からの信号取り出し
を、これに接続される低抵抗の前記第２信号電極を形成
する金属配線層１０６から行うことが可能となり、強誘
電体メモリの動作速度を向上させることが可能となる。
また、以上述べた製造方法を用いることにより、下部電
極１０２が基体２０１の全面に形成された状態で強誘電
体薄膜２０２を形成することが可能となり、強誘電体薄
膜２０２の形成が容易となる。
誘電体キャパシタを用いて単純マトリクス型の強誘電体
メモリを構成することが可能である。このため、絶縁破
壊耐圧が大きくヒステリシスループの角型性が良好な強
誘電体キャパシタを用いて、強誘電体メモリを構成する
ことが可能となり、良好に動作する単純マトリクス型強
誘電体メモリを実現することができる。また、上部電極
１０４と強誘電体薄膜２０２の平面サイズを同じにする
ことにより、上部電極端部から強誘電体キャパシタ外部
への電気力線のはみ出しを抑えることが可能となり、さ
らに角型性のよいヒステリシスループ特性を持つ強誘電
体キャパシタを実現することが可能となる。また、メモ
リセルアレイ１０１の外部において、第１信号電極１０
２が層間絶縁膜２０３に形成されたスルーホール１０５
を介して第２信号電極を形成する金属配線層１０６に接
続されることにより、強誘電体キャパシタの下部電極を
構成する前記第１信号電極１０２からの信号取り出し
を、これに接続される低抵抗の前記第２信号電極を形成
する金属配線層１０６から行うことが可能となり、強誘
電体メモリの動作速度を向上させることが可能となる。
また、以上述べた製造方法を用いることにより、下部電
極１０２が基体２０１の全面に形成された状態で強誘電
体薄膜２０２を形成することが可能となり、強誘電体薄
膜２０２の形成が容易となる。
【００１８】（実施例２）図４は、本発明の実施例にお
ける、下部電極が該下部電極下に形成された絶縁膜に設
けられたスルーホールを介して第１信号電極に接続され
た強誘電体メモリの一例を示す平面図である。同図にお
いて、４０１はメモリセルアレイ、４０２は第１信号電
極、４０３は第２信号電極である。４０４は上部電極で
あり、この下に同一パターンで強誘電体薄膜及び下部電
極が形成されている。この強誘電体薄膜と下部電極及び
上部電極４０４により、強誘電体キャパシタが形成され
る。この強誘電体キャパシタをアレイ状に配列すること
により、単純マトリクス型メモリセルアレイ４０１が形
成される。１０６は、前記第２信号電極１０３を形成す
る金属配線層であり、第１信号電極１０２への電気信号
の供給等を行うものである。４０５はスルーホールであ
り、下部電極下の絶縁膜及び上部電極上の層間絶縁膜に
形成されている。また、同図には図示していないが、
（実施例１）と同様メモリセルアレイ４０１の外部にお
いて、第１信号電極４０２が層間絶縁膜に形成されたス
ルーホールを介して前記第２信号電極を形成する金属配
線層に接続される構成とすることも可能である。
ける、下部電極が該下部電極下に形成された絶縁膜に設
けられたスルーホールを介して第１信号電極に接続され
た強誘電体メモリの一例を示す平面図である。同図にお
いて、４０１はメモリセルアレイ、４０２は第１信号電
極、４０３は第２信号電極である。４０４は上部電極で
あり、この下に同一パターンで強誘電体薄膜及び下部電
極が形成されている。この強誘電体薄膜と下部電極及び
上部電極４０４により、強誘電体キャパシタが形成され
る。この強誘電体キャパシタをアレイ状に配列すること
により、単純マトリクス型メモリセルアレイ４０１が形
成される。１０６は、前記第２信号電極１０３を形成す
る金属配線層であり、第１信号電極１０２への電気信号
の供給等を行うものである。４０５はスルーホールであ
り、下部電極下の絶縁膜及び上部電極上の層間絶縁膜に
形成されている。また、同図には図示していないが、
（実施例１）と同様メモリセルアレイ４０１の外部にお
いて、第１信号電極４０２が層間絶縁膜に形成されたス
ルーホールを介して前記第２信号電極を形成する金属配
線層に接続される構成とすることも可能である。
【００１９】図５（ａ）、（ｂ）は、本発明の実施例に
おける、下部電極が該下部電極下に形成された絶縁膜に
設けられたスルーホールを介して第１信号電極に接続さ
れた強誘電体メモリの強誘電体メモリセルの製造工程順
の断面図である。
おける、下部電極が該下部電極下に形成された絶縁膜に
設けられたスルーホールを介して第１信号電極に接続さ
れた強誘電体メモリの強誘電体メモリセルの製造工程順
の断面図である。
【００２０】任意の基体２０１上に、第１信号電極４０
２を形成しパターニングし、絶縁膜５０１を形成しスル
ーホールを形成し、下部電極１０２、強誘電体薄膜２０
２、上部電極１０４を形成し、同図（ａ）に示す断面図
となる。ここで、基体２０１はＳｉＯ２付き単結晶Ｓｉ
基板、ガラス基板、さらにはＭＯＳトランジスタによる
周辺回路が形成された単結晶Ｓｉ基板等を用いてよい。
第１信号電極４０２としては、Ｍｏ、Ｗ、Ｃｕ等の高融
点金属材料をＣＶＤ法やスパッタリング法等にて形成
し、ＲＩＥ法等にてパターニングを行い、用いればよ
い。絶縁膜５０１としては、ＳｉＯ２等の材料をＣＶＤ
法等にて形成して用いればよい。下部電極１０２とし
て、Ｐｔ等の金属材料をスパッタリング法にて形成し用
いればよい。また、第１信号電極４０２上のスルーホー
ルを充填するため、下部電極１０２との間にＷ等の材料
でプラグを形成してもよい。強誘電体薄膜２０２として
は、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（ＰｂＺ
ｒ１−ｘＴｉｘＯ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）
や、これらに添加物を加えたものを溶液塗布法等で形成
して用いればよい。上部電極１０４としては、Ｐｔ等の
金属材料をスパッタリング法にて形成し用いればよく、
また、強誘電体薄膜２０２との間に密着層を挿入しても
よい。
２を形成しパターニングし、絶縁膜５０１を形成しスル
ーホールを形成し、下部電極１０２、強誘電体薄膜２０
２、上部電極１０４を形成し、同図（ａ）に示す断面図
となる。ここで、基体２０１はＳｉＯ２付き単結晶Ｓｉ
基板、ガラス基板、さらにはＭＯＳトランジスタによる
周辺回路が形成された単結晶Ｓｉ基板等を用いてよい。
第１信号電極４０２としては、Ｍｏ、Ｗ、Ｃｕ等の高融
点金属材料をＣＶＤ法やスパッタリング法等にて形成
し、ＲＩＥ法等にてパターニングを行い、用いればよ
い。絶縁膜５０１としては、ＳｉＯ２等の材料をＣＶＤ
法等にて形成して用いればよい。下部電極１０２とし
て、Ｐｔ等の金属材料をスパッタリング法にて形成し用
いればよい。また、第１信号電極４０２上のスルーホー
ルを充填するため、下部電極１０２との間にＷ等の材料
でプラグを形成してもよい。強誘電体薄膜２０２として
は、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（ＰｂＺ
ｒ１−ｘＴｉｘＯ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）
や、これらに添加物を加えたものを溶液塗布法等で形成
して用いればよい。上部電極１０４としては、Ｐｔ等の
金属材料をスパッタリング法にて形成し用いればよく、
また、強誘電体薄膜２０２との間に密着層を挿入しても
よい。
【００２１】さらに上部電極１０４をパターニングし、
同一パターンで強誘電体薄膜２０２及び下部電極１０２
をパターニングし、層間絶縁膜２０３を形成し、該層間
絶縁膜２０３にスルーホールを形成し、第２信号電極４
０３を形成する金属配線層を形成し、該金属配線層のパ
ターニングを行い、同図（ｂ）に示す断面図となる。上
部電極１０４及び強誘電体２０２及び下部電極１０２の
パターニングは連続してＲＩＥ法等にて行えばよい。層
間絶縁膜２０３にはＳｉＯ２等の材料をＣＶＤ法等にて
形成して用いればよい。また、水素バリア層として、Ａ
ｌ２Ｏ３、ＴａＯｘ等の材料をスパッタリング法等にて
形成し、層間絶縁膜２０３の上部または下部またはその
両方に挿入してよい。第２信号電極１０３を形成する金
属配線層としては、例えばＡｌを主成分とする合金をス
パッタリング法等で形成すればよく、その後ＲＩＥ法等
でパターニングして第２信号電極４０３を形成すればよ
い。この時、Ａｌを主成分とする合金の上部または下部
またはその両方にＴｉＮ等の反応防止層または反射防止
層を挿入してもよい。
同一パターンで強誘電体薄膜２０２及び下部電極１０２
をパターニングし、層間絶縁膜２０３を形成し、該層間
絶縁膜２０３にスルーホールを形成し、第２信号電極４
０３を形成する金属配線層を形成し、該金属配線層のパ
ターニングを行い、同図（ｂ）に示す断面図となる。上
部電極１０４及び強誘電体２０２及び下部電極１０２の
パターニングは連続してＲＩＥ法等にて行えばよい。層
間絶縁膜２０３にはＳｉＯ２等の材料をＣＶＤ法等にて
形成して用いればよい。また、水素バリア層として、Ａ
ｌ２Ｏ３、ＴａＯｘ等の材料をスパッタリング法等にて
形成し、層間絶縁膜２０３の上部または下部またはその
両方に挿入してよい。第２信号電極１０３を形成する金
属配線層としては、例えばＡｌを主成分とする合金をス
パッタリング法等で形成すればよく、その後ＲＩＥ法等
でパターニングして第２信号電極４０３を形成すればよ
い。この時、Ａｌを主成分とする合金の上部または下部
またはその両方にＴｉＮ等の反応防止層または反射防止
層を挿入してもよい。
【００２２】以上の実施例においては、平行平板型の強
誘電体キャパシタを用いて単純マトリクス型の強誘電体
メモリを構成することが可能である。このため、絶縁破
壊耐圧が大きくヒステリシスループの角型性が良好な強
誘電体キャパシタを用いて、強誘電体メモリを構成する
ことが可能となり、良好に動作する単純マトリクス型強
誘電体メモリを実現することができる。さらに、下部電
極１０２を第１信号電極４０２にスルーホールを介して
接続する構成とすることにより、第１信号電極４０２の
低抵抗化を図ることが可能となり、強誘電体メモリの動
作速度を向上させることが可能となる。また、上部電極
１０４と強誘電体薄膜２０２の平面サイズを同じにする
ことにより、上部電極端部から強誘電体キャパシタ外部
への電気力線のはみ出しを抑えることが可能となり、さ
らに角型性のよいヒステリシスループ特性を持つ強誘電
体キャパシタを実現することが可能となる。さらに、上
部電極１０４と強誘電体薄膜２０２と下部電極１０２の
平面サイズを同じにすることにより、下部電極端部から
強誘電体キャパシタ外部への電気力線のはみ出しを抑え
ることも可能となり、さらに角型性のよいヒステリシス
ループを持つ強誘電体キャパシタを実現することが可能
となる。また、メモリセルアレイ４０１の外部におい
て、第１信号電極４０２が層間絶縁膜２０３に形成され
たスルーホール１０５を介して第２信号電極を形成する
金属配線層に接続されることにより、前記第１信号電極
１０２からの信号取り出しを、これに接続される低抵抗
の前記第２信号電極を形成する金属配線層１０６から行
うことが可能となり、強誘電体メモリの動作速度を向上
させることが可能となる。
誘電体キャパシタを用いて単純マトリクス型の強誘電体
メモリを構成することが可能である。このため、絶縁破
壊耐圧が大きくヒステリシスループの角型性が良好な強
誘電体キャパシタを用いて、強誘電体メモリを構成する
ことが可能となり、良好に動作する単純マトリクス型強
誘電体メモリを実現することができる。さらに、下部電
極１０２を第１信号電極４０２にスルーホールを介して
接続する構成とすることにより、第１信号電極４０２の
低抵抗化を図ることが可能となり、強誘電体メモリの動
作速度を向上させることが可能となる。また、上部電極
１０４と強誘電体薄膜２０２の平面サイズを同じにする
ことにより、上部電極端部から強誘電体キャパシタ外部
への電気力線のはみ出しを抑えることが可能となり、さ
らに角型性のよいヒステリシスループ特性を持つ強誘電
体キャパシタを実現することが可能となる。さらに、上
部電極１０４と強誘電体薄膜２０２と下部電極１０２の
平面サイズを同じにすることにより、下部電極端部から
強誘電体キャパシタ外部への電気力線のはみ出しを抑え
ることも可能となり、さらに角型性のよいヒステリシス
ループを持つ強誘電体キャパシタを実現することが可能
となる。また、メモリセルアレイ４０１の外部におい
て、第１信号電極４０２が層間絶縁膜２０３に形成され
たスルーホール１０５を介して第２信号電極を形成する
金属配線層に接続されることにより、前記第１信号電極
１０２からの信号取り出しを、これに接続される低抵抗
の前記第２信号電極を形成する金属配線層１０６から行
うことが可能となり、強誘電体メモリの動作速度を向上
させることが可能となる。
【００２３】また、以上述べた製造方法を用いることに
より、下部電極１０２が基体２０１の全面に形成された
状態で強誘電体薄膜２０２を形成することが可能とな
り、強誘電体薄膜２０２の形成が容易となる。
より、下部電極１０２が基体２０１の全面に形成された
状態で強誘電体薄膜２０２を形成することが可能とな
り、強誘電体薄膜２０２の形成が容易となる。
【００２４】
【発明の効果】以上述べたごとく、本発明の強誘電体メ
モリは、平行平板型の強誘電体キャパシタを用いて単純
マトリクス型の強誘電体メモリを構成することが可能で
あるため、絶縁破壊耐圧が大きくヒステリシスループの
角型性が良好な強誘電体キャパシタを用いて、強誘電体
メモリを構成することが可能となり、良好に動作する単
純マトリクス型強誘電体メモリを実現することができ
る。また、上部電極１０４と強誘電体薄膜２０２の平面
サイズを同じにすることにより、上部電極端部から強誘
電体キャパシタ外部への電気力線のはみ出しを抑えるこ
とが可能となり、さらに角型性のよいヒステリシスルー
プ特性を持つ強誘電体キャパシタを実現することが可能
となる。また、以上述べた製造方法を用いることによ
り、下部電極１０２が基体２０１の全面に形成された状
態で強誘電体薄膜２０２を形成することが可能となり、
強誘電体薄膜２０２の形成が容易となる。
モリは、平行平板型の強誘電体キャパシタを用いて単純
マトリクス型の強誘電体メモリを構成することが可能で
あるため、絶縁破壊耐圧が大きくヒステリシスループの
角型性が良好な強誘電体キャパシタを用いて、強誘電体
メモリを構成することが可能となり、良好に動作する単
純マトリクス型強誘電体メモリを実現することができ
る。また、上部電極１０４と強誘電体薄膜２０２の平面
サイズを同じにすることにより、上部電極端部から強誘
電体キャパシタ外部への電気力線のはみ出しを抑えるこ
とが可能となり、さらに角型性のよいヒステリシスルー
プ特性を持つ強誘電体キャパシタを実現することが可能
となる。また、以上述べた製造方法を用いることによ
り、下部電極１０２が基体２０１の全面に形成された状
態で強誘電体薄膜２０２を形成することが可能となり、
強誘電体薄膜２０２の形成が容易となる。
【図１】 本発明の実施例における、強誘電体メモリの
平面図。
平面図。
【図２】 本発明の実施例における、強誘電体メモリセ
ルの製造工程順の断面図。同図（ａ）は下部電極パター
ニング工程終了時、同図（ｂ）は第２信号電極を形成す
る金属配線層のパターニング工程終了時の断面図。
ルの製造工程順の断面図。同図（ａ）は下部電極パター
ニング工程終了時、同図（ｂ）は第２信号電極を形成す
る金属配線層のパターニング工程終了時の断面図。
【図３】 本発明の実施例における、単純マトリクスに
より構成されるメモリセルを配列した強誘電体メモリの
構成を示した平面図。
より構成されるメモリセルを配列した強誘電体メモリの
構成を示した平面図。
【図４】 本発明の実施例における、下部電極が該下部
電極下に形成された絶縁膜に設けられたスルーホールを
介して第１信号電極に接続された強誘電体メモリの一例
を示す平面図。
電極下に形成された絶縁膜に設けられたスルーホールを
介して第１信号電極に接続された強誘電体メモリの一例
を示す平面図。
【図５】 本発明の実施例における、下部電極が該下部
電極下に形成された絶縁膜に設けられたスルーホールを
介して第１信号電極に接続された強誘電体メモリの強誘
電体メモリセルの製造工程順の断面図。同図（ａ）は上
部電極１０４の形成工程終了時、同図（ｂ）は第２信号
電極４０３を形成する金属配線層のパターニング工程終
了時の断面図。
電極下に形成された絶縁膜に設けられたスルーホールを
介して第１信号電極に接続された強誘電体メモリの強誘
電体メモリセルの製造工程順の断面図。同図（ａ）は上
部電極１０４の形成工程終了時、同図（ｂ）は第２信号
電極４０３を形成する金属配線層のパターニング工程終
了時の断面図。
１０１…メモリセルアレイ
１０２…下部電極による第１信号電極
１０３…第２信号電極
１０４…上部電極
１０５…スルーホール
１０６…第２信号電極１０３を形成する金属配線層
Claims (12)
- 【請求項１】 メモリセルがマトリクス状に配列され、
第１信号電極と該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体キャ
パシタより成るメモリセルアレイを有する強誘電体メモ
リにおいて、前記強誘電体キャパシタが下部電極及び強
誘電体薄膜及び上部電極により形成され、前記下部電極
が前記第１信号電極となり、前記強誘電体キャパシタ上
に層間絶縁膜が形成され、該層間絶縁膜にスルーホール
が形成され、前記強誘電体キャパシタの上部電極が前記
スルーホールを介して前記第２信号電極に接続されるこ
とを特徴とする、強誘電体メモリ。 - 【請求項２】 前記強誘電体キャパシタにおいて、前記
下部電極の平面サイズが前記強誘電体薄膜及び前記上部
電極の平面サイズより大きいことを特徴とする、請求項
１記載の強誘電体メモリ。 - 【請求項３】 前記強誘電体キャパシタにおいて、前記
上部電極と前記強誘電体薄膜の平面サイズが同じである
ことを特徴とする、請求項１または２記載の強誘電体メ
モリ。 - 【請求項４】 前記メモリセルアレイの外部において、
前記第1信号電極が前記層間絶縁膜に形成されたスルー
ホールを介して前記第２信号電極を形成する金属配線層
に接続されることを特徴とする、請求項１記載の強誘電
体メモリ。 - 【請求項５】 基体上の全面に下部電極、強誘電体薄
膜、上部電極を形成する工程、前記上部電極をパターニ
ングし、さらに同一パターンで前記強誘電体薄膜をパタ
ーニングする工程、前記下部電極をパターニングし、第
１信号電極を形成する工程、層間絶縁膜を形成し、スル
ーホールを形成する工程、金属配線層を形成しパターニ
ングし、前記第１信号電極からの引き出し配線及び第２
信号電極を形成する工程を有することを特徴とする、強
誘電体メモリの製造方法。 - 【請求項６】 メモリセルがマトリクス状に配列され、
第１信号電極と該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体キャ
パシタより成るメモリセルアレイを有する強誘電体メモ
リにおいて、前記強誘電体キャパシタが下部電極及び強
誘電体薄膜及び上部電極により形成され、前記下部電極
が前記下部電極下に形成された絶縁膜に設けられたスル
ーホールを介して前記第１信号電極に接続され、前記強
誘電体キャパシタ上に層間絶縁膜が形成され、該層間絶
縁膜にスルーホールが形成され、前記強誘電体キャパシ
タの上部電極が前記スルーホールを介して前記第２信号
電極に接続されることを特徴とする、強誘電体メモリ。 - 【請求項７】 前記強誘電体キャパシタにおいて、前記
下部電極の平面サイズが前記強誘電体薄膜及び前記上部
電極の平面サイズより大きいことを特徴とする、請求項
６記載の強誘電体メモリ。 - 【請求項８】 前記強誘電体キャパシタにおいて、前記
上部電極と前記強誘電体薄膜の平面サイズが同じである
ことを特徴とする、請求項６または７記載の強誘電体メ
モリ。 - 【請求項９】 前記強誘電体キャパシタにおいて、前記
上部電極と前記強誘電体薄膜と前記下部電極の平面サイ
ズが同じであることを特徴とする、請求項６記載の強誘
電体メモリ。 - 【請求項１０】 前記メモリセルアレイの外部におい
て、前記第1信号電極が前記層間絶縁膜に形成されたス
ルーホールを介して前記第２信号電極を形成する金属配
線層に接続されることを特徴とする、請求項６記載の強
誘電体メモリ。 - 【請求項１１】 基体上に第１の金属配線層を形成しパ
ターニングし、第１信号電極を形成する工程、前記第１
信号電極上に絶縁膜を形成する工程、前記絶縁膜をパタ
ーニングし、前記第１信号電極上にスルーホールを形成
する工程、前記スルーホールの形成された基体の全面に
下部電極、強誘電体薄膜、上部電極を形成する工程、前
記上部電極をパターニングし、さらに同一パターンで前
記強誘電体薄膜をパターニングする工程、さらに同一パ
ターンで前記下部電極をパターニングする工程、層間絶
縁膜を形成し、スルーホールを形成する工程、金属配線
層を形成しパターニングし、第２信号電極を形成する工
程を有することを特徴とする、強誘電体メモリの製造方
法。 - 【請求項１２】 前記第２信号電極を形成する工程と同
時に前記第１信号電極からの引き出し配線を形成するこ
とを特徴とする、請求項１１記載の強誘電体メモリの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354722A JP2003158244A (ja) | 2001-11-20 | 2001-11-20 | 強誘電体メモリ及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354722A JP2003158244A (ja) | 2001-11-20 | 2001-11-20 | 強誘電体メモリ及びその製造方法 |
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|---|---|
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| JP2001354722A Withdrawn JP2003158244A (ja) | 2001-11-20 | 2001-11-20 | 強誘電体メモリ及びその製造方法 |
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|---|---|
| JP (1) | JP2003158244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10916654B2 (en) | 2019-03-20 | 2021-02-09 | Toshiba Memory Corporation | Semiconductor memory device |
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- 2001-11-20 JP JP2001354722A patent/JP2003158244A/ja not_active Withdrawn
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