TW201810662A - 間斷帶隙接點 - Google Patents

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Abstract

層間膜係沉積在基板上的裝置層上。接觸層係沉積在該層間膜上。該層間膜具有對於該裝置層的間斷帶隙對準，以減少該接觸層對於該裝置層的接觸電阻。

Description

間斷帶隙接點
本文所述的實施例關於電子裝置製造領域，特別是關於電子裝置接點。
通常，例如電晶體、二極體、電阻器、電容器和其它被動和主動電子裝置之電子裝置的製造關於形成至半導體材料的接點以在裝置和外部電路之間的兩個方向導電。通常，形成至半導體的接點關於沉積仔細選擇成分的薄金屬膜，接著可能進行退火以改變半導體-金屬鍵。
目前，實際上不可能獲得對於n型鍺的低電阻歐姆接點。目前，對於n型鍺的接點具有基本上高於對於矽的接點之電阻。高電阻接點防止裝置和外部電路之間的電荷流動。高電阻接點影響裝置的效能和可靠性。
100‧‧‧電子裝置結構
101‧‧‧基板
102‧‧‧裝置層
103‧‧‧層間膜
104‧‧‧接觸層
110‧‧‧視圖
120‧‧‧視圖
200‧‧‧視圖
201‧‧‧裝置層
202‧‧‧層間膜
203‧‧‧介面
204‧‧‧傳導能量帶Ec1
205‧‧‧價能量帶Ev1
206‧‧‧價能量帶Ev2
207‧‧‧傳導能量帶Ec2
208‧‧‧帶隙Eg1
209‧‧‧帶隙Eg2
211‧‧‧電流載子
300‧‧‧視圖
301‧‧‧接觸層
303‧‧‧電流載子
305‧‧‧費米能級
400‧‧‧橫截面圖
401‧‧‧基板
402‧‧‧絕緣層
403‧‧‧緩衝層
404‧‧‧裝置層
405‧‧‧閘極介電層
406‧‧‧閘極電極層
407‧‧‧源極區
408‧‧‧汲極區
409‧‧‧層間膜
410‧‧‧橫截面圖
411‧‧‧接觸層
412‧‧‧層間膜
413‧‧‧接觸層
415‧‧‧通道區
500‧‧‧電子裝置結構
501‧‧‧寬度
502‧‧‧高度
503‧‧‧長度
504‧‧‧頂部
505‧‧‧頂部
600‧‧‧中介層
602‧‧‧第一基板
604‧‧‧第二基板
606‧‧‧球閘陣列(BGA)
608‧‧‧金屬互連
610‧‧‧通孔
612‧‧‧穿透矽通孔(TSV)
614‧‧‧嵌入式裝置
700‧‧‧計算裝置
702‧‧‧積體電路晶粒
704‧‧‧處理器
706‧‧‧晶粒上記憶體
708‧‧‧通訊晶片
710‧‧‧揮發性記憶體
712‧‧‧非揮發性記憶體
714‧‧‧圖形處理單元
716‧‧‧數位訊號處理器
720‧‧‧晶片組
722‧‧‧天線
724‧‧‧觸控螢幕顯示器
726‧‧‧觸控螢幕顯示器控制器
728‧‧‧電池
730‧‧‧羅盤
732‧‧‧運動協同處理器或感測器
734‧‧‧揚聲器
736‧‧‧相機
738‧‧‧用戶輸入裝置
740‧‧‧大容量儲存裝置
742‧‧‧加密處理器
744‧‧‧全球定位系統(GPS)裝置
本發明的實施例可以藉由參考用於說明本發 明的實施例的以下描述和附圖來最好地理解。在圖中：圖1A是根據一個實施例用以提供間斷帶隙接點的電子裝置結構的截面圖。
圖1B是根據一個實施例，在將層間膜沉積在裝置層上之後，類似於圖1A的視圖。
圖1C是根據一個實施例的在接觸層沉積在層間膜上之後，類似於圖1B的視圖。
圖2是顯示根據一個實施例的在裝置層和層間膜之間的介面處的能帶圖的視圖。
圖3是顯示根據一個實施例的在裝置層和層間膜之間的介面處的能帶圖的視圖。
圖4A是根據一個實施例的沿著圖5中A-A'軸線的電子裝置結構的橫截面圖。
圖4B是根據一個實施例的沿著圖5中的軸線B-B'的電子裝置結構的橫截面圖。
圖5是根據一個實施例的包含間斷帶隙接點的電子裝置結構的立體圖。
圖6顯示包括本發明的一或多個實施例的中介層。
圖7顯示根據本發明的一種實施例的計算裝置。
【發明內容】及【實施方式】
描述了提供間斷帶隙穿隧接點的方法和裝置。
在一個實施例中，層間膜係沉積在基板上的 裝置層上。接觸層係沉積在層間膜上。層間膜與裝置層具有間斷帶隙對準，並且接觸層的費米能級釘扎到中間層的價帶，以降低接觸層與裝置層的接觸電阻。在一個實施例中，間斷帶隙對準指出至少層間膜的價帶能量大於或等於裝置層的導帶能量。
通常，材料的電子帶結構描述了材料中的電子可能具有的能量範圍(例如，導帶、價帶)和電子可能不具有的能量範圍(例如，帶隙)。價帶和導帶是指確定半導體材料的導電性的能帶。價帶是指在絕對零度下電子通常存在的電子能量的最高範圍，而導帶是指空位電子狀態的最低範圍。費米能級是指材料內的電子的電化學勢。通常，在金屬中，費米能級位於至少一個能帶內。發生在金屬-半導體介面處的費米級釘扎可以藉由在介面處彎曲半導體材料的能帶來為電子產生能量勢壘。在金屬-半導體介面處的費米級釘扎可能產生降低電子裝置效能的寄生電阻。隨著金屬的費米能級釘扎至n型鍺(Ge)的價帶邊緣，電子必須克服顯著的能量勢壘，其基本上等於Ge從金屬到n型Ge的帶隙。通常，將電子從金屬傳輸到n型Ge的能量勢壘的高度在約0.5電子伏特(eV)至約0.7eV的近似範圍內。通常，到n型Ge的傳統金屬接點的電阻率為約10^-3歐姆*平方公分。
如下面進一步詳細描述的，如本文所述的間斷帶隙穿隧接點的實施例消除了電流載子(電子、電洞)的能量勢壘，使得與傳統接點相比，接觸電阻率顯著降 低。在一個實施例中，本文所述的間斷帶隙金屬接點的接觸電阻率小於10^-7歐姆*平方公分。在更具體的實施例中，本文所述的間斷帶隙金屬接點的接觸電阻率為10^-9歐姆*平方公分或更小。
在一個實施例中，如下面進一步詳細描述的，沉積在接觸層和裝置層之間的層間膜是半導體膜。在一個實施例中，如下面進一步詳細描述的，對於n型Ge的間斷帶隙穿隧接點包含在p型摻雜的層間半導體膜上的金屬層。在一個實施例中，如下面進一步詳細描述的，金屬接觸層與半導體層間膜形成歐姆接觸，該半導體層間膜具有與裝置層的間斷帶隙對準。在這種情況下，如下面進一步詳細描述的，由於將載子從層間材料的價帶進入裝置層的導帶的電阻基本上為零，所以電流載子藉由穿隧過層間膜來在裝置層和接觸層之間的兩個方向上容易地行進。
在下面的描述中，將使用本領域技術人員通常使用的用語來描述說明性實現的各種態樣，以將其工作的實質傳達給本領域技術人員。然而，對於本領域技術人員顯而易見的是，本發明可以僅使用所描述的態樣中的一些來實現。為了說明的目的，闡述了具體的數字、材料和配置，以提供對說明性實現的透徹理解。然而，對於本領域技術人員顯而易見的是，本發明可以在沒有具體細節的情況下實踐。在其它情況下，省略或簡化眾所周知的特徵，以免模糊說明性實現。
各種操作將被描述為複數個離散操作，接 著，以對於理解本發明最有幫助的方式描述；然而，描述的順序不應被解釋為暗示這些操作必然是取決於順序。特別地，這些操作不需要按照呈現的順序執行。
儘管在附圖中描述和顯示某些範例性實施例，但是應當理解，這樣的實施例僅僅是說明性的而不是限制性的，並且實施例不限於所顯示和描述的具體結構和配置，因為本領域普通技術人員可能修改。
在整個說明書中對“一個實施例”、“另一個實施例”或“實施例”的參考意味著結合實施例描述的特定特徵、結構或特性包含在至少一個實施例中。因此，在整個說明書中的各個地方出現的用語，諸如“一個實施例”和“實施例”不一定都指相同的實施例。此外，特定特徵、結構或特性可以用任何合適的方式組合在一或多個實施例中。
此外，發明態樣在於少於單一揭露的實施例的所有特徵。因此，實施方式之後的申請專利範圍特此明確地併入本實施方式中，其中每個申請專利範圍獨立地作為單獨的實施例。雖然本文已經描述了範例性實施例，但是本領域技術人員將理解，這些範例性實施例可以利用本文所述的修改和變更來實現。因此，本說明書被視為是說明性的而不是限制性的。
圖1A是根據一個實施例用以提供間斷帶隙接點的電子裝置結構100的截面圖。如圖1A所示，裝置層102係沉積在基板101上。在實施例中，基板101包含半導體材 料，例如矽(Si)。在一個實施例中，基板101是單晶Si基板。在另一個實施例中，基板101是多晶矽基板。在另一個實施例中，基板101是非晶矽基板。在替代實施例中，基板101包含矽、鍺(“Ge”)、矽鍺(“SiGe”)、基於III-V族材料的材料，例如砷化鎵(“GaAs”)或其任何組合。
在一個實施例中，基板101包含IV族材料層。通常，IV族材料是指包含週期表的IV族中的一或多種元素的半導體材料，例如碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)或其任何組合。在一個實施例中，基板101包含鍺層、矽鍺(SiGe)層或其任何組合。在另一個實施例中，基板101包含III-V材料層。通常，III-V材料是指包含週期表的III族元素中的至少一種的化合物半導體材料，例如硼(“B”)、鋁(“Al”)、鎵(“Ga”)、銦(“In”)和周期表的V族元素中的至少一種，例如氮(“N”)、磷(“P”)、砷(“As”)、銻(“Sb”)、鉍(“Bi”)。在實施例中，基板101包含InP、GaAs、InGaAs、InAlAs、其它III-V族材料或其任何組合。
在實施例中，基板101是包含本體下部基板、中間絕緣層和頂部單晶層的絕緣體上半導體(SOI)基板。頂部單晶層可以包含上面列出的任何材料，例如矽。在各種實現中，基板可以例如是有機、陶瓷、玻璃或半導體基板。在一個實現中，半導體基板可以是使用本體矽或絕緣體上矽子結構形成的晶體基板。在其它實現中，半導 體基板可以使用可以或可以不與矽結合的替代材料來形成，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或其它III-V族或IV族材料的組合。儘管本文描述了可以形成基板的材料的幾個範例，但是可以用作構建被動和主動電子裝置(例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置或任何其它電子裝置)基礎的任何材料可以落在本發明的精神和範圍內。
在一個實施例中，基板101包含用於積體電路的一或多個金屬化互連層。在至少一些實施例中，基板101包含配置以連接金屬化層的互連(例如，通孔)。在至少一些實施例中，基板101包含電子裝置，例如電晶體、記憶體、電容器、電阻器、光電裝置、開關或由電絕緣層分隔的任何其它主動和被動電子裝置，例如層間介電質、溝槽絕緣層或電子裝置製造領域的普通技術人員已知的任何其它絕緣層。在一個實施例中，基板包含一或多個緩衝層，以適應基板101與基板101上方的一或多個層之間的晶格失配並限制晶格錯位和缺陷。
在一個實施例中，裝置層102包含半導體材料。在一個實施例中，裝置層包含n型摻雜半導體材料。在另一實施例中，裝置層102包含p型摻雜半導體材料。
在一個實施例中，裝置層102包含IV族半導體材料。在另一實施例中，裝置層102包含III-V族材料、GaAs、InP、GaP、InGaAs、InAsSb、InGaAs或其它III-V 族材料。
在一個實施例中，裝置層102包含Si、Ge、SiGe、碳、其它IV族半導體材料或其任何組合。在一個實施例中，裝置層102是n型IV族半導體。在一個實施例中，裝置層102是n型Ge層。在另一個實施例中，裝置層102是n型Si層。在又另一個實施例中，裝置層102是n型SiGe層。在一個實施例中，裝置層102是具有n型摻雜物的IV族半導體，例如，氮(N)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、其它n型摻雜物，或其任何組合。在一個實施例中，裝置層102是裝置接觸區域或其它裝置區域。在一個實施例中，裝置層102是電晶體源極/汲極區或其它電晶體區域。
在一個實施例中，裝置層102中的摻雜物濃度為至少約10^18/立方公分。在一個實現中，裝置層102中的摻雜物濃度為約10^18/立方公分至約10^22/立方公分。如圖4A和5所示，在一個實施例中，裝置層102表示電晶體的源極/汲極區，或任何其它電晶體的源極/汲極區。
在至少一些實施例中，裝置層102係使用下列沉積技術之一來沉積，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術。
圖1B是根據一個實施例，在將層間膜103沉積 在裝置層102上之後，類似於圖1A的視圖110。在一個實施例中，如下面進一步詳細描述的，層間膜103具有與裝置層102對準的間斷帶隙。
圖2是顯示根據一個實施例的在裝置層201和層間膜202之間的介面203處的能帶圖的視圖200。在一個實施例中，裝置層201表示裝置層102。在一個實施例中，層間膜202表示層間膜103。通常，異質接面是指在兩種不同材料之間發生的介面。在一個實施例中，介面203是間斷帶隙型異質接面介面。如圖2所示，裝置層201具有由帶隙Eg1 208分離的傳導能量帶Ec1 204和價能量帶Ev1 205。層間膜202具有由帶隙Eg2 209分離的傳導能量帶Ec2 207和價能量帶Ev2 206。如圖2所示，層間膜202具有對於裝置層201的間斷帶隙對準，以使在介面203處的價能量帶Ev2 206高於傳導能量帶Ec1 204。如圖2所示，對於從層間膜202行進到裝置層201與從裝置層201行進到層間膜202的電流載子211(例如，電子、電洞)不存在能量勢壘。在一個實施例中，電流載子211的能量勢壘基本上為零。如圖2所示，來自價帶206的載子211直接進入導帶204，並且從導帶204直接進入價帶206。
參考回圖1B，在一個實施例中，層間膜103是p型半導體。在另一個實施例中，層間膜103是n型半導體。在一個實施例中，層間膜103包含碳。在一個實施例中，層間膜103中的碳含量足以使價帶能量大於裝置層102的導帶能量。
在一個實施例中，層間膜103包含IV族半導體材料。在一個實施例中，層間膜103包含Si、Ge、SiGe、碳、其它半導體材料或其任何組合。在一個實施例中，層間膜103是具有p型摻雜物，例如硼(B)、鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl)、其它p型摻雜物，或其任何組合的p型IV族半導體。在一個實施例中，層間膜103是p型Ge層。在另一個實施例中，層間膜103是p型Si層。在又另一個實施例中，層間膜103是p型SiGe層。在一個實施例中，層間膜103是p型矽鍺碳(SiGeC)膜。在一個實施例中，層間膜103是p型矽鍺碳(SiGeC)合金。在更具體的實現中，層間膜103是具有至少3重量百分比(wt%)的碳的硼摻雜矽鍺碳(SiGeC)。在另一個實施例中，層間膜103包含III-V族材料、GaAs、InP、GaP、InGaAs、InAsSb、InGaAs或其它III-V族材料。
在一個實施例中，層間膜103具有至少約10^19/立方公分的摻雜濃度。在更具體的實現中，層間膜103中的摻雜物的濃度在約10^19/立方公分至約10^22/立方公分的近似範圍內。
在一個實施例中，層間膜103係足夠薄以使得中間層對於從接觸層104行進到裝置層102的載子(電子、電洞)不增加顯著的電阻。在一個實施例中，層間膜103的厚度小於約5奈米(nm)。在一個實施例中，層間膜103的厚度在約0.5nm至約20nm的近似範圍內。
在至少一些實施例中，層間膜103係使用下列 沉積技術之一，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術來沉積。
圖1C是根據一個實施例的在接觸層104沉積在層間膜103上之後，類似於圖1B的視圖120。在一個實施例中，如下面進一步詳細描述的，接觸層104的費米能階釘扎到層間膜103的價帶。
圖3是顯示根據一個實施例的包含在裝置層203上的層間膜202上的接觸層301的間斷帶隙接點的能帶圖的視圖300。在一個實施例中，接觸層301表示接觸層104。
如圖3所示，接觸層301的費米能級305釘扎到價能量帶Ev2 206，以形成與層間膜202的歐姆接觸。在一個實施例中，費米能級305釘扎到價能量帶Ev2 206，以使費米能級305和傳導能量帶Ec2 207之間的距離比費米能級305和能量帶Ev2 206之間的距離大。通常，歐姆接觸是指兩種材料之間的接面，其具有根據歐姆定律的線性電流-電壓(IV)曲線。如圖3所示，對於從接觸層301穿過層間膜202移動到裝置層201與從裝置層201移動到層間膜202的電流載子303(例如，電子、電洞)不存在能量勢壘。
參考回圖1C，在一個實施例中，接觸層104是金屬層，例如銅(Cu)、釕(Ru)、鎳(Ni)、鈷 (Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Ag)、鉑(Pt)、其它金屬層，或其任何組合。
在替代實施例中，可用於接觸層的導電材料的範例是但不限於金屬，例如銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其它導電材料或其任何組合。在一個實施例中，接觸層104的厚度為約1nm至約500nm。
在一個實施例中，接觸層104係使用下列沉積技術之一來沉積，諸如但不限於CVD、PVD、MBE、MOCVD、ALD、旋塗、無電鍍、電鍍或微電子裝置製造領域的普通技術人員已知的其它沉積技術。
圖5是根據一個實施例的包含間斷帶隙接點的電子裝置結構500的立體圖。圖4A是根據一個實施例的沿著圖5中A-A'軸線的電子裝置結構的橫截面圖400。圖4B是根據一個實施例的沿著圖5中的軸線B-B'的電子裝置結構的橫截面圖410。如圖4A、圖4B和圖5所示，裝置層404係沉積在基板401上的緩衝層403上。在一個實施例中，基板401表示上述基板之一。在一個實施例中，緩衝層403表示上述緩衝層之一。
絕緣層402係沉積在基板401上。絕緣層402可以是適於絕緣相鄰裝置並防止漏電的任何材料。在一個實 施例中，電絕緣層402是氧化層，例如二氧化矽或由電子裝置設計確定的任何其它電絕緣層。在一個實施例中，絕緣層402包含層間介電質(ILD)。在一個實施例中，絕緣層402是低k介電質，其包含但不限於諸如二氧化矽、氧化矽、碳摻雜氧化物(“CDO”)，例如碳摻雜二氧化矽、多孔二氧化矽、氮化矽或其任何組合之材料。在一個實施例中，絕緣層402包含k值小於5的介電材料。在一個實施例中，絕緣層402包含k值小於2的介電材料。在至少一些實施例中，絕緣層402包含氮化物、氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)、藉由電子裝置設計確定的其它電絕緣層，或其任何組合。在至少一些實施例中，絕緣層402可以包含聚醯亞胺、環氧樹脂、光可限定材料，諸如苯並環丁烯(BCB)和WPR系列材料或旋塗玻璃。
在一個實施例中，絕緣層402是淺溝槽隔離(STI)層，以在基板401上提供將一個鰭與其它鰭隔離的場隔離區。在一個實施例中，絕緣層402的厚度為至少10nm。在一個實施例中，該層的厚度在約10nm至約2微米(μm)的近似範圍內。
在實施例中，絕緣層402使用下列沉積技術之一，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它絕緣沉積 技術來沉積在基板401上。
如圖4A、圖4B和圖5所示，裝置層404是具有頂部505和相對側壁505的鰭。在一個實施例中，緩衝層403包含位於裝置層鰭404之下的子鰭。如圖4A、圖4B和圖5所示，裝置層404具有通道區415和源極/汲極區，諸如源極區407和汲極區408。在一個實施例中，源極/汲極區407和408中的每一個由裝置層102代表。
如圖4A和圖5所示，層間膜409係沉積在源極區407上。層間膜412係沉積在汲極區408上。在一個實施例中，層間膜409和412中的每一個表示上述層間膜之一者。在一個實施例中，如上所述，層間膜的價帶能量大於或等於源極/汲極區的導帶能量。接觸層411係沉積在層間膜409上。接觸層413係沉積在層間膜412上。在一個實施例中，接觸層411和413中的每一個表示上述接觸層之一者。在一個實施例中，如上所述，接觸層釘扎到層間膜的價帶。
如圖4A、圖4B和圖5所示，裝置層鰭404從絕緣層402的頂表面突出。裝置層鰭404具有寬度501、高度502和長度503。如圖5所示，長度503基本上大於寬度501。鰭的高度和寬度通常由設計決定。在實施例中，高度502為約5nm至約100nm，而寬度501為約5nm至約30nm。在一個實施例中，裝置層鰭404係使用微電子裝置製造領域的普通技術人員已知的圖案化和蝕刻技術來形成。
在一個實施例中，裝置層404是半導體材料層。在一個實施例中，裝置層404包含n型摻雜半導體材料。在一個實施例中，裝置層404包含p型摻雜半導體材料。在一個實施例中，裝置層404包含本徵半導體材料。
在一個實施例中，裝置層404是IV族半導體材料。在另一實施例中，裝置層404是III-V族材料、GaAs、InP、GaP、InGaAs、InAsSb、InGaAs、其它III-V族材料或其任何組合。
在一個實施例中，裝置層404是Si、Ge、SiGe、碳、其它IV族半導體材料或其任何組合。在一個實施例中，裝置層404的源極/汲極區中的每一個包含n型IV族半導體。在一個實施例中，裝置層404的源極/汲極區中的每一個包含n型Ge層。在另一實施例中，裝置層404的源極/汲極區中的每一個包含n型Si層。在又另一個實施例中，裝置層404的源極/汲極區中的每一個包含n型SiGe層。在一個實施例中，裝置層404的源極/汲極區中的每一個包含具有n型摻雜物的IV族半導體，例如，氮(N)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、其它n型摻雜物或其任何組合。
在一個實施例中，裝置層404的源極/汲極區中的每一個中的摻雜物濃度為至少約10^18/立方公分。在一個實施例中，裝置層404的源極/汲極區中的每一個中的摻雜物濃度為約10^18/立方公分至約10^22/立方公分。在一個實施例中，層間膜409和412中的每一個包含碳。在一個 實施例中，層間膜409和412中的每一個是矽鍺碳膜。在一個實施例中，層間膜409和412中的每一個的摻雜濃度至少為10^19/立方公分。
在至少一些實施例中，裝置層404係使用下列沉積技術之一來沉積，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術。
在至少一些實施例中，層間膜係使用下列沉積技術之一來沉積，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術。
在實施例中，接觸層104係使用下列沉積技術之一來沉積，諸如但不限於CVD、PVD、MBE、MOCVD、ALD、旋塗、無電鍍、電鍍或微電子裝置製造領域的普通技術人員已知的其它沉積技術。
如圖4A、圖4B和圖5所示，閘極介電層405係沉積在裝置層鰭404的一部分的頂部504和相對的側壁505上，以形成通道區415。閘極電極層406係沉積在閘極介電層405上。在一個實施例中，閘極介電層405是具有大於二氧化矽的介電常數之介電常數的高k介電材料。在一個實 施例中，閘極介電層405包含高k介電材料，諸如金屬氧化物介電質。例如，閘極介電層405可以是但不限於鉭氧化矽(TaSiOx)；五氧化二磷(Ta2O5)，和二氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化鉿(HfO2)、氧化鑭(La2O4)、鋯鈦酸鉛(PZT)、其它高k介電材料或其組合。在實施例中，閘極介電層405是二氧化矽(SiO2)、氮氧化矽(SiOxNy)或氮化矽(Si3N4)介電層。在實施例中，閘極介電層405的厚度在約1nm至約20nm，並且更具體地，約5nm至約10奈米的大致範圍內。
如圖4A、圖4B和圖5所示，閘極電極層406係形成在閘極介電層405之上和其周圍。如圖4A、圖4B和圖5所示，閘極電極層406具有由限定鰭式電晶體裝置的通道415的長度之距離分隔的頂部和側向相對的側壁。閘極電極406可以由任何適當的閘極電極材料形成。在實施例中，閘極電極406是金屬閘極電極，諸如但不限於鎢、鉭、鈦，以及其氮化物。應當理解的是，閘極電極406不必一定是單一材料，並且可以是薄膜的複合堆疊，諸如但不限於多晶矽/金屬電極或金屬/多晶矽電極。
在至少一些實施例中，閘極介電層405係使用下列閘極介電層沉積技術之一來沉積，諸如但不限於化學氣相沉積(“CVD”)、物理氣相沉積(“PVD”)、分子束磊晶(“MBE”)、金屬有機化學氣相沉積(“MOCVD”)、原子層沉積(“ALD”)、旋塗或微電子裝置製造領域的普通技術人員已知的其它沉積技術。在至 少一些實施例中，閘極電極層406係使用微電子裝置製造領域的普通技術人員已知的閘極電極沉積技術中的一者來沉積。
如圖4A和圖5所示，源極區407和汲極區408係形成在裝置層鰭404中的閘極電極406的相對側。源極和汲極區係由如N型或P型導電性的相同導電類型形成。在實施例中，源極和汲極區具有1×10^19和1×10^21原子/立方公分之間的摻雜濃度。源極和汲極區可以用均勻的濃度來形成，或者可以包含不同濃度或摻雜分佈的子區域，如尖端區(例如，源極/汲極延伸)。在實施例中，源極和汲極區具有相同的摻雜濃度和分佈。在實施例中，如源極區407和汲極區408之源極和汲極區的摻雜濃度和分佈可以改變以獲得特定的電特性。
位於源極區407和汲極區408之間的裝置層404的部分限定了電晶體的通道區415。通道區也可以被定義為被閘極電極406包圍的鰭404的區域。然而，有時源極/汲極區可以藉由，例如，擴散在閘極電極下方稍微延伸，以限定比閘極電極長度(Lg)稍小的一通道區。在實施例中，通道區是本徵的或未摻雜的。在實施例中，通道區被摻雜，例如，到1×10^16至1×10^19原子/立方公分之間的導電性程度。在實施例中，當通道區被摻雜時，源極/汲極區通常被摻雜成相反的導電類型的。例如，當源極和汲極區是N型導電性時，通道區將被摻雜成p型導電性。類似地，當源極和汲極區是P型導電性時，通道區將是N型導 電性。以這種方式，三閘極電晶體可分別形成NMOS電晶體或PMOS電晶體。
通道區可以被均勻地摻雜，或者可以不均勻地或以不同濃度來摻雜，以提供特定的電性和效能特性。例如，如果需要的話，通道區可以包含暈區。如在圖4A、圖4B和圖5所示，三閘極電晶體具有在三側圍繞裝置層鰭404之閘極介電質405和閘極電極406，其提供在鰭404上的三個通道，一個通道延伸在鰭的一個側壁上的源極和汲極區之間，第二通道延伸在鰭的頂表面上的源極和汲極區之間，並且第三通道延伸在鰭的另一側壁上的源極和汲極區之間。
在實施例中，源極區407被電耦接到較高的金屬化層(例如，金屬1、金屬2、金屬3等)以使用包含層間膜409的間斷帶隙接點來將陣列的各種電晶體電互連成功能電路。在一個實施例中，汲極區408係耦接到較高的金屬化層(例如，金屬1、金屬2、金屬3等)以使用包含層間膜412的間斷帶隙接點來將陣列的各種電晶體電互連成功能電路。
圖6顯示包括本發明的一或多個實施例的中介層600。中介層600是用於將第一基板602橋接到第二基板604的居間基板。第一基板602可以是，例如，積體電路晶粒，其包括如本文所述的具有間斷帶隙接點的電晶體、二極體或其他半導體型裝置。第二基板604可以是，例如，記憶體模組、電腦主機板，或其它積體電路晶粒，其包括 如本文所述的具有間斷帶隙接點的電晶體、二極體或其他半導體型裝置。通常，中介層600的目的是將連結散佈到更寬的間距和/或將連結重新路由到不同的連結。例如，中介層600可以將積體電路晶粒耦接到可以隨後被耦接到第二基板604的球閘陣列(BGA)606。在一些實施例中，第一和第二基板602/604被附接到中介層600的相對側。在其它實施例中，第一和第二基板602/604被附接到中介層600的相同側。在進一步的實施例中，三個或更多的基板係藉由中介層600的方式被互連。
中介層600可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚醯亞胺形成。在進一步的實現中，中介層可以由替代的可以包括上述在半導體基板中使用的相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或柔性材料來形成。
中介層可以包括金屬互連608、通孔610和穿矽通孔(TSV)612。中介層600可以進一步包括嵌入式裝置614，其包括被動和主動裝置，其包括如本文所述的間斷帶隙接點。這樣的裝置包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層600上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層600。
圖7顯示根據本發明的一種實施例的計算裝置700。計算裝置700可以包括多個部件。在一個實施例中，這些部件被附接到一或多個主機板。在替代的實施例中，這些部件被製造到單一系統單晶片(SoC)晶粒上，而不是主機板上。在計算裝置700中的部件包括但不限於積體電路晶粒702以及至少一個通訊晶片708。在一些實現中，通訊晶片708被製造成積體電路晶粒702的一部分。積體電路晶粒702可包括諸如中央處理單元(CPU)的處理器704以及經常被用作快取記憶體的晶粒上記憶體706，其可以藉由如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術來提供。
計算裝置700可包括可能會或可能不會實體地和電性地耦接到主機板或在SoC晶粒內製造的其它部件。這些其它部件包括但不限於揮發性記憶體710(例如，DRAM)、非揮發性記憶體712(例如，ROM或快閃記憶體)、圖形處理單元714(GPU)、數位訊號處理器716(DSO)、加密處理器742(在硬體中執行加密演算法的專用處理器)、晶片組720、天線722、顯示器或觸控螢幕顯示器724、觸控螢幕顯示器控制器726、電池728或其它電源、全球定位系統(GPS)裝置744、功率放大器(PA)、羅盤、運動協同處理器或感測器732(其可包括加速度計、陀螺儀和羅盤)、揚聲器734、相機736、使用者輸入裝置738(如鍵盤、滑鼠、手寫筆和觸控板)和大容量儲存裝置740(如硬碟、光碟(CD)、數位多功能光 碟(DVD)等)。
通訊晶片708致使進行資料的傳輸往來計算裝置700的無線通訊。用語“無線”及其衍生物可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可以經由非固態媒體藉由使用調變的電磁輻射進行資料通訊。該用語不暗示關聯的裝置不包含任何導線，儘管在一些情況中可能不包含。通訊晶片708可實現任何數目的無線標準或協定，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置700可以包括複數個通訊晶片708。例如，第一通訊晶片708可專用於短範圍無線通訊，如Wi-Fi和藍芽，以及第二通訊晶片708可專用於長範圍無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
用語“處理器”可以指處理來自暫存器和/或記憶體的電子資料，以轉換該電子資料成可儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的一部分。一或多個部件(例如，積體電路晶粒702、通訊晶片708、GPU 714、密碼處理器742、DSP 716、晶片組720)、和其它元件可以包含根據本發明的實施例形成的一或多個間斷帶隙接點。在進一步的實施例中，容納在計 算裝置700內的另一部件可以包含根據本發明的實施例形成的一或多個間斷帶隙接點。
在各種實施例中，計算裝置700可以是膝上電腦、小筆電、筆記型電腦、超輕薄筆電、智慧手機、平板電腦、個人數位助理(PDA)、極致行動PC、行動電話、桌上電腦、伺服器、列表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數位錄影機。在另外的實現中，計算裝置700可以是處理資料的任何其它電子裝置。
上述本發明的說明性實現，包括在摘要中所描述的，並非意在窮舉或限制發明為所揭露的精確形式。雖然本發明在此描述的具體實現和範例用於說明性目的，那些相關領域技術人員將理解各種等同修改是可能在本發明的範圍之內的。
可以根據上述詳細說明來對本發明完成這些修飾。在下面的申請專利範圍中使用的用語不應當被解釋為限制本發明在說明書和申請專利範圍中揭露的具體實現。相對的，根據申請專利範圍詮釋的既定原則解釋，發明的範圍完全由下面的申請專利範圍來確定。
下面的範例關於進一步的實施例：在範例1中，一種電子裝置包含基板上的裝置層上的層間膜；該層間膜上的接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
在範例2中，範例1的標的物可選擇性地包含 該接觸層的費米能級釘扎到該層間膜的該價帶。
在範例3中，範例1至2中任一者的標的物可選擇性地包含該層間膜是p型摻雜半導體。
在範例4中，範例1至3中任一者的標的物可選擇性地包含該裝置層是n型摻雜半導體。
在範例5中，範例1至4中任一者的標的物可選擇性地包含該裝置層包含NMOS鍺源極/汲極區。
在範例6中，範例1至5中任一者的標的物可選擇性地包含該層間膜包含碳。
在範例7中，範例1至6中任一者的標的物可選擇性地包含該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
在範例8中，範例1至7中任一者的標的物可選擇性地包含該接觸層是金屬層。
在範例9中，範例1至8中任一者的標的物可選擇性地包含在該裝置層的通道部上的閘極介電層；以及在該閘極介電層上的閘極電極，其中該層間膜係沉積在該裝置層的源極/汲極區上。
在範例10中，範例1至9中任一者的標的物可選擇性地包含該層間膜具有至少10^19/立方厘米的摻雜濃度。在範例11中，一種計算系統包含：晶片，其包含電子裝置，其包含基板上的裝置層上的層間膜；以及該層間膜上的接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
在範例12中，範例11的標的物可選擇性地包含該接觸層的費米能級釘扎到該層間膜的該價帶。
在範例13中，範例11至12中任一者的標的物可選擇性地包含該裝置層包含n型半導體。
在範例14中，範例11至13中任一者的標的物可選擇性地包含該裝置層包含鍺層。
在範例15中，範例11至14中任一者的標的物可選擇性地包含該層間膜包含碳。
在範例16中，範例11至15中任一者的標的物可選擇性地包含該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳或其任意組合組成的群組中選出的膜。
在範例17中，範例11至16中任一者的標的物可選擇性地包含該層間膜具有至少10^19立方厘米的摻雜濃度。
在範例18中，一種用於製造電子裝置的方法，其包含在基板上的裝置層上沉積層間膜；在該層間膜上沉積接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
在範例19中，範例18的標的物可選擇性地包含該接觸層的費米能級釘扎到該層間膜的該價帶。
在範例20中，範例18至19中任一者的標的物可選擇性地包含該層間膜是p型摻雜半導體。
在範例21中，範例18至20中任一者的標的物可選擇性地包含該裝置層是n型摻雜半導體。
在範例22中，範例18至21中任一者的標的物可選擇性地包含該層間膜包含碳。
在範例23中，範例18至22中任一者的標的物可選擇性地包含該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
在範例24中，範例18至23中任一者的標的物可選擇性地包含在裝置層的通道部上沉積閘極介電層；以及在該閘極介電層上沉積閘極電極，其中該層間膜係沉積在該裝置層的源極/汲極區上。
在範例25中，範例18至24中任一者的標的物可選擇性地包含該層間膜具有至少10^19/立方厘米的摻雜濃度。
在範例26中，一種用於製造電晶體的方法，包含在基板上沉積裝置層；在該裝置層的通道區上沉積閘極介電層；在該裝置層的源極/汲極區上沉積層間膜；以及在該層間膜上沉積接觸層，其中該層間膜的價帶能量大於或等於該源極/汲極區的導帶能量。
在範例27中，範例18至26中任一者的標的物可選擇性地包含該接觸層的費米能級釘扎到該層間膜的該價帶。
在範例28中，範例18至27中任一者的標的物可選擇性地包含該源極/汲極區包含n型半導體。
在範例29中，範例18至28中任一者的標的物可選擇性地包含該源極/汲極區包含鍺層。
在範例30中，範例18至29中任一者的標的物可選擇性地包含該層間膜包含碳。
在範例31中，範例26至30中任一者的標的物可選擇性地包含該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
在範例32中，範例26至31中任一者的標的物可選擇性地包含該層間膜具有至少10^19/立方厘米的摻雜濃度。
在範例33中，一種電子裝置包含在基板上的裝置層上的層間膜；該層間膜上的接觸層，其中該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
在範例34中，範例33的標的物可選擇性地包含該層間膜的價帶能量大於或等於該裝置層的導帶能量。
在範例35中，範例32至34中任一者的標的物可選擇性地包含該接觸層的費米能級釘扎到該層間膜的該價帶。
在範例36中，範例32至35中任一者的標的物可選擇性地包含該層間膜是p型摻雜半導體。
在範例37中，範例32至36中任一者的標的物可選擇性地包含該裝置層是n型摻雜半導體。
在範例38中，範例32至37中任一者的標的物可選擇性地包含該裝置層包含NMOS鍺源極/汲極區。
在範例39中，範例32至38中任一者的標的物 可選擇性地包含在該裝置層的通道部上的閘極介電層；以及在該閘極介電層上的閘極電極，其中該層間膜係沉積在該裝置層的源極/汲極區上。
在範例40中，範例32至39中任一者的標的物可選擇性地包含該層間膜具有至少10^19/立方厘米的摻雜濃度。
在前面的說明書中，方法和裝置已經參考其特定示範性實施例描述。明顯的是，可以對其做出各種修改而不脫離以下申請專利範圍中闡述的實施例的較廣泛精神和範圍。因此，說明書和圖式將視為說明性意義而非限制性意義。

Claims (20)

  1. 一種電子裝置，包含：基板上的裝置層上的層間膜；該層間膜上的接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
  2. 如申請專利範圍第1項的電子裝置，其中該接觸層的費米能級釘扎到該層間膜的該價帶。
  3. 如申請專利範圍第1項的電子裝置，其中該層間膜是p型摻雜半導體。
  4. 如申請專利範圍第1項的電子裝置，其中該裝置層是NMOS鍺源極/汲極區。
  5. 如申請專利範圍第1項的電子裝置，其中該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
  6. 一種計算系統，包含：晶片，其包含電子裝置，其包含基板上的裝置層上的層間膜；以及 該層間膜上的接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
  7. 如申請專利範圍第6項的計算系統，其中該接觸層的費米能級釘扎到該層間膜的該價帶。
  8. 如申請專利範圍第6項的計算系統，其中該裝置層是NMOS鍺源極/汲極區。
  9. 如申請專利範圍第6項的計算系統，其中該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳或其任意組合組成的群組中選出的膜。
  10. 一種用於製造電子裝置的方法，其包含：在基板上的裝置層上沉積層間膜；在該層間膜上沉積接觸層，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
  11. 如申請專利範圍第10項的方法，其中該接觸層的費米能級釘扎到該層間膜的該價帶。
  12. 如申請專利範圍第10項的方法，其中該層間膜是p型摻雜半導體。
  13. 如申請專利範圍第10項的方法，其中該裝置層是NMOS鍺源極/汲極區。
  14. 如申請專利範圍第10項的方法，其中該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
  15. 如申請專利範圍第10項的方法，還包含在該裝置層的通道部上沉積閘極介電層；以及在該閘極介電層上沉積閘極電極。
  16. 一種電子裝置，包含：基板上的裝置層上的層間膜；該層間膜上的接觸層，其中該層間膜是從由矽、鍺、矽鍺、矽鍺碳和硼摻雜的矽鍺碳組成的群組中選出的膜。
  17. 如申請專利範圍第16項的電子裝置，其中該層間膜的價帶能量大於或等於該裝置層的導帶能量。
  18. 如申請專利範圍第16項的電子裝置，其中該接觸層的費米能級釘扎到該層間膜的該價帶。
  19. 如申請專利範圍第16項的電子裝置，其中該層間膜是p型摻雜半導體。
  20. 如申請專利範圍第16項的電子裝置，其中該裝置層包含NMOS鍺源極/汲極區。
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