TWI789361B - 用於iii-v族mosfet的源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層 - Google Patents

用於iii-v族mosfet的源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層 Download PDF

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吉伯特 狄威
馬修 梅茲
威利 瑞奇曼第
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Abstract

緩衝層係沉積在基板上。第一III-V族半導體層係沉積在緩衝層上。第二III-V族半導體層係沉積在第一III-V族半導體層上。第二III-V族半導體層包含通道部分和源極/汲極部分。第一III-V族半導體層作為蝕刻停止層，用以蝕刻第二III-V族半導體層之部分來形成源極/汲極部分。

Description

用於III-V族MOSFET的源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層
於此說明的實施例係關於電子裝置製造之領域，且更特別是關於製造基於III-V族材料的電子裝置。
一般而言，III-V族材料相對於傳統矽而言具有較高的電子遷移率(electron mobility)。III-V族材料在積體電路製造中能被使用於高效能電子裝置。基於III-V族材料的裝置可被使用於晶片上系統(「SoC」)應用，例如用於電源管理積體電路(「IC」)和射頻(「RF」)功率放大器。基於III-V族材料的電晶體可被使用於高電壓和高頻應用。
典型地，與平面電晶體相比，基於鰭的(fin-based)電晶體被使用來改善在通道之上的靜電控制、降低漏電流及克服其它短通道效應。然而，在矽基板上III-V族 材料鰭之沉積是巨大的挑戰，由於III-V族材料與矽的不相似性質。III-V族材料與矽之間大的晶格不匹配造成在Si上生長的III-V族材料中的高缺陷密度(defect density)。
典型地，為了製造III-V族電晶體，使用縱橫比補獲(ART；aspect ratio trapping)技術在矽基板上二氧化矽中的溝槽中生長InGaAs通道層。一般而言，ART指的是引起缺陷終止於溝槽之二氧化矽側壁的技術。典型地，GaAs緩衝層係直接在矽基板上生長且InGaAs通道層係在GaAs緩衝層上生長。然而，具有在矽基板上GaAs緩衝層上生長的InGaAs通道層的系統有著許多的缺陷，其係由於在GaAs緩衝層與InGaAs層之間的大晶格不匹配。這些缺陷明顯降低在III-V族材料中的載子(例如，電子、電洞或兩者)之遷移率且減低電晶體的效能。此外，在GaAs緩衝層上的InGaAs通道層具有不良的蝕刻選擇性，使得源極/汲極凹陷之蝕刻及鰭釋出製程(fin release process)難以控制。
101:基板
102:絕緣層
103:溝槽
104:側壁
105:緩衝層
106:半導體層
107:半導體層
108:閘極電極堆疊
108-1:犧牲層
109:間隔層
111:底部部分
112:側壁
113:角度
114:深度
115:寬度
301:鰭
302:頂部部分
303:側壁
401:通道部分
601:凹陷
701:部分
711:源極/汲極部分
801:絕緣層
901:導電層
902:閘極介電層
903:閘極電極層
904:溝槽
905:頂部表面
1101:間隙
1102:溝槽
1103:通道部分401之頂部表面
1104:底部表面
1105:側壁
1106:表面
1111:底部閘極電極堆疊
1131:底部部分
1201:閘極介電層
1203:閘極電極層
1205:絕緣層
1401:導電層
1501:側
1502:半導體層106之鰭部分
1503:鰭
1801:厚度
1901:半導體層
1902:上閘極電極堆疊
1903:通道部分401之上表面
1904:底部閘極電極堆疊
2001:鰭之頂部部分
2002:鰭之側壁
2003:底部表面
2004:鰭
2101:溝槽
2103:側壁部分
2104:溝槽之底部
2105:凹陷部分
2400:中介層
2402:第一基板
2404:第二基板
2406:球格陣列
2408:金屬互連
2410:通孔
2412:直通矽穿孔
2414:嵌入式裝置
2500:計算裝置
2504:處理器
2506:晶粒上記憶體
2508:通訊晶片
2501:揮發性記憶體
2512:非揮發性記憶體
2514:圖形處理單元
2515:功率放大器
2522:天線
2524:觸控螢幕顯示器
2526:觸控螢幕顯示器控制器
2528:電池
2532:感測器
2534:揚聲器
2544:全球定位系統裝置
本發明之實施例可藉由參照使用以闡述本發明之實施例的下列發明說明及所附圖式來最佳的了解。在圖式中：圖1為依據一實施例闡述電子裝置結構的視圖。
圖2為依據一實施例在半導體層係沉積於溝槽內基板之部分上緩衝層上的半導體層上之後類似於圖1的視圖。
圖3為依據一實施例在絕緣層被凹陷以形成鰭且犧牲層沉積在該鰭上之後類似於圖2的視圖。
圖4為依據一實施例闡述在圖3中描繪之電子裝置結構的透視圖。
圖5為依據一實施例闡述在圖4中沿著軸B-B’描繪之電子裝置結構的剖面視圖。
圖6為依據一實施例在源極/汲極凹陷形成於半導體層中之後類似於圖5的視圖。
圖7為依據一實施例在源極/汲極部分形成於凹陷中之後類似於圖6的視圖。
圖8為依據一實施例在絕緣層沉積於源極/汲極部分之頂部表面上之後類似於圖7的視圖。
圖9A為依據一實施例在移除虛設閘極電極堆疊之後類似於圖8的視圖。
圖9B為依據一實施例在將閘極電極層沉積於鰭之通道部分上的閘極介電層上且形成導電層於絕緣層中的開口中以提供對源極/汲極區的接觸之後類似於圖9A的視圖。
圖10為依據一實施例在圖9中描繪沿著軸D-D’之電子裝置結構的剖面視圖。
圖11A為依據另一實施例在移除虛設閘極電極堆疊以及移除緩衝層之部分以釋出鰭之部分來形成GAA電晶體結構之後類似於圖8的視圖。
圖11B闡述具有在間隔層下方稍微延伸的源極/汲極區的實施例。
圖11C為依據一實施例在圖11B中描繪沿著軸E-E’之電子裝置結構之部分的剖面視圖。
圖11D為依據一實施例闡述在移除於半導體層之通道部分下方的半導體層之部分之後以及在將閘極電極層沉積於閘極介電層上之後類似於圖11A的電子裝置結構之部分的閘切視圖。
圖12為依據另一實施例在將閘極電極層沉積在鰭之通道部分上的閘極介電層上之後類似於圖11A的視圖。
圖13為依據一實施例闡述在圖12中描繪沿著軸F-F’之電子裝置結構之部分的剖面視圖。
圖14為依據另一實施例在於絕緣層中的開口中形成導電層以提供對源極/汲極區的接觸之後類似於圖12的視圖。
圖15代表依據一實施例闡述在圖14中描繪沿著軸H-H’之電子裝置結構之部分的剖面視圖。
圖16為依據另一實施例在將閘極電極層沉積於鰭之通道部分上的閘極介電層上且形成導電層於絕緣層中的開口中以提供對源極/汲極區的接觸之後類似於圖11A的視圖。
圖17為依據一實施例闡述在圖16中描繪沿著軸I-I’之電子裝置結構之部分的剖面視圖。
圖18為又依據另一實施例在將閘極電極層沉積於鰭之通道部分上的閘極介電層上且形成導電層於絕緣層中的開口中以提供對源極/汲極區的接觸之後類似於圖11A的視圖。
圖19為依據另一實施例闡述電子裝置結構之部分的視圖。
圖20為依據另一實施例闡述在圖19中描繪沿著軸J-J’之電子裝置結構之部分的剖面視圖。
圖21為依據另一實施例闡述電子裝置結構之部分的視圖。
圖22為依據另一實施例闡述在圖21中描繪沿著軸C-C’之電子裝置結構之部分的剖面視圖。
圖23為依據另一實施例闡述電子裝置結構之部分的視圖。
圖24闡述包括本發明之一或多個實施例的中介層。
圖25依據本發明之一實施例闡述計算裝置。
【發明內容及實施方式】
說明了用以提供用於III-V族金屬氧化物半導體場效電晶體(MOSFET)的源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層的方法及設備。在一實施例中，緩衝層係沉積在基板上。第一III-V族半導體層係沉積在緩衝層上。第二III-V族半導體層係沉積在第一III-V族半導體層上。第二III-V族半導體層包含通道部分和源極/汲極部分。第一III-V族半導體層作為蝕刻停止層，用以蝕刻第二III-V族半導體層之部分來形成源極/汲極部分。
典型地，形成電晶體裝置之源極/汲極區的步驟包含在III-V族半導體裝置層中蝕刻出凹陷(recess)且沉 積重摻雜的III-V族半導體材料於凹陷中。在一實施例中，將第二III-V族半導體層沉積於緩衝層上的第一III-V半導體層上，其中第一III-V族半導體層作為蝕刻停止層，用以蝕刻第二III-V族半導體層之部分，相比於傳統技術，提供蝕刻源極/汲極凹陷和鰭釋出製程的準確控制，如在下面進一步所詳細說明的。
在一實施例中，將第二III-V族半導體層沉積於緩衝層上的第一III-V半導體層上，其中第一III-V族半導體層作為蝕刻停止層且具有大於第一III-V族半導體層之者的帶隙，減輕帶對帶穿遂(BTBT；band to band tunneling)，其降低用於環繞式閘極(gate all around)電晶體裝置的漏電流，如在下面進一步所詳細說明的。在一實施例中，將第二III-V族半導體層沉積於緩衝層上的第一III-V族半導體層上，其中第一III-V族半導體層作為蝕刻停止層，增加了源極/汲極凹陷之深度，相比於傳統的裝置，其降低寄生源極/汲極阻抗，如在下面進一步所詳細說明的。
在一實施例中，隨著InP及InGaAs具有高級濕蝕刻選擇性，將InP底部覆蓋層(capping layer)沉積在GaAs緩衝層上InGaAs通道層下面具有數個益處，其包括：在形成源極/汲極凹陷之上增加控制；當III-V族鰭被釋出時，減輕BTBT穿遂；減少在GaAs緩衝層與InGaAs通道之間的晶格不匹配(其致能較高InGaAs通道之晶體品質且降低缺陷密度)。此外，如在下面更詳細地說明的，若想要，能 輕易地移除InP底部通道覆蓋層(cap)。
在下面發明說明中，闡述的實施之各種態樣將使用由本領域具有通常知識之該些者通常運用的術語，用以對本領域具有通常知識的其它者傳達他們工作的內容。然而，對本領域具有通常知識的該些者將為明白的是，本發明可僅以所述態樣之中之一些來實踐。為了解釋的目的，提出特定數字、材料及組態以為了提供闡述之實施的徹底了解。然而，對本領域具有通常知識者將為明白的是，本發明可不以特定細節來實踐。在其它實例中，省略或簡化周知的特徵以為了不去模糊闡述的實施。
反過來，各種操作將以在了解本發明上最有幫助的方式說明為多個離散的操作；然而，說明的次序不應被理解為暗示這些操作必然次序相依的。特別是，這些運算不需要以提出的次序來進行。
在當於所附圖式中說明及繪示某些示範性實施例時，要了解的是，這類實施例僅為闡述性的且非限制性的，並且該些實施例並不限制於所繪示及說明的特定架構及安排，因為修改可對本領域中具有通常知識的該些者發生。
貫穿本說明書對於「一實施例」、「另一實施例」，或「實施例」的參考意味連同實施例說明的特別特徵、結構、或特性被包括在至少一實施例中。因此，在貫穿本說明書各處中詞彙「一實施例」及「實施例」之出現並不必然全指的是相同的實施例。進一步而言，特別特 徵、結構、或特性可在一或多個實施例中以任何合適的方式來結合。
再者，發明的態樣在於少於所有的單一揭示實施例的特徵。因此，下列詳細的發明說明之後的申請專利範圍係以各自獨立的請求項作為分開的實施例特此明文併入此詳細的發明說明中。在當示範性實施例已於此說明的同時，本領域具中通常知識的該些者將認知，該些示範性實施例能以如於此說明的修飾及變換來實踐。因此，本發明說明要被視為闡述性的而非限制。
圖1為依據一實施例闡述電子裝置結構的視圖100。如圖1所繪示，絕緣層102係沉積在基板101上。
溝槽103形成在絕緣層102中。在至少一些實施例中，溝槽103代表形成在基板101上的複數個溝槽其中一者。如在圖1中所繪示，溝槽103具有作為基板101之暴露部分的底部部分111和對立的側壁112。如在圖1中所繪示，溝槽103之底部部分111具有V形。在一實施例中，該底部部分111包含符合角度113的傾斜側壁104。
在實施例中，底部部分111係藉由將沿著(100)結晶面(crystallographic plane)(例如，Si(100))對齊的基板101之暴露部分蝕刻來形成。在一實施例中，蝕刻製程快速蝕刻了沿著(100)結晶面(例如，Si(100))對齊的基板之部分且在沿著(111)結晶面(例如，Si(111))對齊的基板之部分處慢下來。在一實施例中，當遇到Si(111)之部分而造成V形底部部分111時，蝕刻製程停止。
溝槽103具有深度D 114和寬度W 115。在一實施例中，深度114係由絕緣層102之厚度決定。在實施例中，溝槽之寬度係由電子裝置之寬度所決定。在至少一實施例中，電子裝置具有基於鰭的電晶體架構(例如，FinFET、三閘、GAA、基於奈米線的裝置、基於奈米帶的(nanoribbons based)裝置或任何其它電子裝置架構)。在一實施例中，溝槽103之寬度係自約5奈米(nm)到約300nm。在實施例中，溝槽之縱橫比(D/W)為至少1.5。
在實施例中，基板101包含半導體材料。在一實施例中，基板101為單晶半導體基板。在另一實施例中，基板101為多晶半導體基板。又在另一實施例中，基板101為非晶半導體基板。在實施例中，基板101為絕緣體上半導體(SOI；semiconductor-on-isolator)基板，包括塊體下基板、中間絕緣層以及頂部單晶層。頂部單晶層可包含任何半導體材料。
在各種實施中，基板可以例如為有機的、陶瓷的、玻璃的或半導體基板。在一實行中，半導體基板可為使用塊體矽(bulk silicon)或絕緣體上矽(silicon-on-insulator)子結構形成的晶體基板。在其它實行中，半導體基板可使用互替的材料來形成(其可或不可與矽結合)，其包括(但不限於)鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族或IV族材料之其它組合。雖然於此說明了基板自其形成的材料的些許範例，但可作為可在其上建立主動及被動裝置(例如，電晶體、記 憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置或任何其它電子裝置)的根基的任何材料可落入本發明的精神及範圍內。
在另一實施例中，基板101包含III-V族材料。一般而言，III-V族材料指的是複合半導體材料，其包含週期表之III族元素中至少一者，例如硼(「B」)、鋁(「Al」)、鎵(「Ga」)、銦(「In」)，以及包括週期表之V族元素中至少一者，例如氮(「N」)、磷(「P」)、砷(「As」)、銻(「Sb」)、鉍(「Bi」)。在實施例中，基板101包含InP、GaAs、InGaAs、InAlAs、其它III-V族材料或其任何組合。
在替代的實施例中，基板101包括IV族材料層。一般而言，IV族材料指的是半導體材料，包含周期表之IV族之一或多個元素，例如碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb)或其任何組合。在一實施例中，基板101包含矽層、鍺層、矽化鍺(SiGe)或其任何組合。
在一實施例中，基板101包括用於積體電路的一或多個金屬化互連層。在至少一些實施例中，基板101包括互連，例如通孔，其組態以連接金屬化層。在至少一些實施例中，基板101包括電子裝置，例如電晶體、記憶體、電容器、電阻器、光電裝置、開關以及任何其它主動及被動電子裝置，其可被電絕緣層分開，電絕緣層例如層間介電質、溝槽絕緣層或對電子裝置領域中具有通常知識之者已知的任何其它絕緣層。在一實施例中，基板包括一 或多個緩衝層，用以調和基板101與基板101上的一或多層之間的晶格不匹配(lattice mismatch)並且用以侷限晶格差排(lattice dislocation)及缺陷。
絕緣層102能為合適以將鄰近裝置絕緣且防漏的任何材料。在一實施例中，電絕緣層102為氧化物層，例如二氧化矽，或為由電子裝置設計所決定的任何其它電絕緣層。在一實施例中，絕緣層102包含層間介電質(ILD；interlayer dielectric)。在一實施例中，絕緣層102為低k介電質，其包括(但不限於)例如像是二氧化矽、氧化矽、碳摻雜氧化物(「CDO(carbon doped oxide)」)(例如，碳摻雜二氧化矽)、多孔二氧化矽(porous silicon dioxide)、氮化矽或其任何組合。在一實施例中，絕緣層102包括具有小於5之k值的介電材料。在一實施例中，絕緣層102包括具有小於2之k值的介電材料。在至少一些實施例中，絕緣層102包括氮、氧、聚合物(polymer)、磷矽酸鹽玻璃(phosphosilicate glass)、氟矽酸鹽(SiOF)玻璃、有機矽酸鹽玻璃(SiOCH)、由電子裝置設計決定的其它電絕緣層或其任何組合。在一實施例中，絕緣層102為淺溝槽隔離(STI；shallow trench isolation)層，用以提供將一鰭與在基板101上的其它鰭隔離的場隔離區(field isolation region)。在一實施例中，絕緣層102之厚度為至少10nm。在一非限定範例中，層之厚度為在從約10nm到約2微米(μm)的近似範圍中。
在實施例中，絕緣層係使用一或多個沉積技 術在基板上沉積，像是(但不限於)化學汽相沉積(「CVD(chemical vapour deposition)」)、物理汽相沉積(「PVD(physical vapour deposition)」)、分子束磊晶(「MBE(molecular beam epitaxy)」)、有機金屬化學汽相沉積(「MOCVD(metalorganic chemical vapor deposition)」)、原子層沉積(「ALD(atomic layer deposition)」)、旋塗(spin-on)或對微電子裝置製造領域中具有通常知識之者已知的其它絕緣沉積技術。在一實施例中，溝槽103係使用對微電子裝置製造領域中具有通常知識之者已知的一或多個圖案化及蝕刻技術來形成於絕緣層102中。
圖2為依據一實施例在半導體層107係沉積於溝槽103內基板101之部分上緩衝層105上的半導體層106上之後類似於圖1的視圖200。如圖2中所繪示，緩衝層105係沉積到溝槽103之側壁112之間的底部部分111上。沉積緩衝層105以調和在基板101與緩衝層105上面一或多層之間的晶格不匹配並且用以侷限晶格差排及缺陷。
在實施例中，緩衝層105具有基板101與半導體層106之晶格參數之間的晶格參數。一般而言，晶格常數為典型參照為在晶體晶格中單元胞(unit cell)之間距離的晶格參數。晶格參數為不同材料之間結構相容性之測量。在一實施例中，緩衝層105具有漸變的帶隙，其從與基板101之介面逐漸地改變到與鰭下(subfin)層的介面。在各種實施例中，緩衝層105可具有不同數目的層或簡單的為單一層。如在圖2中所繪示，半導體層106係沉積到溝槽 103之側壁112之間緩衝層105之頂部表面上。在至少一些實施例中，緩衝層105並未沉積到溝槽103中而半導體層106係直接沉積到溝槽103之底部部分111上。
在一實施例中，溝槽103之縱橫比D/W決定緩衝層105之厚度。在實施例中，緩衝層105之厚度係使用縱橫比捕獲(ART)使得源自晶格不匹配的缺陷在緩衝層內被捕獲並且防止被蔓生到半導體層106中。
在一實施例中，緩衝層105具有足夠的厚度而出現在底部部分111之大多數的缺陷不會到達緩衝層105之頂部表面。在一實施例中，緩衝層105之厚度為至少約5nm。在一實施例中，緩衝層105之厚度係自約5nm到約500nm。
在一實施例中，緩衝層105包含III-V族材料層。在實施例中，基板101為矽基板，並且緩衝層105包含III-V族材料層，例如GaAs、InGaAs、InAs、InAlAs、其它III-V族材料或其任何組合。
在一實施例中，半導體層106和107之各者為III-V族半導體層。在一實施例中，沉積半導體層107以形成通道部分和在之後製程中的源極/汲極部分，如在下面更詳細的說明。在一實施例中，半導體層106為蝕刻停止層，用以選擇性地蝕刻半導體層107之部分來形成源極/汲極凹陷。在一實施例中，半導體層106具有大於半導體層107之帶隙的帶隙。在一實施例中，半導體層106之帶隙為約1.35電子伏特(eV)而半導體層107之帶隙為約0.7eV。
在一實施例中，III-V族半導體層106包含V族材料，其不同於III-V族半導體層107之V族材料。例如，半導體層107為III-As半導體層，而半導體層106為III-P半導體層。在一實施例中，III-V族半導體層106包含磷化銦(InP)、磷化鎵(GaP)、磷化銦鎵(InGaP)或其任何組合。在一實施例中，III-V族半導體層107包含砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)、銻化銦鎵(InGaSb)或其任何組合。在一實施例中，半導體層107為InGaAs層、半導體層106為InP層以及緩衝層105為GaAs層。在一實施例中，半導體層107為In0.53Ga0.47As層。在一實施例中，半導體層107和半導體層106具有實質匹配晶格常數且對緩衝層105具有不大於約4%的晶格不匹配，用以降低在半導體層107之通道部分中的缺陷密度。
在一實施例中，半導體層106之厚度係自約2奈米(nm)到約20nm。在至少一些實施例中，在半導體層106上的半導體層107為一部分的鰭，如下面更詳細地說明的。
在至少一些實施例中，緩衝層105係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個磊晶技術透過溝槽103沉積到基板101之暴露部分上，磊晶技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它磊晶生長技術。在至少一些實施例中，半導體層106係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個磊晶技術沉積到緩衝層105上，磊晶技 術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它磊晶生長技術。在至少一些實施例中，半導體107係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個磊晶技術沉積到半導體層106上，磊晶技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它磊晶生長技術。
圖3為依據一實施例在絕緣層102被凹陷以形成鰭301且犧牲層108-1沉積在該鰭上之後類似於圖2的視圖300。圖4為依據一實施例闡述在圖3中描繪之電子裝置結構的透視圖400。視圖300為依據一實施例闡述在圖4中沿著軸A-A’(「閘切視圖(gate cut view)」)繪示之電子裝置結構的剖面視圖。圖5為依據一實施例闡述在圖4中沿著軸B-B’源極-汲極切視圖(source-drain cut view)描繪之電子裝置結構的剖面視圖500。
如在圖3、4及5中所繪示，鰭301包含頂部部分302和對立側壁303。如在圖3及4中所繪示，鰭301包含緩衝層105上半導體層106上的半導體層107之部分，其自凹陷的絕緣層102的頂部表面突出。
在實施例中，鰭之長度實質大於寬度。如在圖3及4中所繪示，絕緣層102被凹陷下至預定的深度，其界定相對於絕緣層102之頂部表面的鰭301之高度。鰭301之高度和寬度典型地由設計所決定。在實施例中，鰭301之高度係自約10nm到約100nm，而鰭301之寬度係自約3nm到約20nm。
在一實施例中，形成鰭301的步驟包含將圖案化的硬掩膜(未繪示)沉積到半導體層107上，而接著凹陷絕緣層102到預定的深度。在一實施例中，絕緣層102係藉由選擇性蝕刻技術來凹陷，像是(但不限於)使用實質對鰭材料具有高敏感度的化學之技術的濕蝕刻、乾蝕刻或其任何組合。在一實施例中，絕緣層102對鰭材料之蝕刻速率的比率為至少10：1。在一實施例中，在凹陷絕緣層102之後，圖案化硬掩膜係藉由對微電子裝置製造領域中具有通常知識之者已知的化學機械研磨(CMP；chemical mechanical polishing)法來移除。
在另一實施例中，形成鰭301的步驟包含使用一或多個沉積技術在基板101上緩衝層105上半導體層106上沉積半導體層107，沉積技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或對微電子裝置製造領域中具有通常知識之者已知的其它沉積技術。使用對微電子裝置製造領域中具有通常知識之者已知的一或多個鰭圖案化及蝕刻技術來圖案化及蝕刻包含在緩衝層105上半導體層106上的半導體層107之堆疊，用以形成鰭301。絕緣層102係沉積到預定厚度，相鄰於在基板101上鰭堆疊之側壁的部分。
又在另一實施例中，形成鰭301的步驟包含在溝槽103中且在絕緣層102之頂部上沉積緩衝層105。接著使用對微電子裝置製造領域中具有通常知識之者已知的化學機械研磨(CMP)法來研磨緩衝層105回至與絕緣層102之 頂部部分為平面的。半導體層106接著選擇性生長在緩衝層105之平面化的表面上。半導體層107接著選擇性生長在半導體層106之頂部表面上。在至少一些實施例中，半導體層106與半導體層107之各者係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個選擇性磊晶技術來選擇性地生長，選擇性的磊晶技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它選擇性磊晶生長技術。
如在圖3、4及5中所繪示，犧牲(虛設)閘極電極堆疊108係沉積在鰭301之通道部分401上。在一實施例中，之後在製程中移除虛設閘極電極堆疊108。如在圖4及5中所繪示，間隔層109係形成於閘極電極堆疊108之相對的側壁上。在一實施例中，虛設閘極電極堆疊108和間隔層109周圍包繞包括通道部分401的鰭301之部分，如由在圖5中描繪的虛線501所指示。如在圖3、4及5中所繪示，虛設閘極電極堆疊108係沉積在鰭301之通道部分401的頂部部分302和對立側壁303。如在圖5中所繪示，虛設閘極電極堆疊108具有頂部部分和由界定鰭301之通道部分401的長度的距離所分開的側向相對的側壁。在一實施例中，通道部分401之長度係自約5奈米(nm)到約300nm。在一實施例中，通道部分401之長度係自約10nm到約30nm。在一實施例中，虛設閘極電極堆疊108包含在虛設閘極介電質(未繪示)上的虛設閘極電極。在一實施例中，虛設閘極電極堆疊為直接沉積在鰭301之通道部分401上的虛設閘極電 極。在一實施例中，虛設閘極電極堆疊108為多晶矽(polysilicon)層。示範性虛設闡極介電材料包括二氧化矽，且示範性虛設閘極電極材料包括多晶矽，雖然任何合適的虛設/犧牲閘極電極介電質及/或電極材料能被使用於閘極電極堆疊108。在至少一些實施例中，虛設閘極電極堆疊108係使用對微電子裝置製造領域中具有通常知識之者已知的一或多個虛設閘極電極堆疊形成技術。
如在圖4及5中所繪示，半導體層107包含用以在由於閘極電極堆疊108之相對側處的間隔層109界定的鰭301之面積上形成源極/汲極區的部分701。在至少一些實施例中，間隔層109係使用對微電子裝置製造領域中具有通常知識之者已知的一或多個間隔層沉積技術來形成。在一實施例中，間隔層109為氮化物間隔層(例如，氮化矽)、氧化物間隔層、碳化物間隔層(例如，矽碳化物)或其它間隔層。
圖6為依據一實施例在源極/汲極凹陷601形成於半導體層107中之後類似於圖5的視圖600。在一實施例中，形成凹陷601的步驟包含選擇性地蝕刻半導體層107之部分701。在一實施例中，選擇性地蝕刻半導體層107之部分701下至半導體層106，其作為蝕刻停止層。如在圖6中所繪示，半導體層106藉由蝕刻半導體層107實質維持完整的。
在傳統的技術中，使用時間來控制蝕刻源極/汲極凹陷。典型地，時控的蝕刻(timed etch)並非準確。時 控的蝕刻可能造成太淺的凹陷，其增加寄生源極/汲極電阻。時控的蝕刻可能造成蝕刻進入GaAs緩衝層，其會增加漏電流。不似傳統的技術，作為蝕刻停止層的半導體層106被使用來精確地控制源極/汲極凹陷601之深度，其相較於傳統裝置之者確保寄生源極/汲極電阻和漏電流為實質較低的。
在一實施例中，半導體層107之蝕刻速率為實質大於半導體層106之蝕刻速率。在一實施例中，半導體層107之蝕刻速率對半導體層106之蝕刻速率的比率為至少10：1。
在一實施例中，使用對微電子裝置製造領域中具有通常知識之者已知的一或多個選擇性蝕刻技術選擇性地對半導體層106移除半導體層107之部分701，像是(但不限於)濕蝕刻、乾蝕刻或其任何組合。在至少一些實施例中，InGaAs之半導體層107之部分701係使用包含硫酸，或檸檬酸或具有過氧化氫(H2O2)的氫氟酸(HF)的化學來選擇性地對InP之半導體層106濕蝕刻。
圖7為依據一實施例在源極/汲極部分(區)711形成於凹陷601中之後類似於圖6的視圖700。如在圖7中所繪示，將源極/汲極部分711沉積鄰近在半導體層106之暴露部分上半導體層107之間隔層109及通道部分401的外側側壁。在一實施例中，如在圖7中所繪示，沉積源極/汲極部分711至使得間隔層109之外側側壁的上部暴露的厚度。
在一實施例中，形成源極/汲極區711的步驟包 含在凹陷601中沉積重摻雜的半導體材料。在一實施例中，源極/汲極區之材料類似於半導體層107之材料之者。在另一實施例中，源極/汲極區711之材料不同於半導體層107的材料。在一實施例中，半導體層107之通道部分和源極/汲極部分711為InGaAs部分。
在一實施例中，在源極/汲極區711中的摻雜濃度實質大於在半導體層107中的摻雜濃度。在至少一些實施例中，源極/汲極區711係由相同的導電性類型(像是N型或P型導電性)形成。在另一實施例中，源極和汲極區711係摻雜相對類型的導電性以形成穿隧場效電晶體(TFET；tunnel field effect transistor)。典型地，TFET裝置結構包含P型源極區、本質通道區以及N型汲極區，在其中本質區之靜電電位係由閘極終端所控制。
在實施例中，源極/汲極區711具有在約1x10^19atoms(原子)/cm^3和約1x10^21atoms(原子)/cm^3之間的摻雜濃度。在實施例中，通道部分401為本質的或未摻雜的。在實施例中，通道部分401被摻雜到例如在約1x10^16到1x10^19atoms/cm^3之間的導電性等級。在實施例中，當通道部分被摻雜時，其典型地被摻雜為源極/汲極部分之相對的導電性類型。例如，當源極/汲極區為N型導電性時，通道區域會被摻雜為P型導電性。相同的，當源極/汲極區為P型導電性時，通道區域會被摻雜為N型導電性。以此方式，基於鰭的電晶體能被分別形成為NMOS電晶體或PMOS電晶體其一者。通道部分能被均勻地摻雜 或非均勻地摻雜或以相異濃度摻雜來提供特定電及效能特性。例如，若想要，通道部分能包括環狀區(halo region)。源極/汲極區711能由均勻的濃度形成或能包括不同濃度或摻雜輪廓之子區域，像是尖端區(例如，源極/汲極延伸)。在實施例中，源極/汲極區711具有相同的摻雜濃度和輪廓。在實施例中，源極/汲極區711之摻雜濃度及輪廓變化以獲得特定電特性。在一實施例中，位在源極/汲極區711之間的鰭301的部分界定電晶體的通道部分。通道部分亦能被界定為由閘極電極包圍的半導體鰭301之面積。然而，有時源極/汲極區711可透過例如擴散在閘極電極下面稍微地延伸，用以界定稍微小於閘極電極長度(Lg)的通道部分。在至少一些實施例中，源極/汲極區711透過例如擴散稍微在間隔層109下面延伸，用以界定稍微小於通道部分401之長度的通道部分的長度。
在至少一些實施例中，源極/汲極部分711係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個沉積技術沉積到凹陷601中，沉積技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它沉積技術。
圖8為依據一實施例在絕緣層801沉積於源極/汲極部分711之頂部表面上之後類似於圖7的視圖800。依據一實施例，在圖8中描繪沿著軸C-C’之電子裝置結構的剖面視圖係闡述於圖3中。在一實施例中，絕緣層801能為合適對鄰近裝置絕緣且防漏的任何材料。在一實施例中， 絕緣層801為氧化物層，例如二氧化矽，或為由電子裝置設計所決定的任何其它電絕緣層。在一實施例中，絕緣層801包含層間介電質(ILD；interlayer dielectric)。在一實施例中，絕緣層801為低k介電質，其包括(但不限於)例如像是二氧化矽、氧化矽、碳摻雜氧化物(「CDO(carbon doped oxide)」)(例如，碳摻雜二氧化矽)、多孔二氧化矽(porous silicon dioxide)、氮化矽或其任何組合。
在實施例中，絕緣層係使用沉積技術其中一者在基板上沉積，像是(但不限於)化學汽相沉積(「CVD」)、物理汽相沉積(「PVD」)、分子束磊晶(「MBE」)、有機金屬化學汽相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋塗或對微電子裝置製造領域中具有通常知識之者已知的其它絕緣沉積技術。在一實施例中，絕緣層801係沉積在源極/汲極部分711上且在間隔層109與閘極電極堆疊108之頂部部分上。接著使用對微電子裝置製造領域中具有通常知識之者已知的化學機械研磨(CMP)法來研磨絕緣層801回至與間隔層109和閘極電極堆疊108之頂部部分成為平面的。
圖9A為依據一實施例在從鰭301之通道部分401的頂部部分302和對立側壁303移除虛設閘極電極堆疊108之後，類似於圖8的視圖900。圖10為依據一實施例在圖9中描繪沿著軸D-D’之電子裝置結構的剖面視圖1000。如在圖9A中所繪示，溝槽904係藉由移除虛設閘極電極堆疊108來形成。溝槽具有由間隔層109形成的對立側壁及底 部，該底部為通道部分401之頂部表面905。能使用對電子裝置製造領域中具有通常知識之者已知的一或多個虛設閘極電極堆疊移除技術來移除虛設閘極電極堆疊。
圖9B為依據一實施例在將閘極電極層903沉積於鰭之通道部分上的閘極介電層902上且形成導電層901於絕緣層801中的開口中以提供對源極/汲極區711的接觸之後類似於圖9A的視圖910。如在圖9B中所繪示，閘極介電層902係沉積在溝槽904之側壁和底部905上，而閘極電極層903係沉積在閘極介電層902上。如在圖9B中所繪示，將絕緣層801凹陷以暴露間隔層109之外側側壁的上部分。
在一實施例中，閘極電極層903係沉積在包括鰭301之通道部分401的頂部部分302和側壁303的三側上的閘極介電層902上。在一實施例中，在圖9B中描繪的電子裝置結構為三閘電晶體結構。
在一實施例中，導電層901包含金屬，例如銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其它金屬層或其任何組合。
在替代的實施例中，可被使用於接觸層的導電材料之範例為(但不限於)金屬，例如銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其它導電材料或其任何組合。
在實施例中，導電層901係使用導電層沉積技術之一者來沉積，像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗、無電電鍍、電鍍或對微電子裝置製造領域中具有通常知識之者已知的其它沉積技術。
在實施例中，閘極介電層902為氧化物層，例如氧化矽層、氧化鋁層、含鉿氧化物或其任何組合。在一實施例中，閘極介電層902為高k介電材料，例如氧化鉿、矽氧化鉿、氧化鉿鋯(HfxZryOz)、氧化鑭(La2O3)、氧化鑭鋁、氧化鋯、矽氧化鋯、氧化鉭、矽酸鉭(TaSiOx)、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁(例如，Al2O3)、氧化鉛鈧鉭以及鈮酸鉛鋅或其它高k介電材料。在一實施例中，閘極介電層之厚度係自約2埃(Å)到約20Å。
在替代的實施例中，閘極介電層係使用沉積技術之一者來沉積，像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或對微電子裝置製造領域中具有通常知識之者已知的其它沉積技術。在至少一些實施例中，閘極介電層係使用對微電子裝置製造領域中具有通常知識之者已知的一或多個閘極介電層圖案化及蝕刻技術來圖案化及蝕刻閘極介電層。
閘極電極層903能由任何合適的閘極電極材料形成。閘極電極可包含有含金屬材料，例如Pt/Au、Ti/Au、Ti/Pt/Au或另一種材料或多種材料。在各種實施例中，可選取閘極電極層903之材料或多個材料來提供所欲 的功函數或來被適當地摻雜以促進歐姆接觸(ohmic contact)。在實施例中，閘極電極層903能為金屬閘極電極層，像是(但不限於)鎢、鉭、鈦及他們的氮化物。要理解的是，閘極電極層不需要必然為單一材料而可以為薄膜之複合的堆疊，像是(但不限於)多晶矽/金屬電極或金屬/多晶矽電極。閘極電極層903能使用閘極電極層沉積技術之一者來沉積，像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗、無電電鍍、電鍍或對微電子裝置製造領域中具有通常知識之者已知的其它沉積技術。
圖11A為依據另一實施例在移除虛設閘極電極堆疊108以及移除緩衝層105之部分以釋出鰭301之部分來形成GAA電晶體結構之後類似於圖8的視圖1100。如在圖11A中所繪示，從鰭301之頂部部分302與通道部分401之對立側壁303來移除虛設閘極電極堆疊108以形成溝槽1102。溝槽1102具有由間隔層109形成的對立側壁及底部，該底部為通道部分401之頂部表面1103。能使用對電子裝置製造領域中具有通常知識之者已知的一或多個虛設閘極電極堆疊移除技術來移除虛設閘極電極堆疊。
選擇性移除在半導體層107之通道部分下面半導體層106之底部表面1104下面的緩衝層105之部分來在基板101之上部的表面1106與底部表面1104之間形成間隙1101以釋出鰭301之部分用以形成GAA裝置。如在圖11A中所繪示，間隙1101係由底部表面1104、表面1106及為緩衝層105之剩餘部分的側壁之對立側壁1105所界定。
在一實施例中，使用對微電子裝置製造領域中具有通常知識之者已知的一或多個選擇性蝕刻技術選擇性地對半導體層106和半導體層107蝕刻緩衝層105之部分，該選擇性蝕刻技術像是(但不限於)濕蝕刻、乾蝕刻或其任何組合。在至少一些實施例中，使用包含具有H2O2的氫氧化銨(NH4OH)的化學選擇性對InP之半導體層106和InGaAs之半導體層107蝕刻GaAs之緩衝層105之部分。
圖11B為依據一實施例在將閘極電極層903沉積於鰭之通道部分上閘極介電層902上且形成導電層901於絕緣層801中的開口中以提供對源極/汲極區711的接觸之後類似於圖11A的視圖1110。圖11B闡述具有在間隔層109下方稍微延伸的源極/汲極區711的實施例。圖11C為依據一實施例在圖11B中描繪沿著軸E-E’之電子裝置結構之部分的剖面視圖1120。
如在圖11B及11C中所繪示，在間隙1101之底部表面1104、表面1106及側壁1105上，閘極介電層902係沉積在溝槽1102之側壁和底部上，而閘極電極層903係沉積在閘極介電層902上。如在圖11B及11C中所繪示，閘極電極層903係在鰭301之通道部分的上方及所有側附近(包括頂部部分302、側壁303以及底部表面1104)沉積在閘極介電層902上。
在一實施例中，在圖11B中描繪的電子裝置結構為GAA電晶體結構。如在圖11B中所繪示，底部閘極電極堆疊1111包含在鰭301之通道部分之底部表面1104上在 閘極介電層902之部分上的閘極電極層903的部分。在一實施例中，部分的半導體層106(其為在閘極介電層下面沉積之一部分的電晶體通道)作為覆蓋層，用以降低在底部閘極電極堆疊1111處的閘極引致汲極漏(GIDL；gate induced drain leakage)電流。如在圖11B中所繪示，通道部分401之邊緣並未對準間隔層109之外部側壁。如在圖11B中所繪示，通道部分401之邊緣稍微底切間隔層109之外部側壁。在一實施例中，在圖11B中描繪的電子裝置結構為GAA電晶體結構。
圖11D為依據一實施例闡述在移除於半導體層107之通道部分下方的半導體層106之部分之後以及在將閘極電極層903沉積於閘極介電層902上之後類似於圖11A的電子裝置結構之部分的閘切視圖1130。閘切視圖1130為依據一實施例類似於圖11C之視圖1120的視圖。圖11D與圖11C不同在於選擇性移除了在半導體層107之通道部分下面的半導體層106之部分。在此實施例中，閘極電極層903沉積在閘極介電層902上，該閘極介電層沉積在鰭之通道部分之上及所有側附近，包括半導體層107之頂部部分302、側壁303及底部部分1131。
在一實施例中，使用對微電子裝置製造領域中具有通常知識之者已知的一或多個選擇性蝕刻技術選擇性地對半導體層107之通道部分移除半導體層106之部分，選擇性蝕刻技術像是(但不限於)濕蝕刻、乾蝕刻或其任何組合。在至少一些實施例中，使用包含高濃度的鹽酸 (HCl)的化學選擇性對InGaAs之半導體層107之通道部分濕蝕刻InP之半導體層106之部分。在至少一些實施例中，在蝕刻溶液中HCl之濃度為至少1：1。
圖12為依據另一實施例在將閘極電極層1203沉積在鰭之通道部分上的閘極介電層1201上之後類似於圖11A的視圖1200。圖13為依據一實施例闡述在圖12中描繪沿著軸F-F’之電子裝置結構之部分的剖面視圖1300。
在一實施例中，閘極電極層1203代表閘極電極層903。在一實施例中，閘極介電層1201代表閘極介電層902。如在圖12及13中所繪示，在間隙1101之底部表面1104、表面1106及側壁1105上，閘極介電層1201係沉積在溝槽1102之側壁和底部上，而閘極電極層903係沉積在閘極介電層902上。如在圖12及13中所繪示，絕緣層1205係沉積在閘極電極層1203之部分上。在一實施例中，絕緣層1205代表上面對照絕緣層102所述的絕緣層其中一者。如在圖12及13中所繪示，閘極電極層1203係沉積在閘極介電層1201上，該閘極介電層在為一部分的鰭301之通道部分之半導體層106(包括頂部部分302、側壁303及底部表面1104)之上及所有側附近。在一實施例中，半導體層106之底部表面1104作為覆蓋層以用降低在閘極電極層1203之底部部分處的寄生漏電流。如在圖12中所繪示，通道部分401之邊緣對準間隔層109之外部側壁。在一實施例中，在圖12及13中描繪的電子裝置結構為GAA電晶體結構。
圖14為依據另一實施例在於絕緣層801中的開 口中形成導電層1401以提供對源極/汲極區711的接觸之後類似於圖12的視圖1400。在一實施例中，導電層1401代表導電層901。圖15代表依據一實施例闡述在圖14中描繪沿著軸H-H’之電子裝置結構之部分的剖面視圖1500。依據一實施例，在圖14中描繪沿著軸G-G’之電子裝置結構之部分的剖面視圖係由在圖13中的剖面視圖1300代表。
如在圖14及15中所繪示，源極/汲極區711之各者包含鰭1503，其具有複數個側1501。半導體層106之鰭部分1502係在鰭1503的下面。在一實施例中，源極/汲極區鰭1503係沉積在半導體層106之鰭部分1502的所有側上，如在圖15中所繪示。在一實施例中，源極/汲極區鰭1503係延伸到半導體緩衝層105之側壁的上部上，如在圖15中所繪示。
圖16為依據另一實施例在將閘極電極層1203沉積於鰭之通道部分上的閘極介電層1201上且形成導電層1401於絕緣層801中的開口中以提供對源極/汲極區711的接觸之後類似於圖11A的視圖1600。圖17為依據一實施例闡述在圖16中描繪沿著軸I-I’之電子裝置結構之部分的剖面視圖1700。依據另一實施例，在圖16中描繪沿著軸K-K’之電子裝置結構之部分的剖面視圖係由在圖15中的剖面視圖1500代表。
圖18為依據另一實施例在將閘極電極層1203沉積於鰭之通道部分上閘極介電層1201上且形成導電層1401於絕緣層801中的開口中以提供對源極/汲極區711的 接觸之後類似於圖11A的視圖1800。在圖16及18中描繪的電子裝置結構與在圖14中描繪的電子裝置結構不同在於在鰭301之通道部分401下面的半導體層106之部分被選擇性地移除。
如在圖16中所繪示，完全地移除在鰭301之通道部分401下面的半導體層106之部分，使得閘極介電層1201係直接沉積在通道部分401之底部側上。如在圖17中所繪示，閘極電極層1203沉積在閘極介電層1201上，該閘極介電層沉積在鰭301之通道部分401之上及所有側附近，包括半導體層107之頂部部分302、側壁303及底部部分1131。如在圖16及17中所繪示，絕緣層1205係沉積在閘極電極層1203之部分上，如上面相對圖12及13所述。
如在圖18中所繪示，將在通道部分401下面的半導體層106之部分部分地移除到厚度1801，使得閘極介電層1201沉積在通道部分401之底部側下面半導體層106之剩餘部分上。
在一實施例中，使用對微電子裝置製造領域中具有通常知識之者已知的一或多個選擇性蝕刻技術選擇性地對半導體層107之通道部分401移除半導體層106之部分，選擇性蝕刻技術像是(但不限於)濕蝕刻、乾蝕刻或其任何組合。在至少一些實施例中，使用包含高濃度的鹽酸(HCl)的化學選擇性對InGaAs之半導體層107之通道部分濕蝕刻InP之半導體層106之部分。在至少一些實施例中，在蝕刻溶液中HCl之濃度為至少1：1。
圖19為依據另一實施例闡述電子裝置結構之部分的視圖1900。圖20為依據另一實施例闡述在圖19中描繪沿著軸J-J’之電子裝置結構之部分的剖面視圖2000。依據另一實施例，在圖19中描繪沿著軸L-L’之電子裝置結構之部分的剖面視圖係由在圖15中的剖面視圖1500代表。
如在圖19及20中所繪示，閘極電極層1203係沉積在鰭之通道部分401上的閘極介電層1201。在絕緣層801中的開口中形成導電層1401以提供對源極/汲極區711的接觸。在圖19及20中描繪的電子裝置結構與在圖13及14中描繪的電子裝置結構不同在於半導體層1901沉積在半導體層107之通道部分401之頂部表面上。
如在圖19及20中所繪示，包含在閘極介電層1201上閘極電極層1203的上閘極電極堆疊1902係沉積在半導體層107之通道部分401之上表面1903上的半導體層1901上。在一實施例中，半導體層1901代表上面對照半導體層106所述的一或多個半導體層。
如在圖19及20中所繪示，底部閘極電極堆疊1904包含在半導體層106之底部表面2003上在閘極介電層1201之部分上的閘極電極層1203的部分。如在圖19及20中所繪示，閘極電極層1203係在半導體層106之鰭2004上及所有側附近(包括頂部部分2001、側壁2002以及底部表面2003)沉積在閘極介電層1201上。在一實施例中，半導體層1901之厚度係自約2nm到約10nm。在一實施例中，InP之半導體層1901係沉積在InP之半導體層106上InGaAs之半 導體層107之通道部分的上表面上。
在至少一些實施例中，半導體層1901係使用對微電子裝置製造之領域中具有通常知識之者已知的一或多個磊晶技術來沉積，磊晶技術像是(但不限於)CVD、PVD、MBE、MOCVD、ALD、旋塗或其它磊晶生長技術。
圖21為依據另一實施例闡述電子裝置結構之部分的視圖2100。依據另一實施例，在圖21中描繪沿著軸A-A’之電子裝置結構之部分的剖面視圖係由在圖13中的剖面視圖1300代表。依據另一實施例，在圖21中描繪沿著軸B-B’之電子裝置結構之部分的剖面視圖係由在圖15中的剖面視圖1500代表。圖22為依據另一實施例闡述在圖21中描繪沿著軸C-C’之電子裝置結構之部分的剖面視圖2200。
在圖21中描繪的電子裝置結構與在圖14中描繪的電子裝置結構不同在於半導體層106包含溝槽2101，其具有對立的側壁部分2103和底部2104。半導體層107之通道部分401係在溝槽2101之底部2104和對立的側壁部分2103上。介電層1201之部分係沉積在半導體層107之通道部分401上及在半導體層106之側壁部分2103上。凹陷半導體層106以形成凹陷部分2105。如在圖21中所繪示，源極/汲極部分711係沉積在凹陷部分2105和側壁部分2103以降低在閘極電極層1203之上部處的寄生漏電流。
在一實施例中，使用對微電子裝置製造領域中具有通常知識之者已知的一或多個選擇性蝕刻技術形成 溝槽2101且選擇性地對半導體層107之通道部分進行凹陷半導體層106之部分，選擇性蝕刻技術像是(但不限於)濕蝕刻、乾蝕刻或其任何組合。在至少一些實施例中，使用包含高濃度的鹽酸(HCl)的濕蝕刻化學形成溝槽2101且選擇性對InGaAs之半導體層107之通道部分進行凹陷InP之半導體層106之部分。在至少一些實施例中，在蝕刻溶液中HCl之濃度為至少1：1。
間隔層109係沉積在半導體層106之側壁部分2103上，如在圖21及22中所繪示。間隔層109之各者係沉積在半導體層106之頂部表面及對立的側壁部分2103上，如在圖22中所繪示。
如在圖21中所繪示，閘極電極層1203係沉積在鰭之通道部分401上的閘極介電層1201上。如上所述，在絕緣層801中的開口中形成導電層1401以提供對源極/汲極區711的接觸。
圖23為依據另一實施例闡述電子裝置結構之部分的視圖2300。在圖23中描繪的電子裝置結構與在圖21中描繪的電子裝置結構不同在於半導體層1901沉積在半導體層107之通道部分401的頂部表面及半導體層之側壁部分2103之頂部表面上。在一實施例中，半導體層1901代表上面對照半導體層106所述的一或多個半導體層。
圖24闡述包括本發明之一或多個實施例的中介層2400。中介層2400為使用來將第一基板2402橋接到第二基板2404的中介基板。第一基板2402可例如為積體電路 晶粒，其包括電晶體、二極體或其它具有如於此所述具有源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層之基於半導體的裝置。第二基板2404可例如為記憶體模組、電腦主機板或包括電晶體、二極體或其它具有如於此所述具有源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層之基於半導體的裝置的積體電路晶粒。一般而言，中介層2400之目的是要將連接分散成較寬的間距或將連接重定路徑成不同的連接。例如，中介層2400可將積體電路晶粒耦接到球格陣列(BGA；ball grid array)2406，其隨後能耦接到第二基板2404。在一些實施例中，第一及第二基板2402/2404係附接到中介層2400之相對側。在其它實施例中，第一及第二基板2402/2404係附接到中介層2400之相同側。並且在進一步實施例中，三或更多的基板係藉由中介層2400的方式來互連。
中介層2400可由環氧樹脂(epoxy resin)、玻璃纖維加強的環氧樹脂、陶瓷材料、或像是聚亞醯胺(polyimide)的聚合物材料形成。在進一步實行中，中介層可由互替的剛性或彈性材料形成，其可包括上面所述用於在半導體基板中使用的相同材料，像是矽、鍺以及其它III-V族或IV族材料。
中介層可包括金屬互連2408、通孔2410以及直通矽穿孔(TSV)2412。介電層2400可更包括嵌入式裝置2414，其包括如於此所述包括源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層的被動及主動裝置。這類裝置包括(但 不限於)電容器、解耦合電容器(decoupling capacitor)、電阻器、電感器、熔絲、二極體、變壓器、感測器以及靜電放電(ESD；electrostatic discharge)裝置。更多複雜的裝置，像是射頻(RF；radio-frequency)裝置、功率放大器、電源管理裝置、天線、陣列、感測器以及MEMS裝置，亦可在中介層2400上形成。依據本發明之實施例，可在中介層2400之製造中使用於此揭示的設備或製程。
圖25依據本發明之一實施例闡述計算裝置2500。計算裝置2500可包括若干個組件。在一實施例中，這些組件係附接至一或多個主機板。在替代的實施例中，這些組件被製造到單一晶片上系統(SoC)晶粒上而非主機板。在計算裝置2500中的組件包括(但不限於)積體電路晶粒和至少一通訊晶片2508。在一些實施中，通訊晶片2508被製造為部分的積體電路晶粒。積體電路晶粒可包括處理器2504，像是中央處理單元(CPU)，包括常使用為快取記憶體的晶粒上記憶體2506，其能由像是嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技藝來提供。
計算裝置2500可包括可或不可實體地且電性地耦接至主機板或在SoC晶粒內製造的其它組件。這些其它組件包括(但不限於)揮發性記憶體2501(例如，DRAM)、非揮發性記憶體2512(例如，ROM或快閃記憶體)、圖形處理單元2514(GPU)、數位信號處理器(DSP)、密碼處理器(在硬體內執行密碼演算法的專門處理 器)、晶片組2520、天線2522、顯示器或觸控螢幕顯示器2524、觸控螢幕顯示器控制器2526、電池2528或其它電源、全球定位系統(GPS)裝置2544、功率放大器(PA)2515、羅盤、運動共處理器或感測器2532(其可包括加速度計、陀螺儀及羅盤)、揚聲器2534、攝像機2536、使用者輸入裝置(像是鍵盤、滑鼠、觸控筆(stylus)及觸控板)以及大量儲存裝置(像是硬碟驅動、光碟(CD)、數位多功能光碟(DVD)等等)。
通訊晶片2508賦能無線通訊用於傳輸資料到計算裝置2500及從計算裝置2500傳輸資料。可使用術語「無線」及其衍生來描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態媒體之調變的電磁射線來通訊資料。該術語並非暗示關聯的裝置不包含任何線，雖然在一些實施例中他們可能沒有。通訊晶片2508可實行若干個無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE；long term evolution)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生以及指定為3G、4G、5G及以上的任何其它無線協定。計算裝置2500可包括複數個通訊晶片2508。舉例而言，第一通訊晶片2508可專用於像是Wi-Fi和藍牙的較短範圍無線通訊，並且第二通訊晶片2508可專用於像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者的較長範 圍無線通訊。
術語「處理器」可指的是裝置或從暫存器及/或記憶體處理電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的電子資料之裝置的部分。一或多個組件(例如，積體電路晶粒、通訊晶片2508、GPU 2514、密碼處理器、DSP、晶片組2520)以及其它組件可包括依據本發明之實施例形成的一或多個源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層。在進一步實施例中，在計算裝置2500內收置的另外的組件可包含依據本發明之實施例形成的一或多個源極/汲極凹陷蝕刻停止層及底部寬隙覆蓋層。
在各種實行中，計算裝置2500可為膝上型電腦、易網機(netbook)電腦、筆記型電腦、超輕薄筆電(ultrabook computer)、智慧型電話、平板、個人數位助理(PDA；personal digital assistant)、超級行動PC(ultra-mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜音樂播放器或數位錄影機。在進一步實行中，計算裝置2500可為處理資料的任何其它電子裝置。
本發明之闡明的實施之上面的說明，包括在摘要中所描述者，並不打算為窮舉的或將本發明限制為揭露的精準的形式。在當為了闡述的目的於此說明本發明的特定實施和用於本發明的範例的同時，如在相關領域中具有通常知識者所認知，在本發明之範圍內各種等效修飾為 可能的。
可按照上述詳細的說明對本發明作成這些修飾。在下列申請專利範圍中使用的術語不應理解為將本發明限制到在說明書及申請專利範圍中揭露的特定實施。相反的，本發明之範圍係用以整體地由下列申請專利範圍所決定，其係用以打算依據所建立的申請專利範圍解釋的準則來理解。
下列範例屬於進一步實施例。
在範例1中，一種電子裝置包含：在基板上的緩衝層；在該緩衝層上的第一III-V族半導體層；在該第一III-V族半導體層上包含通道部分和源極/汲極部分的第二III-V族半導體層，其中該第一III-V族半導體層作為蝕刻停止層，用以蝕刻該第二III-V族半導體層之部分來形成該源極/汲極部分。
在範例2中，範例1之標的能可選地包括：該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
在範例3中，範例1~2之任一項的標的能可選地包括：該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
在範例4中，範例1~3之任一項的標的能可選地包括：該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
在範例5中，範例1~4之任一項的標的能可選 地包括：該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
在範例6中，範例1~5之任一項的標的能可選地包括：該第一III-V族半導體層之厚度係自2奈米到10奈米。
在範例7中，範例1~8之任一項之標的能可選地包括：在該通道部分上的閘極介電質；以及在該閘極介電質上的閘極電極。
在範例8中，範例1~7之任一項的標的能可選地包括：該閘極介電質在該第一III-V族半導體層之部分上，用以形成環繞式閘極裝置。
在範例9中，範例1~8之任一項的標的能可選地包括：該閘極介電質周圍包繞該通道部分。
在範例10中，範例1~9之任一項之標的能可選地包括：在該閘極介電質與該通道部分之間的第三III-V族半導體層。
在範例11中，範例1~10之任一項的標的能可選地包括：該源極/汲極部分為n型半導體。
在範例12中，範例1~11之任一項的標的能可選地包括：該源極/汲極部分為p型半導體。
在範例13中，範例1~12之任一項的標的能可選地包括：該第一III-V族半導體層之部分為部分的該源極/汲極區。
在範例14中，範例1~13之任一項的標的能可 選地包括：在該第一III-V族半導體層上的該第二III-V族半導體層包含鰭。
在範例15中，範例1~14之任一項的標的能可選地包括：該第一III-V族半導體層包含凹陷。
在範例16中，範例1~15之任一項的標的能可選地包括：該緩衝層包含砷化鎵層。
在範例17中，一種電子裝置包含：包含在基板上第一III-V族半導體層的鰭；在基板上在第一III-V族半導體層上的第二III-V族半導體層，在該第二III-V族半導體層之通道部分的第一側上的閘極介電質，其中該第一III-V族半導體層在該通道部分之第二側與該閘極介電質之間，其中該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
在範例18中，範例17之標的能可選地包括：該第二III-V族半導體層之蝕刻速率實質大於該第一III-V族半導體層之蝕刻速率。
在範例19中，範例17~18之任一項之標的能可選地包括：在該閘極介電質上的閘極電極。
在範例20中，範例17-19之標的能可選地包括：該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
在範例21中，範例17~20之任一項的標的能可選地包括：該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
在範例22中，範例17~21之任一項的標的能可選地包括：該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
在範例23中，範例17~22之任一項的標的能可選地包括：該第一III-V族半導體層之厚度係自2奈米到10奈米。
在範例24中，範例17~23之任一項之標的能可選地包括：在該閘極介電質與該通道部分的該第一側之間的第三III-V族半導體層。
在範例25中，範例17~24之任一項的標的能可選地包括：該第二III-V族半導體層包含源極/汲極部分。
在範例26中，範例17~25之任一項的標的能可選地包括：該第一III-V族半導體層之部分為部分的該源極/汲極區。
在範例27中，範例17~26之任一項的標的能可選地包括：該第一III-V族半導體層包含凹陷。
在範例28中，範例17~27之任一項的標的能可選地包括：在該第一III-V族半導體層與該基板之間的緩衝層。
在範例29中，一種資料處理系統包含晶片，該晶片包括電子裝置，該電子裝置包含：在基板上的緩衝層；在該緩衝層上的第一III-V族半導體層；在該第一III-V族半導體層上包含通道部分和源極/汲極部分的第二III-V族半導體層，其中該第一III-V族半導體層作為蝕刻停止 層，用以蝕刻該第二III-V族半導體層之部分來形成該源極/汲極部分。
在範例30中，範例29之任一項的標的能可選地包括：該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
在範例31中，範例29-30之標的能可選地包括：該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
在範例32中，範例29~31之任一項的標的能可選地包括：該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
在範例33中，範例29~33之任一項的標的能可選地包括：該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
在範例34中，範例29~33之任一項的標的能可選地包括：該第一III-V族半導體層之厚度係自2奈米到10奈米。
在範例35中，範例29~34之任一項之標的能可選地包括：該電子裝置更包含：在該通道部分上的閘極介電質；以及在該閘極介電質上的閘極電極。
在範例36中，範例29~35之任一項的標的能可選地包括：該第一III-V族半導體層之部分為部分的該源極/汲極區。
在範例37中，範例29~36之任一項的標的能可 選地包括：在該第一III-V族半導體層上的該第二III-V族半導體層包含鰭。
在範例38中，範例29~37之任一項的標的能可選地包括：該第一III-V族半導體層包含凹陷。
在範例39中，範例29~38之任一項的標的能可選地包括：該緩衝層包含砷化鎵層。
在範例40中，一種製造電子裝置的方法，包含：在基板上沉積緩衝層；在該緩衝層上沉積第一III-V族半導體層；在該第一III-V族半導體層上沉積第二III-V族半導體層，其中該第一III-V族半導體層作為蝕刻停止層，用以蝕刻該第二III-V族半導體層之部分來形成該源極/汲極部分。
在範例41中，範例40之標的能可選地包括：該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
在範例42中，範例40-41之標的能可選地包括：該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
在範例43中，範例40~42之任一項的標的能可選地包括：該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
在範例44中，範例40~43之任一項的標的能可選地包括：該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
在範例45中，範例40~44之任一項的標的能可選地包括：該第一III-V族半導體層之厚度係自2奈米到10奈米。
在範例46中，範例40~45之任一項的標的能可選地包括：在該第二III-V族半導體層之通道部分上沉積閘極介電層；以及在該閘極介電層上沉積閘極電極。
在範例47中，範例46之標的能可選地包括：該閘極介電質在該第一III-V族半導體層之部分上，用以形成環繞式閘極裝置。
在範例48中，範例46之任一項的標的能可選地包括：該閘極介電質周圍包繞該通道部分。
在範例49中，範例46之標的能可選地包括：在該閘極介電質與該通道部分之間沉積第三III-V族半導體層。
在範例50中，範例40~49之任一項的標的能可選地包括：該第一III-V族半導體層之部分為部分的該源極/汲極區。
在範例51中，範例40~50之任一項的標的能可選地包括：在該第一III-V族半導體層上的該第二III-V族半導體層包含鰭。
在範例52中，範例40~51之任一項的標的能可選地包括：蝕刻該第二III-V族半導體層以形成凹陷；以及在該凹陷中沉積源極/汲極部分。
在範例53中，範例40~52之任一項的標的能可 選地包括：該緩衝層包含砷化鎵層。
在範例54中，一種製造電子裝置的方法包含形成：包含在基板上第一III-V族半導體層的鰭；以及在基板上在第一III-V族半導體層上的第二III-V族半導體層，在該第二III-V族半導體層之通道部分的第一側上的閘極介電質，其中該第一III-V族半導體層在該通道部分之第二側與該閘極介電質之間，其中該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
在範例55中，範例54之標的能選擇地包括：蝕刻該第二III-V族半導體層之部分以暴露該第一III-V族半導體層之部分，其中該第一III-V族層作為蝕刻停止層；以及在該第一III-V族半導體層之暴露部分上沉積源極/汲極部分。
在範例56中，範例54~55之任一項之標的能可選地包括：在該閘極介電質上形成閘極電極。
在範例57中，範例54-56之標的能可選地包括：該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
在範例58中，範例54~57之任一項的標的能可選地包括：該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
在範例59中，範例54~58之任一項的標的能可選地包括：該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
在範例60中，範例54~59之任一項的標的能可選地包括：該第一III-V族半導體層之厚度係自2奈米到10奈米。
在範例61中，範例54~60之任一項之標的能可選地包括：在通道部分與該通道部分之該第一側之間形成第三III-V族半導體層。
在範例62中，範例54~61之任一項的標的能可選地包括：該第二III-V族半導體層包含源極/汲極部分。
在範例63中，範例54~62之任一項的標的能可選地包括：該第一III-V族半導體層之部分為部分的該源極/汲極區。
在範例64中，範例54~63之任一項的標的能可選地包括：在該第一III-V族半導體層中形成凹陷。
在範例65中，範例54~64之任一項之標的能可選地包括：在該基板上沉積緩衝層。
在前述說明書中，已參考其特定範例實施例來說明方法和設備。將顯而易見的是，在不悖離如在下方申請專利範圍中提出的實施例之較寬廣的精神及範圍下可對其作成各種修飾。據此，本說明書及圖式係以闡述性的含義而非限制性的含義來看待。
100:
101:基板
102:絕緣層
103:溝槽
104:側壁
111:底部
112:側壁
113:角度
114:深度
115:寬度

Claims (17)

  1. 一種電子裝置，包含：在基板上的緩衝層，該緩衝層具有最頂表面；在該緩衝層上的第一III-V族半導體層；第二III-V族半導體層，其包含通道部分在該第一III-V族半導體層上，其中該第一III-V族半導體層具有與該第二III-V族半導體層不同的成分；第三III-V半導體層，直接在該第一III-V族半導體層上且側向相鄰該第二III-V族半導體層，該第三III-V族半導體層在源極/汲極區中，且該第三III-V半導體層具有與該第二III-V族半導體層之半導體材料成分不同的半導體材料成分；及在該通道部分上的閘極介電質；以及在該閘極介電質上的閘極電極，該閘極電極在該緩衝層之最頂表面下延伸。
  2. 如申請專利範圍第1項的電子裝置，其中該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
  3. 如申請專利範圍第1項的電子裝置，其中該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
  4. 如申請專利範圍第1項的電子裝置，其中該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
  5. 如申請專利範圍第1項的電子裝置，其中該第二III-V族半導體層包含砷化銦鎵、銻化銦、銻化銦鎵或其任何組合。
  6. 如申請專利範圍第1項的電子裝置，其中在該第一III-V族半導體層上的該第二III-V族半導體層包含鰭。
  7. 一種資料處理系統，包含：晶片，該晶片包括電子裝置，該電子裝置包含在基板上的緩衝層；在該緩衝層上的第一III-V族半導體層；第二III-V族半導體層，其包含通道部分在該第一III-V族半導體層上，其中該第一III-V族半導體層具有與該第二III-V族半導體層不同的成分；第三III-V半導體層，直接在該第一III-V族半導體層上且側向相鄰該第二III-V族半導體層，該第三III-V族半導體層在源極/汲極區中，且該第三III-V半導體層具有與該第二III-V族半導體層之半導體材料成分不同的半導體材料成分；及 在該通道部分上的閘極介電質；以及在該閘極介電質上的閘極電極，該閘極電極在該緩衝層之最頂表面下延伸。
  8. 如申請專利範圍第7項的資料處理系統，其中該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
  9. 如申請專利範圍第7項的資料處理系統，其中該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
  10. 如申請專利範圍第7項的資料處理系統，其中該第一III-V族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
  11. 如申請專利範圍第7項的資料處理系統，其中該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
  12. 如申請專利範圍第7項的資料處理系統，其中在該第一III-V族半導體層上的該第二III-V族半導體層包含鰭。
  13. 一種電子裝置，包含： 在基板上的緩衝層；在該緩衝層上的第一III-V族半導體層；在該第一III-V族半導體層上包含通道部分的第二III-V族半導體層，其中該第一III-V族半導體層具有與該第二III-V族半導體層不同的成分；第三III-V半導體層，直接在該第一III-V族半導體層上且側向相鄰該第二III-V族半導體層，該第三III-V族半導體層在源極/汲極區中，且該第三III-V半導體層具有與該第二III-V族半導體層之半導體材料成分不同的半導體材料成分，以及該第三III-V半導體層具有與該第二III-V族半導體層之摻雜濃度不同的摻雜濃度；及在該通道部分上的閘極介電層；以及在該閘極介電質上的閘極電極，該閘極電極在該緩衝層之最頂表面下延伸。
  14. 如申請專利範圍第13項的電子裝置，其中該第一III-V族半導體層具有大於該第二III-V族半導體層之帶隙的帶隙。
  15. 如申請專利範圍第13項的電子裝置，其中該第一III-V族半導體層包含V族材料，其不同於該第二III-V族半導體層之V族材料。
  16. 如申請專利範圍第13項的電子裝置，其中該第一III-V 族半導體層包含磷化銦、磷化鎵、磷化銦鎵或其任何組合。
  17. 如申請專利範圍第13項的電子裝置，其中該第二III-V族半導體層包含砷化銦鎵、砷化銦、銻化銦、銻化銦鎵或其任何組合。
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