KR102653729B1 - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 메모리는, 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정 난이도 및 공정 비용 감소가 가능하고 신뢰성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역으로 연장되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함하고, 상기 제1 영역에서 상기 물질층의 두께는 일정하고 상기 제3 영역에서 상기 물질층의 두께는 가변될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판을 제공하는 단계; 상기 기판 상에 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선을 형성하는 단계; 상기 제1 배선 상에 가변 저항 소자를 형성하는 단계;상기 가변 저항 소자 사이를 매립하는 층간 절연막을 형성하는 단계; 상기 제3 영역에서 상기 상기 층간 절연막을 관통하는 콘택 플러그를 형성하는 단계; 상기 가변 저항 소자, 상기 층간 절연막 및 상기 콘택 플러그를 덮으면서, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 형성하는 단계; 상기 콘택 플러그 상의 상기 물질층을 제거하여 물질층 패턴을 형성하는 단계; 및 상기 물질층 패턴 및 상기 콘택 플러그 상에 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 공정 난이도 및 공정 비용 감소가 가능하고 신뢰성 및 동작 특성을 확보할 수 있다.
도 1 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 단면도이다.
도 9a 내지 도 12b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 단면도이다.
도 9a 내지 도 12b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 도 1은 본 발명의 일 실시예에 따른 반도체 메모리를 설명하기 위한 평면도이고, 도 7a는 도 1의 A-A' 선에 따른 단면도이고, 도 7b는 도 1의 B-B' 선에 따른 단면도이다. 도 2a 내지 도 6b는 도 1, 도 7a 및 도 7b의 반도체 메모리를 제조하기 위한 중간 공정 단계를 나타내는 단면도로서, 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 따른 단면을 기준으로 도시된 것이다.
이하, 제조 방법을 먼저 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 실리콘 등의 반도체 물질을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예컨대, 기판(100) 내에는 집적 회로를 구성하는 트랜지스터 등이 형성될 수 있다.
기판(100)에는 셀 영역(CA) 및 주변회로 영역(PA1, PA2)이 정의될 수 있다. 셀 영역(CA)은 메모리 셀이 배열되는 영역이고, 주변회로 영역(PA1, PA2)은 메모리 셀을 제외한 주변회로를 구성하는 다양한 구성요소들이 배치되는 영역일 수 있다. 본 실시예에서, 제1 방향 예컨대, B-B' 선과 평행한 방향 및 제1 방향과 교차하는 제2 방향 예컨대, A-A' 선과 평행한 방향을 따라 2*2 형태로 배열되면서 서로 이격하는 4개의 셀 영역(CA) 및 이들 셀 영역(CA) 사이에 위치하는 주변회로 영역(PA1, PA2)이 도시되어 있다. 설명의 편의를 위하여, 제1 방향으로 배열되는 두 개의 셀 영역(CA) 사이를 제1 주변회로 영역(PA1)이라 하고, 제2 방향으로 배열되는 두 개의 셀 영역(CA) 사이를 제2 주변회로 영역(PA2)이라 하기로 한다. 본 실시예에서, 제2 주변회로 영역(PA2)의 면적은 제1 주변회로 영역(PA1)의 면적보다 클 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 셀 영역(CA) 및 주변회로 영역(PA1, PA2)의 배열이나 사이즈는 다양하게 변형될 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(105)이 형성될 수 있다. 제1 층간 절연막(105)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
이어서, 제1 층간 절연막(105) 내에 제1 층간 절연막(105)을 관통하여 기판(100)의 일부와 접속하는 제1 콘택 플러그(110)가 형성될 수 있다. 제1 콘택 플러그(110)는 제1 주변회로 영역(PA1)에서 후술하는 제1 배선(120)과 접속하도록 형성될 수 있다. 제1 콘택 플러그(110)는 제1 배선(120)과 일대일 대응으로 접속할 수 있다. 제1 콘택 플러그(110)는 제2 방향을 따라 지그재그 형태로 배열될 수 있다. 제2 방향에서 인접한 제1 콘택 플러그(110) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 콘택 플러그(110)의 배열은 다양하게 변형될 수 있다. 제1 콘택 플러그(110)는 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 제1 콘택 플러그(110)가 형성된 제1 층간 절연막(105) 상에 도전막을 증착하고 이 도전막을 선택적으로 식각하여 제1 배선(120)을 형성할 수 있다. 제1 배선(120)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 본 실시예에서, 제1 배선(120)은 제1 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제1 주변회로 영역(PA1)을 가로지르도록 형성될 수 있다. 그에 따라, 제1 콘택 플러그(110)의 상단과 접촉할 수 있다. 제1 배선(120)은 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 제1 배선(120) 사이를 매립하는 제2 층간 절연막(125)을 형성할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 제1 배선(120) 및 제2 층간 절연막(125) 상에 가변 저항 소자 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각하여 가변 저항 소자(130)를 형성할 수 있다.
가변 저항 소자(130)는 평면상 섬 형상을 가짐으로써 인접하는 것끼리 서로 분리될 수 있고, 제1 배선(120)과 후술하는 제2 배선(170) 사이의 교차점에 위치할 수 있다. 참고로, 본 실시예에서 제2 배선(170)은 제2 방향으로 연장하면서 제2 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제2 주변회로 영역(PA2)을 가로지를 수 있다. 그에 따라, 제1 배선(120)과 제2 배선(170)은 셀 영역(CA)에서만 교차할 수 있다. 결과적으로, 가변 저항 소자(130)는 셀 영역(CA)에서 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
가변 저항 소자(130)는 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장하는 기능을 할 수 있다. 즉, 가변 저항 소자(130)는 메모리 셀로서 기능할 수 있다.
또한, 가변 저항 소자(130)는 다층막 구조를 가질 수 있다. 일례로서, 가변 저항 소자(130)는 하부 전극층(131), 선택 소자층(133), 중간 전극층(135), 가변 저항층(137) 및 상부 전극층(139)의 적층 구조물을 포함할 수 있다.
하부 전극층(131) 및 상부 전극층(139)은 가변 저항 소자(130)의 양단 예컨대, 하단 및 상단에 각각 위치하여 가변 저항 소자(130)의 동작에 필요한 전압을 인가하는 기능을 할 수 있다. 중간 전극층(135)은 선택 소자층(133)과 가변 저항층(137)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은, 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(131), 중간 전극층(135) 또는 상부 전극층(139)은 탄소 전극일 수도 있다. 하부 전극층(131), 중간 전극층(135) 및 상부 전극층(139) 중 적어도 하나는 생략될 수도 있다.
선택 소자층(133)은, 본 실시예의 가변 저항 소자(130)가 제1 배선(120) 또는 제2 배선(170)을 공유하기 때문에 발생할 수 있는 가변 저항 소자(130) 사이의 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(133)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(133)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(133)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다
가변 저항층(137)은 가변 저항 소자(130)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(137)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(137)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 일례로서, 가변 저항층(137)은 자신의 내부의 도전성 경로의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 즉, 가변 저항층(137) 내에 가변 저항층(137)을 관통하는 도전성 경로가 생성된 경우, 가변 저항층(137)은 저저항 상태를 가질 수 있다. 반대로, 이 도전성 경로가 소멸된 경우, 가변 저항층(137)은 고저항 상태를 가질 수 있다. 가변 저항층(137)이 다량의 산소 공공을 함유하는 금속 산화물을 포함하는 경우, 산소 공공의 거동에 의한 도전성 경로가 가변 저항층(137) 내에서 생성 또는 소멸될 수 있다. 그러나, 도전성 경로는 가변 저항층(137)의 종류나, 막 구조, 동작 특성에 따라, 다양한 방식으로 형성될 수 있다.
이어서, 가변 저항 소자(130) 사이를 매립하는 제3 층간 절연막(140)을 형성할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 제1 내지 제3 층간 절연막(105, 125, 140) 내에 제1 내지 제3 층간 절연막(105, 125, 140)을 관통하여 기판(100)의 일부와 접속하는 제2 콘택 플러그(150)가 형성될 수 있다. 제2 콘택 플러그(150)는 제2 주변회로 영역(PA2)에서 후술하는 제2 배선(170)과 접속하도록 형성될 수 있다. 제2 콘택 플러그(150)는 제2 배선(170)과 일대일 대응으로 접속할 수 있다. 제2 콘택 플러그(150)는 제1 방향을 따라 지그재그 형태로 배열될 수 있다. 제1 방향에서 인접한 제2 콘택 플러그(150) 사이의 간격을 확보하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 콘택 플러그(150)의 배열은 다양하게 변형될 수 있다. 제2 콘택 플러그(150)는 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 도 4a 및 도 4b의 공정 결과물 상에 가변 저항 소자(130)의 저항을 증가시키는 저항 성분으로 기능하는 물질층(160)을 형성할 수 있다. 물질층(160)은 기판(100) 전면을 덮도록 증착 방식을 이용하여 형성될 수 있다. 물질층(160)의 형성 이유는 다음과 같다.
가변 저항 소자(130)는 고저항 상태와 저저항 상태에서 스위칭할 수 있고, 가변 저항 소자(130)가 고저항 상태에서 저저항 상태로 변하는 동작을 셋 동작이라 하고, 저저항 상태에서 고저항 상태로 변하는 동작을 리셋 동작이라 할 수 있다. 최초의 셋 동작을 특히 포밍(forming) 동작이라 할 수 있다. 포밍 동작시 가해지는 전압은 셋 동작시 가해지는 전압보다 클 수 있다. 이는, 가변 저항층(137) 내에 도전성 경로를 최초로 생성하는 동작이 그 후의 도전성 경로 생성 동작보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 셋 동작 및 리셋 동작에서 가해지는 셋 전압 및 리셋 전압 각각은 거의 일정하게 유지될 수 있다. 그런데, 포밍 동작 및/또는 셋 동작과 같이 가변 저항 소자(130)가 저저항 상태로 바뀌는 동작시, 과도한 오버슈팅 전류(overshooting current) 또는 스파이크 전류(spike current)가 발생하는 문제가 있다. 이러한 오버슈팅 전류는 가변 저항 소자(130)에 손상(damage)을 줄 수 있다. 예컨대, 오버슈팅 전류는 가변 저항층(137) 내에 형성되는 도전성 경로의 사이즈를 증가시켜 가변 저항 소자(130)의 오프 전류 상승을 초래할 수 있다. 가변 저항 소자(130)의 오프 전류가 증가하면, 가변 저항 소자(130)를 통한 전류 누설이 증가하고, 온 전류와의 차이 감소로 데이터 리드 마진이 감소하는 문제가 발생할 수 있다. 이러한 문제를 방지하기 위하여 가변 저항 소자(130)의 저항을 증가시키는 것이 요구될 수 있다. 본 실시예에서는 가변 저항 소자(130)의 저항을 증가시키는 방법 중 하나로 가변 저항 소자(130)의 최상부에 상대적으로 고저항을 갖는 물질층(160)을 형성하는 것을 제안하였다.
물질층(160)은 도전성 물질보다 높은 저항을 갖는 물질을 포함할 수 있다. 예컨대, 물질층(160)은 제1 배선(120), 제2 배선(170), 또는 전극층들(131, 135, 139)보다 높은 저항을 가질 수 있다. 예컨대, 물질층(160)은 절연성의 금속 산화물, 절연성의 금속 질화물, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등과 같은 다양한 절연 물질을 포함할 수 있다. 예컨대, 물질층(160)은 WSIN, WN, TiN 등을 포함할 수 있다.
물질층(160)이 절연 물질을 포함하는 경우에도, 물질층(160)이 가변 저항 소자(130)로의 전압 인가를 차단하면 안되므로, 물질층(160)은 오믹 유사 거동(ohmic-like behavior)을 보일 수 있는 얇은 두께로 형성될 수 있다. 물질층(160)의 두께가 감소하면 물질의 종류와 관계없이 저항이 감소하여 리키한(leaky) 특성을 갖기 때문이다. 예컨대, 물질층(160)은 수 내지 수십의 두께, 더 나아가, 10 내지 30의 두께를 가질 수 있다. 참고로, 오믹 유사 거동은, 인가되는 전압이 증가할수록 전류 흐름이 증가하는 거동을 의미할 수 있다.
그런데, 이러한 물질층(160)은 저항 성분이므로, 가변 저항 소자(130)와 접촉되는 영역 외의 영역에서는 전류 전달을 방해하는 등 반도체 메모리의 동작 특성을 저하시킬 수 있다. 예컨대, 제2 콘택 플러그(150) 상의 물질층(160)은 제2 콘택 플러그(150)와 후술하는 제2 배선(170) 사이의 접촉 저항을 증가시키는 문제가 있다. 이러한 문제를 해결하기 위하여 이하의 도 6a 및 도 6b의 공정을 수행할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 물질층(160)에 대해 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행함으로써, 셀 영역(CA)은 덮으면서 제2 주변회로 영역(PA2)의 적어도 제2 콘택 플러그(150) 상에서는 생략된 물질층 패턴(160A)을 형성할 수 있다. 별도의 마스크 공정이 없더라도 제2 주변회로 영역(PA2)의 물질층(160)의 적어도 일부가 제거될 수 있는 이유는 아래와 같다.
셀 영역(CA)에서는 제1 배선(120)과 제2 배선(170)이 교차하고 복수의 메모리 셀 즉, 가변 저항 소자(130)가 제1 배선(120)과 제2 배선(170) 사이의 교차점마다 배치되므로, 형성되는 패턴의 밀도가 높다. 반면, 제2 주변회로 영역(PA2)에서는 제2 배선(170)만이 존재하고 제2 배선(170) 각각과 접속하는 제2 콘택 플러그(150)가 배치되므로, 형성되는 패턴의 밀도가 낮다. 이러한 패턴 밀도 차이에 의하여 평탄화 공정시 셀 영역(CA)에 비하여 제2 주변회로 영역(PA2)의 물질층(160)의 제거 속도가 훨씬 빠르므로, 셀 영역(CA)의 물질층(160)은 잔류하는 반면, 제2 주변회로 영역(PA2)의 물질층(160)의 적어도 일부는 제거될 수 있다.
물질층(160)의 제거 속도는, 제2 주변회로 영역(PA2) 중에서도 셀 영역(CA)과 인접할수록 즉, 제2 방향의 양측 가장자리로 갈수록 감소하고 셀 영역(CA)과 멀어질수록 즉, 제2 방향의 중앙으로 갈수록 증가할 수 있다. 또한, 본 평탄화 공정은 제2 주변회로 영역(PA2)의 모든 제2 콘택 플러그(150)의 상단이 노출될 때까지 수행될 수 있다. 즉, 제2 주변회로 영역(PA2)에서 물질층(160) 뿐만 아니라 제3 층간 절연막(140) 및/또는 제2 콘택 플러그(150)의 일부도 소정 정도 제거되는 과도 연마가 수행될 수 있다. 그에 따라, 도시된 바와 같이, 제2 주변회로 영역(PA2)에는 공정 결과물의 상면이 제2 방향의 양측 가장자리에서 가운데로 갈수록 함몰되는 디싱 현상(D1 참조)이 발생할 수 있다. 셀 영역(CA)에서 물질층 패턴(160A)의 두께는 실질적으로 일정할 수 있다. 반면, 제2 주변회로 영역(PA2)의 물질층 패턴(160A)의 두께는, 제2 방향에서 제2 주변회로 영역(PA2)의 양측 가장자리에서 중앙으로 갈수록 점차 감소할 수 있다.
한편, 본 실시예와 같이, 제2 주변회로 영역(PA2)의 면적이 제1 주변회로 영역(PA1)의 면적보다 큰 경우, 제2 주변회로 영역(PA2)의 패턴 밀도는 제1 주변회로 영역(PA1)의 패턴 밀도보다 낮을 수 있다. 이 경우, 제1 주변회로 영역(PA1)의 물질층(160)의 제거 정도는 제2 주변회로 영역(PA2)에 비하여 작을 수 있다. 본 실시예에서는, 제1 주변회로 영역(PA1)의 물질층 패턴(160A)이 잔류하면서 셀 영역(CA)의 물질층 패턴(160A)보다 작은 두께를 갖는 경우를 도시하였다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 제1 주변회로 영역(PA1)의 패턴 밀도가 더 낮아지는 경우, 제1 주변회로 영역(PA1)에서 제3 층간 절연막(140)이 노출되는 정도로 물질층(160)이 제거될 수 있다. 이 경우, 제1 방향에서 서로 이격하는 셀 영역(CA)을 덮는 물질층 패턴(160A) 또한 서로 분리될 수 있다. 또는, 또다른 실시예에서, 제1 주변회로 영역(PA1)의 패턴 밀도가 더 높아지는 경우, 예컨대, 셀 영역(CA)의 패턴 밀도와 유사해지는 경우, 제1 주변회로 영역(PA1)의 물질층 패턴(160A)은 셀 영역(CA)의 물질층 패턴(160A)과 실질적으로 동일한 두께를 가질 수도 있다.
도 1, 도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물 상에 도전막을 증착하고 이 도전막을 선택적으로 식각하여 제2 배선(170)을 형성할 수 있다. 제2 배선(170)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 본 실시예에서, 제2 배선(170)은 제2 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제2 주변회로 영역(PA2)을 가로지르도록 형성될 수 있다. 제2 배선(170)은 셀 영역(CA)의 가변 저항 소자(130)와는 직접 접촉하지 못하고 물질층 패턴(160A)을 통하여 접속할 수 있다. 반면, 제2 배선(170)은 제2 주변회로 영역(PA2)의 제2 콘택 플러그(150)의 상단과는 직접 접촉할 수 있다. 제2 배선(170)은 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
제2 배선(170)은 셀 영역(CA)에서는 일정한 두께를 가질 수 있다. 반면, 제2 주변회로 영역(PA2)에서는 셀 영역(CA)에서보다 더 큰 두께를 갖는 부분을 가질 수 있다.
본 실시예에서는, 제2 배선(170) 형성 공정시 하부의 물질층 패턴(160A)은 식각되지 않는 경우를 나타내고 있다. 그에 따라, 물질층 패턴(160A)은 셀 영역(CA)을 덮는 판 형상을 가질 수 있다. 또한, 물질층 패턴(160A)은 적어도 제2 방향에서는 제2 주변회로 영역(PA2)을 사이에 두고 서로 분리될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 배선(170) 형성을 위한 도전막 식각시 물질층 패턴(160A)까지 함께 식각될 수도 있다. 이에 대해서는 도 8을 참조하여 후술하기로 한다.
이로써, 도 1, 도 7a 및 도 7b에 도시된 것과 같은 반도체 메모리가 제조될 수 있다.
도 1, 도 7a 및 도 7b를 다시 참조하면, 본 실시예의 반도체 메모리는, 복수의 가변 저항 소자(130)가 배열되는 셀 영역(CA), 및 셀 영역(CA)과 인접한 제1 및 제2 주변회로 영역(PA1, PA2)을 포함하는 기판(100), 기판(100) 상에 배치되고, 셀 영역(CA) 및 제1 주변회로 영역(PA1)을 가로질러 제1 방향으로 연장하는 제1 배선(120), 제1 배선(120) 상에 제1 배선(120)과 이격하여 배치되고, 셀 영역(CA) 및 제2 주변회로 영역(PA2)을 가로질러 제2 방향으로 연장하는 제2 배선(170), 제1 배선(120)과 제2 배선(170)이 교차하는 셀 영역(CA)에서 제1 배선(120)과 제2 배선(170)의 교차점에 위치하는 가변 저항 소자(130), 제1 주변회로 영역(PA1)에 배치되고 제1 배선(120) 아래에서 제1 배선(120)과 접속하는 제1 콘택 플러그(110), 제2 주변회로 영역(PA2)에 배치되고 제2 배선(170) 아래에서 제2 배선(170)과 접속하는 제2 콘택 플러그(150), 및 제2 배선(170)과 가변 저항 소자(130) 사이에 개재되면서 제2 배선(170)과 제2 콘택 플러그(150) 사이에서는 생략되고 가변 저항 소자(130)의 저항을 증가시키는 기능을 하는 물질층(160)을 포함할 수 있다.
이들 구성요소 각각에 대하여는, 제조 방법의 설명시 이미 상세하게 설명하였으므로, 여기에서는 더 이상의 설명은 생략하기로 한다.
이상으로 설명한 반도체 메모리 및 그 제조 방법에 의하면 아래와 같은 효과가 획득될 수 있다.
우선, 가변 저항 소자(130) 상부에 저항 성분인 물질층 패턴(160A)을 형성하기 때문에, 오버슈팅 전류에 의한 가변 저항 소자(130)의 손상을 방지할 수 있다. 결과적으로, 가변 저항 소자(130) 및 이를 포함하는 반도체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 물질층 패턴(160A)이 기판(100) 전면 상에 물질층(160)을 증착하고 패턴 밀도 차이를 이용한 평탄화 공정을 수행하는 방식으로 형성되므로, 별도의 마스크 공정이 요구되지 않아, 공정이 용이하고 공정 비용이 감소하는 효과가 있다.
나아가, 위와 같은 공정을 이용하여 제2 주변회로 영역(PA2)에서 제2 배선(170)과 제2 콘택 플러그(150)를 직접 접촉하게 함으로써, 반도체 메모리의 동작 특성을 향상시킬 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 단면도로서, 도 1의 B-B' 선에 따른 단면을 나타낸다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 8을 참조하면, 제2 배선(170) 형성을 위한 도전막을 식각한 후, 제2 배선(170)에 의해 드러나는 물질층 패턴(160A)을 추가 식각할 수 있다. 추가 식각된 물질층 패턴을 도면부호 160B로 표기하였다.
본 실시예에서는, 물질층 패턴(160B)은 셀 영역(CA)에서는 제2 배선(170)과 동일한 평면 형상을 가질 수 있다. 즉, 물질층 패턴(160B)은 셀 영역(CA)에서 제2 배선(170)과 중첩하면서 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
반면, 물질층 패턴(160B)이 제2 주변회로 영역(PA2)에서 끊어지는 것은 전술한 실시예와 실질적으로 동일할 수 있다. 즉, 물질층 패턴(160B)의 A-A' 선에 다른 단면은 전술한 도 7A의 물질층 패턴(160A)과 실질적으로 동일할 수 있다.
도 9a 내지 도 12b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 각 a도는 도 1의 A-A' 선에 따른 단면을 기준으로 도시된 것이고, 각 b도는 도 1의 B-B' 선에 따른 단면을 기준으로 도시된 것이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 9a 및 도 9b를 참조하면, 셀 영역(CA) 및 주변회로 영역(PA1, PA2)이 정의된 기판(200) 상에 제1 층간 절연막(205)을 형성한 후, 제1 층간 절연막(205)을 관통하여 기판(200)의 일부와 접속하는 제1 콘택 플러그(210)를 형성할 수 있다. 제1 콘택 플러그(210)는 제1 주변회로 영역(PA1)에서 제1 배선(220)과 일대일 대응하도록 배치될 수 있다.
이어서, 제1 콘택 플러그(210)가 형성된 제1 층간 절연막(205) 상에 도전막 및 가변 저항 소자 형성을 위한 물질막을 증착한 후, 이 도전막 및 물질막을 일괄적으로 식각하여 제1 배선(220) 및 초기 가변 저항 소자(230)를 형성할 수 있다.
제1 배선(220)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 또한, 제1 배선(220)은 제1 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제1 주변회로 영역(PA1)을 가로지를 수 있다.
초기 가변 저항 소자(230)도 제1 배선(220)과 중첩하여 제1 배선(220)과 동일한 평면 형상을 가질 수 있다. 즉, 초기 가변 저항 소자(230)도 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 초기 가변 저항 소자(230)는 초기 하부 전극층(231), 초기 선택 소자층(233), 초기 중간 전극층(235), 초기 가변 저항층(237) 및 초기 상부 전극층(239)을 포함할 수 있다.
본 공정에서 도전막 및 물질막이 하나의 마스크를 이용하여 함께 식각되기 때문에, 초기 가변 저항 소자(230)의 제2 방향의 양 측벽과 제1 배선(220)의 제2 방향의 양 측벽은 서로 정렬될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 배선(220) 및 초기 가변 저항 소자(230)의 적층 구조물 사이를 매립하는 제2 층간 절연막(240)을 형성할 수 있다.
이어서, 제1 및 제2 층간 절연막(205, 240) 내에 제1 및 제2 층간 절연막(205, 240)을 관통하여 기판(200)의 일부와 접속하는 제2 콘택 플러그(250)가 형성될 수 있다. 제2 콘택 플러그(250)는 제2 주변회로 영역(PA2)에서 후술하는 제2 배선(270)과 일대일 대응으로 접속하도록 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b의 공정 결과물 상에 저항 성분으로 기능하는 물질층을 형성한 후, 평탄화 공정을 수행함으로써 셀 영역(CA)은 덮으면서 적어도 제2 콘택 플러그(250)의 상단을 노출시키는 물질층 패턴(260A)을 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 공정 결과물 상에 도전막을 증착하고 이 도전막을 선택적으로 식각하여 제2 배선(270)을 형성할 수 있다. 제2 배선(270)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 또한, 제2 배선(270)은 제2 방향으로 배열되는 두 개의 셀 영역(CA) 및 이들 사이의 제2 주변회로 영역(PA2)을 가로지르도록 형성될 수 있다.
이어서, 제2 배선(270)에 의하여 드러나는 물질층 패턴(260A) 및 초기 가변 저항 소자(230)를 식각하여, 식각된 물질층 패턴(260B) 및 가변 저항 소자(230A)를 형성할 수 있다.
식각된 물질층 패턴(260B)은 제2 배선(270)과 중첩하는 라인 형상을 갖되, 제2 방향에서 제2 주변회로 영역(PA2)을 사이에 두고 서로 분리되는 형상을 가질 수 있다.
가변 저항 소자(230A)는 평면상 섬 형상을 가질 수 있다. 제1 방향에서 가변 저항 소자(230A)의 양 측벽은 제2 배선(270)의 양 측벽과 정렬될 수 있다. 가변 저항 소자(230A)는 하부 전극층(231A), 선택 소자층(233A), 중간 전극층(235A), 가변 저항층(237A) 및 상부 전극층(239A)을 포함할 수 있다.
본 실시예에서는, 가변 저항 소자(230A) 형성을 위한 물질층이 제1 배선(220) 형성을 위한 식각 공정에서 1차 식각되고, 제2 배선(270) 형성을 위한 식각 공정에서 2차 식각됨으로써, 가변 저항 소자(230A)의 측벽들이 제1 배선(220) 및 제2 배선(270)과 정렬될 수 있다. 전술한 실시예와 달리, 가변 저항 소자(230A) 형성을 위한 별도의 마스크가 필요하지 않으므로, 공정이 더욱 단순화될 수 있다.
본 실시예에서는, 물질층 패턴(260A)이 제2 배선(270) 식각 후 반드시 식각되므로, 물질층 패턴(260A)은 라인 형상을 가질 수 있다. 즉, 전술한 실시예와 달리, 물질층 패턴(260A)은 셀 영역(CA)을 덮는 평판 형상을 가질 수 없다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 13 내지 도 16은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다. 이를 통해, 기억부(1010)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14를 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 16과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 16을 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자; 상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및 상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 콘택 플러그
120: 제1 배선 130: 가변 저항 소자
150: 제2 콘택 플러그 160: 물질층
170: 제2 배선
120: 제1 배선 130: 가변 저항 소자
150: 제2 콘택 플러그 160: 물질층
170: 제2 배선
Claims (43)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판;
상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선;
상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자;
상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및
상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역에서 상기 제2 배선과 상기 콘택 플러그 사이에서 생략되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함하는
전자 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 물질층의 저항은, 상기 제1 배선 또는 상기 제2 배선의 저항보다 큰
전자 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 물질층은, 절연 물질을 포함하고,
상기 물질층은, 인가되는 전압이 증가할수록 증가하는 전류 흐름을 허용하는
전자 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 물질층은, 수 내지 수십의 두께를 갖는
전자 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 물질층은, 상기 제1 영역을 덮는 판 형상을 갖는
전자 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5 항에 있어서,
상기 물질층은, 상기 제3 영역 중 상기 제1 영역과 인접한 가장자리 부분을 더 덮고, 상기 제3 영역 중 상기 가장자리 부분을 제외한 나머지 부분은 상기 물질층에 의하여 덮이지 않는
전자 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 물질층은, 상기 제1 영역에서 상기 제2 배선과 중첩하는 라인 형상을 갖는
전자 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7 항에 있어서,
상기 물질층은, 상기 제3 영역 중 상기 제1 영역과 인접한 가장자리 부분까지 더 연장하고, 상기 제3 영역 중 상기 가장자리 부분을 제외한 나머지 부분 상에는 상기 물질층이 생략되는
전자 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 배선 아래에 배치되고, 상기 콘택 플러그가 관통하는 층간 절연막을 더 포함하고,
상기 제3 영역에서 상기 층간 절연막의 상면은, 상기 제1 영역에서 멀어질수록 높이가 감소하는
전자 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 배선과 상기 콘택 플러그는 직접 접촉하는
전자 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 영역에서 상기 물질층의 두께는 일정하고,
상기 제3 영역에서 상기 물질층의 두께는 가변되는
전자 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 영역에서 상기 제2 배선의 두께에 비하여 상기 제3 영역에서 상기 제2 배선의 적어도 일부의 두께가 더 큰
전자 장치.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
복수의 가변 저항 소자가 배열되는 제1 영역, 제1 방향에서 상기 제1 영역의 일측에 배치되는 제2 영역, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 영역의 일측에 배치되는 제3 영역을 포함하는 기판;
상기 기판 상에 배치되고, 상기 제1 영역 및 상기 제2 영역을 가로질러 상기 제1 방향으로 연장하는 복수의 제1 배선;
상기 제1 배선 상에 배치되고, 상기 제1 영역 및 상기 제3 영역을 가로질러 상기 제2 방향으로 연장하는 복수의 제2 배선;
상기 제1 배선과 상기 제2 배선의 사이에서, 상기 제1 배선과 상기 제2 배선의 교차점에 위치하는 상기 복수의 가변 저항 소자;
상기 제3 영역에 배치되고 상기 제2 배선과 접속하는 상단을 갖는 콘택 플러그; 및
상기 제1 영역에서 상기 제2 배선과 상기 가변 저항 소자 사이에 개재되면서 상기 제3 영역으로 연장되고, 상기 가변 저항 소자의 저항을 증가시키는 물질층을 포함하고,
상기 제1 영역에서 상기 물질층의 두께는 일정하고 상기 제3 영역에서 상기 물질층의 두께는 가변되는
전자 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 물질층의 저항은, 상기 제1 배선 또는 상기 제2 배선의 저항보다 큰
전자 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 물질층은, 절연 물질을 포함하고,
상기 물질층은, 인가되는 전압이 증가할수록 증가하는 전류 흐름을 허용하는
전자 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 물질층은, 수 내지 수십의 두께를 갖는
전자 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 물질층은, 상기 제1 영역을 덮는 판 형상을 갖는
전자 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 물질층은, 상기 제3 영역 중 상기 제1 영역과 인접한 가장자리 부분을 더 덮고, 상기 제3 영역 중 상기 가장자리 부분을 제외한 나머지 부분은 상기 물질층에 의하여 덮이지 않는
전자 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 물질층은, 상기 제1 영역에서 상기 제2 배선과 중첩하는 라인 형상을 갖는
전자 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19 항에 있어서,
상기 물질층은, 상기 제3 영역 중 상기 제1 영역과 인접한 가장자리 부분까지 더 연장하고, 상기 제3 영역 중 상기 가장자리 부분을 제외한 나머지 부분 상에는 상기 물질층이 생략되는
전자 장치.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제2 배선 아래에 배치되고, 상기 콘택 플러그가 관통하는 층간 절연막을 더 포함하고,
상기 제3 영역에서 상기 층간 절연막의 상면은, 상기 제1 영역에서 멀어질수록 높이가 감소하는
전자 장치.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제2 배선과 상기 콘택 플러그는 직접 접촉하는
전자 장치.
- ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 제1 영역에서 상기 제2 배선의 두께에 비하여 상기 제3 영역에서 상기 제2 배선의 적어도 일부의 두께가 더 큰
전자 장치.
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