CN104995683B - 包括嵌入式磁性隧道结的逻辑芯片 - Google Patents

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Abstract

实施例将诸如自旋转移矩磁阻随机存取存储器(STT‑MRAM)等的存储器集成在逻辑芯片内。STT‑MRAM包括：磁性隧道结(MTJ)，其具有上MTJ层、下MTJ层、以及直接接触所述上MTJ层和所述下MTJ层的隧道势垒；其中，所述上MTJ层包括上MTJ层侧壁，并且所述下MTJ层包括与所述上MTJ层水平偏移开的下MTJ侧壁。另一个实施例包括：存储器区域，其包括MTJ；以及逻辑区域，其位于衬底上；其中，水平面与所述MTJ相交，第一层间电介质(ILD)材料与所述MTJ相邻，并且第二ILD材料包括在所述逻辑区域中，所述第一和第二ILD材料彼此不等同。本文中还描述了其它实施例。

Description

包括嵌入式磁性隧道结的逻辑芯片
技术领域
本发明的实施例涉及半导体器件的领域，并且具体而言，涉及具有嵌入式存储器的逻辑芯片。
背景技术
将存储器直接集成到逻辑芯片(例如，微处理器芯片)上使得与具有物理上分开的逻辑芯片和存储芯片相比能够获得更宽的总线和更高的运行速度。这种存储器可以包括传统的基于电荷的存储器技术，例如动态随机存取存储器(DRAM)和NAND闪存存储器。
附图说明
根据所附权利要求、一个或多个示例性实施例的以下具体实施方式、以及相对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中：
图1描绘了本发明的实施例中的包括嵌入式磁性隧道结的逻辑芯片。
图2-23描绘了本发明的实施例中的用于制造包括嵌入式磁性隧道结的逻辑芯片的工艺。
图24描绘了本发明的实施例中的磁性隧道结。
图25描绘了用于本发明的实施例中的系统。
具体实施方式
现在将参照附图，其中类似的结构可以设有类似的后缀附图标记。为了更清楚的示出各实施例的结构，本文中所包括的附图是集成电路结构的图示表示。因此，所制造的集成电路结构的实际外观(例如在显微照片中)可以看起来不同，然而仍然包含了所示出的实施例的所要求保护的结构。此外，附图可以仅示出对理解所示出的实施例有用的结构。可能不包括本领域已知的附加结构，以保持附图的清楚性。“实施例”、“各种实施例”等指示所描述的(多个)实施例可以包括特定特征、结构或特性，但是并非每个实施例都必需包括特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些或全部或者无此特征。“第一”、“第二”、“第三”等描述共同的对象并且指示相似对象的不同实例被提及。这种形容词不暗示所描述的对象必须采用时间上、空间上的给定顺序、排名或任何其它方式。“连接”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或相互作用，但是它们可以或可以不直接物理或电接触。同样，虽然相似或相同的数字可以用于表示不同图片中的相同或相似的部分，但是这样做并不表示包括相似或相同数字的所有图片组成单个或相同实施例。可以参照所示的X-Z坐标系来理解诸如“上面”、“下面”、“在…上方”和“在…下方”等的术语，并且可以参照X-Y坐标系或非Z坐标系来理解诸如“相邻”等的术语。
如上所述，将存储器直接集成到逻辑芯片上具有优点。这种存储器可以包括DRAM和NAND闪存存储器。然而，DRAM和NAND闪存存储器具有与越来越精确的电荷布局和感测要求有关的可缩放性问题，并且因此将基于电荷的存储器直接嵌入到高性能逻辑芯片上在例如亚20nm的技术节点方面是有问题的。
实施例包括集成有存储器的逻辑芯片；然而存储器缩放到比传统的基于电荷的存储器可能具有的几何形状更小的几何形状。在一个实施例中，存储器是自旋转移矩磁阻随机存取存储器(STT-MRAM)，其依靠电阻率而非电荷作为信息载体。更具体地，实施例包括嵌入在逻辑芯片(例如，处理器)的后端互连层内的至少一个STT-MRAM存储器。至少一个STT-MRAM存储器可以包括具有至少一个磁性隧道结(MTJ)的至少一个STT-MRAM阵列。除STT-MRAM之外的诸如电阻式RAM(RRAM)等的其它存储器用于其它实施例中。
实施例将STT-MRAM集成在逻辑芯片内，其中存储器包括MTJ，其具有上MTJ层、下MTJ层、以及与上MTJ层和下MTJ层直接接触的隧道势垒；其中上MTJ层包括上MTJ层侧壁，并且下MTJ层包括与上MTJ层水平偏移的下MTJ侧壁。另一个实施例包括包含MTJ的存储器区域、以及位于衬底上的逻辑区域；其中水平面与MTJ相交，第一层间电介质(ILD)材料与MTJ相邻，并且第二ILD材料包括在逻辑区域中，第一和第二ILD材料彼此不等同。本文中描述了其它实施例。
图1描绘了实施例中的包括嵌入式MTJ的逻辑芯片。尽管MTJ可以包括多层非常薄的金属薄膜，但是出于讨论的目的，在图1中MTJ薄膜堆叠体可以被分成四个部分：“底部MTJ”140(MTJ的底层)、“隧道势垒”135、“顶部MTJ”125(MTJ的顶层)、以及硬掩模层130。图1示出了全部包括在M2金属层165中的三个MTJ。三个MTJ被包括在硅衬底195以及总体上由层190表示的各累积层上。出于讨论的目的，三个MTJ被示出为嵌入在M2165中，但是三个MTJ还可以被嵌入在诸如金属层M1180、M3150等的其它互连层中。
出于清楚的目的，在图1中并未标注一些细节，但是当使用图2-23来讨论用于图1的器件的制造工艺时，那些细节将变得更加清楚。例如，尽管在图1中存在若干间隔体部分，但出于清楚的目的而可能只标注了一个这种部分。然而，可以在图2-23中的一个或多个图中标注其它部分。
在图1的实施例中，侧壁间隔体120沿着图案化的硬掩模130和顶部MTJ 125薄膜的边缘设置。侧壁间隔体120保护顶部MTJ 125薄膜的边缘以使其免受氧化和/或腐蚀。
在实施例中，与隧道势垒135和底部MTJ 140薄膜的边缘相比，在硬掩模130与顶部MTJ 125薄膜的边缘之间存在水平间距。该水平间距关于顶部MTJ至底部MTJ短路提供了裕量。
实施例在隧道势垒135和底部MTJ 140薄膜的边缘上包括抛光停止薄膜115的剩余部分。薄膜115保护隧道势垒135薄膜和底部MTJ 140薄膜以使其免受侧壁氧化和/或腐蚀。
实施例在逻辑区域105(例如，处理器)和包括嵌入式MTJ的存储器层110中保留相同的常规低k ILD材料155、170、185。这样做有助于使实施例满足现代高性能逻辑芯片的严格的RC延迟要求。然而，区域110还包括可流动的氧化物层145，其提供未在区域105(或区域105的至少部分)中找到的ILD。
图1示出了4个要素：(1)侧壁间隔体120，(2)与隧道势垒135和底部MTJ 140薄膜的边缘相比，在硬掩模130与顶部MTJ 125薄膜的边缘之间具有水平间距，(3)位于隧道势垒135和底部MTJ 140薄膜的边缘上的抛光停止薄膜115的剩余部分，以及(4)位于逻辑区域105(例如，处理器)和存储器层110中的相同的常规低k ILD材料155、170、185，其它实施例不需要包括所有这些要素。其它实施例可以包括这四个要素的任何组合或子集，例如包括要素(1)和(2)而不包括要素(3)和/或(4)。
图2-23描绘了本发明的实施例中的用于制造包括嵌入式MTJ区域110的逻辑芯片区域105的工艺。在图2中，工艺步骤从晶片195开始，在晶片195上，最顶层表面在M1层180内具有图案化的互连层。M1层180包括在ILD 185内。出于讨论的目的，工艺流程被示出为从晶片开始，所述晶片在其最顶层表面上具有图案化的M1互连，但是最顶层表面可以是一些其它互连层(即，M2、M3、M4等)。晶片195在最顶层的图案化的互连层下方还可以具有其它后端和前端层190。
在图3中，对蚀刻停止薄膜进行沉积并随后对低k ILD 170材料进行沉积。在实施例中，ILD材料170最终将保留在晶片的设置逻辑电路的区域(区域105)中。可以以各种方式来识别区域105、110。例如，区域110可以包括STT-RAM位单元阵列，其中，MTJ是可见的并且呈现了相当规则的位单元晶体管布局。相比之下，区域105中的晶体管布局没有那么规则(例如，如具有存储器的情况一样，没有包括在重复结构的阵列中)并且呈现很少甚至几乎没有MTJ。
ILD 170满足了用于区域105的对应的互连层中的(多种)ILD材料的各种技术要求。这种技术要求可能涉及例如由对区域105的设计考虑所决定的电气性质(例如，介电常数、击穿电压)和/或机械性质(例如，模量、韧性、薄膜应力)。在各种实施例中，蚀刻停止材料包括例如氮化硅、碳化硅、碳掺杂的氮化硅等。ILD材料170可以是性质适用于区域105的逻辑电路和互连层中的任何ILD材料。实施例包括诸如氧化硅、氟氧化硅(SiOF)、以及碳掺杂的氧化物等的ILD材料。
在图4中，涂覆抗蚀剂层109并对其进行图案化以从制造MTJ的区域110中掩蔽逻辑电路区域105。在图5中，通过使用干法蚀刻工艺来在未被掩蔽的区域中蚀刻掉低k ILD 170和蚀刻停止层175以暴露下面的M1180，并且然后使用清洁处理来去除任何抗蚀剂残留物。
在图6中，对MTJ金属薄膜堆叠体(层140、135、125)进行沉积并随后对硬掩模130材料进行沉积。在实施例中，沉积MTJ金属薄膜堆叠体的方法为物理气相沉积(PVD)溅镀。在实施例中，底部MTJ薄膜140由以下材料组成(从底部到顶部)：3nm钽(Ta)；20nm铂锰(PtMn)；2.3nm铁化钴(Co70Fe30)；0.8nm钌(Ru)；2.5nm钴铁硼(Co60Fe20B20)。隧道势垒135包括1.2nm氧化镁(MgO)，顶部MTJ 125薄膜包括2.5nm Co60Fe20B20，并且硬掩模130材料包括50nm Ta。在这种实施例中，硬掩模(1)可以按顺序沉积在用于沉积MTJ金属薄膜堆叠体的相同溅镀工具内，并且(2)是导电的。关于溅镀工具，由于硬掩模、顶部MTJ、隧道势垒、以及底部MTJ中的所有薄膜都是溅镀薄膜，所以所有这些薄膜都可以在不破坏真空的情况下按顺序沉积在一个溅镀工具内。不破坏真空的优点在于各个金属薄膜的表面不会氧化，并且因此几乎不存在MTJ层的电气性质的退化。关于硬掩模的导电特性，由于硬掩模的导电性，当需要建立至MTJ的顶表面的电连接时，在流程中不需要随后去除硬掩模。其它实施例具有其它厚度的底部MTJ 140、隧道势垒135、和/或顶部MTJ 125以按照需要改变MTJ的电气特性。同样，底部MTJ 140、隧道势垒135、顶部MTJ 125和/或硬掩模130中可以使用其它材料，以按照需要获得不同MTJ电气特性。
在图7中，涂覆了平坦化涂层111。在图8a中，使用化学机械抛光(CMP)来去除平坦化涂层覆盖层(overburden)。要注意，平坦化涂层111材料保留在晶片的凹进区域内部。底部MTJ层140垂直邻近于ILD 185并且位于ILD 185“上”，ILD 185可以位于其它各个层190和衬底195之上。替代的实施例可以放弃诸如部分111等的部分的CMP。替代的实施例可以放弃沉积在例如晶片的凹进区域中的牺牲光吸收材料(SLAM)的CMP。
在图9中，使用反应离子蚀刻(RIE)干法蚀刻技术来去除暴露的硬掩模130、顶部MTJ 125、隧道势垒135、以及底部MTJ 140薄膜，在低k ILD170处停止。在图10中，使用例如湿法蚀刻或干法蚀刻技术来去除剩余的平坦化材料111。在图11中，在晶片表面的需要MTJ的那些区域(区域110)之上涂覆抗蚀剂层10并对其进行图案化。在图12中，使用例如干法蚀刻技术来蚀刻暴露的硬掩模130材料，并且使用例如等离子体灰处理来去除任何剩余的抗蚀剂。在图13中，使用例如RIE干法蚀刻技术来蚀刻顶部MTJ薄膜125，在隧道势垒135材料处停止。在图14中，晶片表面覆盖有“间隔体”120薄膜，例如氮化硅、氧化硅、氮氧化硅、碳化硅、或碳掺杂的氮化硅。在图15中，各向异性干法蚀刻用于在保留垂直侧壁上的间隔体材料的同时，从晶片的所有水平表面中去除间隔体120材料。在图16中，使用例如RIE干法蚀刻技术来蚀刻隧道势垒135和底部MTJ薄膜140，在下层M1180互连和/或ILD 185材料处停止。在图17中，晶片表面覆盖有抛光停止材料115，例如氮化硅或碳化硅。要注意，(1)薄膜115用作可流动的氧化物抛光停止层(在图19进一步解释)，并且(2)薄膜115保护隧道势垒和底部MTJ薄膜的已蚀刻的侧壁以使其免受氧化/腐蚀。
在一个实施例中，为了使已蚀刻的MTJ侧壁的氧化或蚀刻的任何可能最小化，与图12-17相对应的工艺原地发生在大型集群工具(cluster tool)中，而不破坏真空。
在图18中，晶片表面覆盖有可流动的氧化物材料145，其可以填充MTJ之间的任何间隙。在一个实施例中，可流动的氧化物材料145可以包括甲基异丁基酮(MIBK)中的氢倍半硅氧烷聚合物(HSQ)溶液，但是其它实施例并不限于此。
在图19中，使用例如选择性停止于下层抛光停止115材料上的氧化物CMP工艺来去除可流动的氧化物145覆盖层。在实施例中，可流动的氧化物材料145保留在MTJ之间的间隙中。在图20中，使用例如等离子体蚀刻工艺来去除暴露的抛光停止115材料。在图21中，附加的低k ILD材料170沉积到晶片上，以使总低k ILD厚度累积到用于在逻辑电路区域中形成规则的互连结构所期望的值。该值是高度可变的并取决于例如MTJ被集成到哪一个金属层中。在一个实施例中，总低k ILD厚度可以在30-750nm之间，包括50、100、200、300、400、500、600、700nm厚度。
在图22中，使用例如双重镶嵌图案化来将沟槽和通孔开口制造到低k ILD材料170中。在图23中，使用例如双重镶嵌势垒/种子沉积、铜电镀、和铜CMP工艺来在沟槽和通孔开口内形成铜互连结构。
然后工艺生产了图1中包括的器件，其中形成了随后的蚀刻停止层160并且在M3层150中形成了(多个)铜互连层123。此外，使用例如双重镶嵌工艺技术来按需要形成(多个)ILD层155。
图24包括图1的一部分的较不理想化的形式。在图24中，隧道势垒2435位于底部MTJ层2540与顶部MTJ层2525之间。间隔体2520与层2535垂直相邻并且与层2525和硬掩模2530水平相邻。
在另一个实施例中，生产了与图1的产品相同的产品。使用了图2-6的工艺和实施例。然而，从图6的产品之后，工艺变得不同。即，涂覆了光致抗蚀剂并对其进行图案化以从晶片表面掩蔽MTJ阵列区域。例如，抗蚀剂位于晶片的凹进区域内(即，图6中所示的两个近似正交的水平至垂直MTJ堆叠体变换之间)。可以对抗蚀剂进行图案化或沉积以使其单独呈现在该凹进区域内或使其水平扩展到超出该区域。抗蚀剂还可以延伸至已经沉积的硬掩模的垂直层上方(即，凹进区域上方)或可以完全位于(水平地或垂直地)凹进区域内。然后，可以使用停止于低k ILD的RIE干法蚀刻技术来去除并蚀刻暴露的硬掩模以及顶部MTJ、隧道势垒、和底部MTJ薄膜的部分。在实施例中，原位等离子体灰处理可以包括在蚀刻制法中以去除任何剩余的抗蚀剂残留物。这可能产生类似于图10的实施例。从那个阶段开始，可以跟随图11-23中所描绘的处理以进一步开发实施例。
在另一个实施例中，生产了与图1的产品相同的产品。使用了图2-6的工艺和实施例。然而，从图6的产品之后，抗蚀剂层被涂覆并图案化在晶片表面的需要MTJ的区域之上，并且直接在未图案化的硬掩模和MTJ薄膜堆叠体的顶部上。因此，对于图6的示例，这将产生分别位于3个金属部分的正上方的三个抗蚀剂柱，3个抗蚀剂柱将用作3个MTJ的基底(全部位于晶片的凹进区域内、图6中所示的两个近似正交的水平至垂直MTJ堆叠体变换之间)。
之后，使用干法蚀刻技术来蚀刻暴露的硬掩模材料，并且使用等离子体灰处理来去除任何剩余的抗蚀剂。此时，仍然提供图6中所示的全部MTJ堆叠体层，从而存在经由垂直MTJ部分而耦合至凹进的MTJ部分的非凹进的MTJ层部分。然而，去除了除硬掩模的位于将成为3个MTJ的位置处的三个小岛外的所有硬掩模材料。
接下来，使用停止于隧道势垒材料上的RIE干法蚀刻技术来蚀刻顶部MTJ薄膜堆叠体。因此，顶部MTJ薄膜只保留在凹进部分以及垂直的顶部MTJ薄膜部分(其之前连接至水平的非凹进的顶部MTJ层)中。之后，晶片表面被覆盖有“间隔体”薄膜，例如氮化硅或碳掺杂的氮化硅。然后，各向异性干法蚀刻工艺用于在留下垂直侧壁上的间隔体材料的同时，从晶片的所有水平表面去除间隔体材料。现在，在与凹进区域中的剩余顶部MTJ和硬掩模岛相邻的位置处存在6个垂直侧壁。在与仍然存在的垂直顶部MTJ层相邻的位置处还存在2个垂直侧壁部分。现在，继续使用RIE干法蚀刻技术来蚀刻隧道势垒和底部MTJ薄膜，在下层M1互连和/或ILD材料上停止。这可能产生与图16的实施例相似的实施例。从那个阶段开始，可以跟随图17-23中所描绘的工艺以进一步开发实施例。
在以使位置可以得到诸如以下内容的段落：“位于与凹进区域中的剩余顶部MTJ和硬掩模岛相邻的位置处的6个垂直侧壁”。然而，这些仅是用于示出根据最终包含MTJ的产品哪些可以是成百上千的MTJ部分中的那6个的示例。
因此，上文已经对各种工艺进行了阐述，任何所述工艺都可以产生图1的实施例。
图1描绘了器件的截面，该器件具有：(a)与MTJ阵列区域相对的逻辑区域中的不同ILD材料。例如，单个水平面与3个MTJ、ILD 170、以及逻辑区域105中的ILD部分相交。逻辑区域105中的ILD部分可以包括与位于区域110中的ILD 170的材料不同的ILD材料。例如，逻辑区域105中的ILD部分可以包括氧化硅ILD材料并且MTJ区域110中的ILD部分可以包括可流动的氧化物。然而，在其它实施例中，ILD材料可以是相同的。
图1描绘了器件的截面，该器件具有：(b)在MTJ阵列区域的周界处的MTJ薄膜堆叠体的剩余部分。例如，图1的区域126包括底部MTJ 140的水平和垂直部分、隧道势垒135的水平和垂直部分、以及顶部MTJ 140的垂直部分。当只标注了区域126时，要注意对称的MTJ薄膜堆叠体剩余部分还位于与穿过MTJ区域110的区域216相对的位置。在另一个实施例中，堆叠体剩余部分包括底部MTJ 140的水平和垂直部分、隧道势垒135的水平和垂直部分、以及顶部MTJ 140的水平和垂直部分。在另一个实施例中，堆叠体剩余部分包括底部MTJ 140的垂直部分、隧道势垒135的垂直部分、以及顶部MTJ 140的垂直部分。在另一个实施例中，堆叠体剩余部分包括底部MTJ 140的垂直部分、隧道势垒135的垂直部分、以及顶部MTJ 140的水平和垂直部分。
图1描绘了器件的截面，该器件具有：(c)在图案化的硬掩模和/或顶部MTJ薄膜的边缘上存在的侧壁间隔体。例如，如图1所示，存在3个MTJ。MTJ中的每一个的顶部MTJ层125被设置成与两个垂直间隔体部分(侧壁间隔体)相邻。这些侧壁间隔体也相邻并且位于3个MTJ的顶部上的硬掩模部分的边缘上。然而，在其它实施例中，间隔体可以直接与顶部MTJ和硬掩模层的仅其中之一相邻或接触。
图1描绘了器件的截面，该器件具有：(d)与隧道势垒和底部MTJ薄膜的边缘相比的位于顶部MTJ薄膜的边缘之间的水平间距。例如，对于每个MTJ，顶部MTJ层的总体水平宽度小于对应的隧道势垒的总体宽度和/或顶部MTJ层的总体水平宽度小于对应的底部MTJ层的总体宽度。底部MTJ层与顶部MTJ层的宽度之间的差等于两个间隔体侧壁的宽度。隧道势垒的宽度与顶部MTJ层的宽度之间的差等于两个间隔体侧壁的宽度。底部MTJ层的宽度与顶部MTJ层的宽度之间的差等于两个间隔体侧壁的宽度。在一些实施例中，底部MTJ层和隧道势垒对于一些或全部MTJ具有相同的宽度，但是在其它实施例中，底部MTJ层和隧道势垒对于一些或全部MTJ具有不同的宽度。
图1描绘了器件的截面，该器件具有：(e)在隧道势垒和底部MTJ薄膜的边缘上的抛光停止薄膜的剩余部分。例如，如图1所示，存在3个MTJ。MTJ中的每一个的隧道势垒和/或底部MTJ层140被设置成与抛光停止部分相邻并且直接接触。抛光停止部分可以是垂直部分。这些垂直抛光停止部分还可以是垂直侧壁间隔体的相邻部分。
实施例可以具有各种组合，例如上面刚刚提到的元素(a)、(b)、(c)、(d)、和/或(e)的任何组合。
如本文中所使用的，层可以具有子层。例如，顶部MTJ层实际上可以由许多子层组成。例如并且如上所述，在一个实施例中，MTJ薄膜140由以下材料组成(从底部到顶部)：3nm钽(Ta)；20nm铂锰(PtMn)；2.3nm铁化钴(Co70Fe30)；0.8nm钌(Ru)；2.5nm钴铁硼(Co60Fe20B20)。因此，5个子层包括在MTJ薄膜140中。隧道势垒135包括1.2nm氧化镁(MgO)，但是在替代的实施例中，层135可以包括一个或多个子层。顶部MTJ 125薄膜包括2.5nmCo60Fe20B20，但是在替代的实施例中，层可以包括一个或多个子层。硬掩模130材料包括50nmTa，但是在替代的实施例中，层可以包括氮化钽、钛和氮化钛、和/或一个或多个子层。例如，实施例可以包括具有子层(1.7nm Co60Fe20B20/5nm Ta/5nm Ru)的顶部MTJ薄膜、隧道势垒(0.85nm MgO)、以及具有子层(5nm Ta/1nm Co60Fe20B20)的底部MTJ薄膜。另一个实施例可以包括具有子层(1.0-1.7nm Co60Fe20B20/5nm Ta/5nm Ru)的顶部MTJ薄膜、隧道势垒(0.85-0.9nm MgO)、以及具有子层(5nm Ta/10nm Ru/5nm Ta/1.0-1.3nm Co60Fe20B20)的底部MTJ薄膜。另一个实施例可以包括具有子层(CoFeB)的顶部MTJ薄膜、隧道势垒(MgO)、以及具有子层(PtMn/CoFe/Ru/CoFeB)的底部MTJ薄膜。另一个实施例可以包括具有子层(CoFeB(3nm)/Ru(7nm)/Cu(110nm)/Ru(2nm)/Ta(10nm)或CoFeB(3nm)/Ta(8nm)/Ru(7nm))的顶部MTJ薄膜、具有子层(Mg(0.4nm)+MgO(0.6nm))的隧道势垒、以及具有子层(Ta(5nm)/CuN(20nm)/Ta(10nm)/PtMn(15nm)/CoFe(2.5nm)/Ru(0.8nm)/CoFeB(3nm))的底部MTJ薄膜。许多其它示例是可能的并且可以被本领域的普通技术人员理解，并且出于简洁的目的而不对这些示例进行描述。
实施例可以用于许多不同类型的系统中。例如，在一个实施例中，通信设备(例如，移动电话、智能手机、上网本、笔记本、个人计算机、手表、照相机)可以被布置为包括本文中所述的各种实施例。现在参考图25，示出的是根据本发明的实施例的系统的方框图。多处理器系统700是点对点互连系统，并且包括第一处理器770和经由点对点互连750而耦合的第二处理器780。处理器770和780中的每一个都可以是多核处理器。第一处理器770可以包括存储器控制器中心(MCH)和点对点(P-P)接口。类似地，第二处理器780可以包括MCH和P-P接口。MCH可以将处理器耦合至相应的存储器，即，存储器732和存储器734，它们可以是本地连接到相应处理器的主存储器(例如，动态随机存取存储器(DRAM))的部分。然而，处理器可以位于与本文中所述的存储器相同的芯片上。第一处理器770和第二处理器780可以分别经由P-P互连而耦合至芯片组790。芯片组790可以包括P-P接口。此外，芯片组790可以经由接口而耦合至第一总线716。各种输入/输出(I/O)设备714可以耦合至第一总线716、以及总线桥718，所述总线桥718将第一总线716耦合至第二总线720。在一个实施例中，各种设备可以耦合至第二总线720，所述设备包括例如键盘/鼠标722、通信设备726、以及可以包括代码730的诸如硬盘驱动器或其它大容量存储设备等的数据存储装置728。代码可以包括在一个或多个存储器中，所述存储器包括存储器728、732、734、经由网络耦合至系统700的存储器等。此外，音频I/O 724可以耦合至第二总线720。
要注意，本文中多次使用的“顶部MTJ”和“底部MTJ”层是用于解释的目的，然而，在不脱离本文中所描述的实施例的创新概念的情况下，MTJ可以被“颠倒”以使顶层变为底层(即，改变视角)。
作为另一示例，至少一个机器可读介质包括多个指令，所述指令响应于在计算设备上被执行而使计算设备实施本文中所述的方法中的任一种。用于处理指令的装置可以被配置为执行本文中所述的方法中的任何方法。并且装置还可以包括用于执行本文中所述的方法中的任一种的单元。
实施例可以以代码的形式来实施并且可以被存储在机器可读存储介质上，该机器可读存储介质将指令存储于其上，所述指令可以用于对系统进行编程以执行指令。存储介质可以包括但不限于：任何类型的硬盘，包括软盘、光盘、固态驱动器(SSD)、光盘只读存储器(CD-ROM)、可重写光盘(CD-RW)、以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存存储器、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡；或适用于存储电子指令的任何其它类型的介质。
以下示例属于进一步的实施例。
示例1包括一种装置，其包括：第一磁性隧道结(MTJ)，其包括第一上MTJ层、第一下MTJ层、以及直接接触第一上MTJ层的第一下表面和第一下MTJ层的第一上表面的第一隧道势垒；其中，第一上MTJ层包括第一上MTJ层侧壁，并且第一下MTJ层包括与第一上MTJ层侧壁水平偏移第一水平偏移间隔的第一下MTJ侧壁，所述第一水平偏移间隔限定了第一水平偏移距离。
在示例2中，示例1的主题内容可以任选地包括：直接接触第一上MTJ层和第一隧道势垒的第一间隔体，所述第一间隔体具有与第一水平偏移距离相等的第一宽度。
在示例3中，示例1-2的主题内容可以任选地包括：直接接触第一上MTJ层的第一上表面和第一间隔体的第一硬掩模。
在示例4中，示例1-3的主题内容可以任选地包括第一间隔体，其包括在第一水平偏移间隔内。
在示例5中，示例1-4的主题内容可以任选地包括：单片衬底；包括第一MTJ的存储器区域；逻辑区域；以及平行于第一上MTJ层的第一下表面的第一水平面；其中逻辑区域和存储器都位于单片衬底上；其中第一水平面与第一MTJ相交，第一层间电介质(ILD)材料与第一MTJ相邻，并且第二ILD材料包括在逻辑区域中，第一和第二ILD材料彼此不等同。逻辑区域可以包括逻辑门，并且存储器区域可以包括存储器阵列。
在示例6中，示例1-5的主题内容可以任选地包括逻辑区域，其包括在处理器中，并且存储器是自旋转移矩磁阻随机存取存储器(STT-MRAM)。
在示例7中，示例1-6的主题内容可以任选地包括：第一ILD材料，其包括氧化硅、氮氧化硅、多孔氧化硅、氟氧化硅、碳掺杂的氧化物、多孔碳掺杂的氧化物、聚酰亚胺、聚降冰片烯、苯并环丁烯、可流动的氧化物、以及聚四氟乙烯的至少其中之一；以及第二ILD材料，其包括氧化硅、氮氧化硅、多孔氧化硅、氟氧化硅、碳掺杂的氧化物、多孔碳掺杂的氧化物、聚酰亚胺、聚降冰片烯、苯并环丁烯、可流动的氧化物、以及聚四氟乙烯中的至少另外一种；并且第一底部MTJ包括子层，所述子层包括钽、铂锰、钴铁、钌(Ru)、以及钴铁硼中的至少两种。
在示例8中，示例1-7的主题内容可以任选地包括第一水平面，其与包括在第一MTJ与第一ILD材料之间的第一抛光停止材料相交。
在示例9中，示例1-8的主题内容可以任选地包括第一抛光停止材料，其直接接触第一隧道势垒和第一下MTJ层的至少其中之一。
在示例10中，示例1-9的主题内容可以任选地包括：单片衬底；包括第一MTJ的存储器区域；逻辑区域；以及平行于第一上MTJ层的第一下表面的第一水平面；其中具有与第一水平偏移距离相等的宽度的第一间隔体直接接触第一上MTJ层和第一隧道势垒；其中逻辑区域和存储器都位于单片衬底上；其中第一水平面与第一MTJ相交，第一ILD材料与第一MTJ相邻，并且第二ILD材料包括在逻辑区域中，第一和第二ILD材料彼此不等同。
在示例11中，示例1-10的主题内容可以任选地包括垂直MTJ层部分、附加的垂直MTJ层部分、以及直接接触垂直MTJ层部分和附加的垂直MTJ层部分的垂直隧道势垒部分；其中垂直MTJ层部分、附加的垂直MTJ层部分、以及垂直隧道势垒部分都位于逻辑区域与存储器区域之间并且都与第一水平面相交。
在示例12中，示例1-11的主题内容可以任选地包括：其中，第一上MTJ层、第一下MTJ层、以及第一隧道势垒的至少其中之一包括子层。
在示例13中，示例1-12的主题内容可以任选地包括：其中，具有与第一水平偏移距离相等的宽度的第一间隔体直接接触第一上MTJ层和第一隧道势垒的至少其中之一。
在示例14中，示例1-13的主题内容可以任选地包括：第二MTJ，其包括第二上MTJ层、第二下MTJ层、以及直接接触第二上MTJ层的第二下表面和第二下MTJ层的第二上表面的第二隧道势垒；其中，第二上MTJ层包括第二上MTJ层侧壁，并且第二下MTJ层包括与第二上MTJ层侧壁水平偏移第二水平偏移间隔的第二下MTJ侧壁，第二水平偏移间隔限定了第二水平偏移距离；第一垂直抛光停止侧壁以及第二垂直抛光停止侧壁，第一垂直抛光停止侧壁接触第一下MTJ层和第一隧道势垒的至少其中之一，第二垂直抛光停止侧壁接触第二下MTJ层和第二隧道势垒的至少其中之一；其中，第一和第二垂直抛光停止侧壁位于第一与第二MTJ之间，并且平行于第一上MTJ层的第一下表面的第一水平面与第一和第二MTJ以及第一和第二垂直抛光停止侧壁相交。
示例15包括一种装置，其包括：单片衬底；存储器区域，其包括磁性隧道结(MTJ)，所述磁性隧道结包括直接接触下MTJ层和上MTJ层的隧道势垒，所述存储器区域位于衬底上；以及逻辑区域，其位于衬底上；其中，平行于隧道势垒的水平面与MTJ相交，第一层间电介质(ILD)材料与MTJ相邻，并且第二ILD材料包括在逻辑区域中，第一和第二ILD材料彼此不等同。逻辑区域可以包括逻辑门，并且存储器区域可以包括存储器阵列。逻辑区域可以包括处理器，并且存储器区域可以包括存储器阵列。
在示例16中，示例15的主题内容可以任选地包括：其中，上MTJ层包括上MTJ层侧壁，并且下MTJ层包括与上MTJ层侧壁水平偏移一段水平偏移间隔的下MTJ侧壁，水平偏移间隔限定了水平偏移距离。
在示例17中，示例15-16的主题内容可以任选地包括间隔体，其具有与水平偏移距离相等的宽度，直接接触上MTJ层和隧道势垒。
在示例18中，示例15-17的主题内容可以任选地包括：直接接触上MTJ层的上表面和间隔体的硬掩模。
在示例19中，示例15-18的主题内容可以任选地包括：其中，水平面与包括在MTJ与第一ILD材料之间的抛光停止材料相交。
在示例20中，示例15-19的主题内容可以任选地包括：其中，抛光停止材料直接接触隧道势垒和下MTJ层的至少其中之一。
示例21包括一种方法，其包括：形成存储器区域，存储器区域包括磁性隧道结(MTJ)，磁性隧道结包括直接接触下MTJ层和上MTJ层的隧道势垒，所述存储器区域位于单片衬底上；以及形成位于衬底上的逻辑区域；其中，平行于隧道势垒的水平面与MTJ相交，第一层间电介质(ILD)材料与MTJ相邻，并且第二ILD材料包括在逻辑区域中，第一和第二ILD材料彼此不等同。逻辑区域可以包括逻辑门，并且存储器区域可以包括存储器阵列。逻辑区域可以包括处理器，并且存储器区域可以包括存储器阵列。
在示例22中，示例21的主题内容可以任选地包括：形成上MTJ层的侧壁，其与下MTJ层的侧壁水平偏移一段水平偏移距离。
在示例23中，示例21-22的主题内容可以任选地包括：形成直接接触上MTJ层的上表面的硬掩模；并且形成包括具有与水平偏移距离相等的宽度的间隔体，所述间隔体与上MTJ层和隧道势垒直接接触；其中，形成硬掩模和间隔体包括：在形成硬掩模与形成间隔体之间不中断单真空的情况下，在单真空下形成硬掩模和间隔体。
在示例24中，示例21-23的主题内容可以任选地包括：始终在不中断单真空条件的情况下，(a)形成直接接触上MTJ层的硬掩模；(b)形成具有与水平偏移距离相等的宽度的间隔体，所述间隔体与上MTJ层和隧道势垒直接接触；(c)对上MTJ层、隧道势垒、以及下MTJ层进行蚀刻以形成MTJ；以及(d)在MTJ上形成蚀刻停止薄膜。
在示例25中，示例21-24的主题内容可以任选地包括：在顶部MTJ层的垂直部分之间形成牺牲光吸收材料(SLAM)；以及对SLAM进行抛光。
尽管已经针对有限数量的实施例描述了本发明，但是本领域技术人员将领会到实施例的许多修改和变型。本发明旨在使所附权利要求涵盖落在本发明的真实精神和范围内的所有这种修改和变化。

Claims (23)

1.一种半导体装置，包括：
第一磁性隧道结(MTJ)，其包括第一上MTJ层、第一下MTJ层、以及直接接触所述第一上MTJ层的第一下表面和所述第一下MTJ层的第一上表面的第一隧道势垒；以及
第一层间电介质(ILD)材料；
其中，所述第一上MTJ层包括第一上MTJ层侧壁，并且所述第一下MTJ层包括与所述第一上MTJ层侧壁水平偏移第一水平偏移间隔的第一下MTJ侧壁，所述第一水平偏移间隔限定了第一水平偏移距离，并且
其中，平行于所述第一上MTJ层的所述第一下表面的第一水平面与包括在所述第一MTJ与所述第一层间电介质材料之间的第一抛光停止材料相交。
2.根据权利要求1所述的装置，其中，具有与所述第一水平偏移距离相等的第一宽度的第一间隔体直接接触所述第一上MTJ层和所述第一隧道势垒。
3.根据权利要求2所述的装置，还包括直接接触所述第一上MTJ层的第一上表面和所述第一间隔体的第一硬掩模。
4.根据权利要求1所述的装置，其中，第一间隔体包括在所述第一水平偏移间隔内。
5.根据权利要求1所述的装置，包括：
单片衬底；
存储器区域，其包括所述第一MTJ；以及
逻辑区域；
其中，所述逻辑区域和所述存储器区域都位于所述单片衬底上；
其中，所述第一水平面与所述第一MTJ、所述第一层间电介质(ILD)材料、以及包括在所述逻辑区域中的第二层间电介质(ILD)材料相交，所述第一层间电介质(ILD)材料与所述第一MTJ相邻，所述第一层间电介质材料和所述第二层间电介质材料彼此不等同。
6.根据权利要求5所述的装置，其中，所述逻辑区域包括在处理器中，并且所述存储器是自旋转移矩磁阻随机存取存储器(STT-MRAM)。
7.根据权利要求5所述的装置，其中：
所述第一层间电介质材料包括氧化硅、氮氧化硅、多孔氧化硅、氟氧化硅、碳掺杂的氧化物、多孔碳掺杂的氧化物、聚酰亚胺、聚降冰片烯、苯并环丁烯、可流动的氧化物、以及聚四氟乙烯的至少其中之一；并且所述第二层间电介质材料包括氧化硅、氮氧化硅、多孔氧化硅、氟氧化硅、碳掺杂的氧化物、多孔碳掺杂的氧化物、聚酰亚胺、聚降冰片烯、苯并环丁烯、可流动的氧化物、以及聚四氟乙烯中的至少另外一种；并且
第一底部MTJ包括子层，所述子层包括钽、铂锰、钴铁、钌(Ru)、以及钴铁硼的至少其中之一。
8.根据权利要求1所述的装置，其中，所述第一抛光停止材料直接接触所述第一隧道势垒和所述第一下MTJ层的至少其中之一。
9.根据权利要求1所述的装置，包括：
单片衬底；
存储器区域，其包括所述第一MTJ；以及
逻辑区域；
其中，具有与所述第一水平偏移距离相等的宽度的第一间隔体直接接触所述第一上MTJ层和所述第一隧道势垒；
其中，所述逻辑区域和所述存储器区域都位于所述单片衬底上；
其中，所述第一水平面与所述第一MTJ、所述第一层间电介质(ILD)材料、以及包括在所述逻辑区域中的第二层间电介质(ILD)材料相交，所述第一层间电介质(ILD)材料与所述第一MTJ相邻，所述第一层间电介质材料和所述第二层间电介质材料彼此不等同。
10.根据权利要求9所述的装置，其包括：
垂直MTJ层部分、附加的垂直MTJ层部分、以及直接接触所述垂直MTJ层部分和所述附加的垂直MTJ层部分的垂直隧道势垒部分；
其中，所述垂直MTJ层部分、所述附加的垂直MTJ层部分、以及所述垂直隧道势垒部分都位于所述逻辑区域与所述存储器区域之间，并且都与所述第一水平面相交。
11.根据权利要求1所述的装置，其中，所述第一上MTJ层、所述第一下MTJ层、以及所述第一隧道势垒的至少其中之一包括子层。
12.根据权利要求1所述的装置，其中，具有与所述第一水平偏移距离相等的第一宽度的第一间隔体直接接触所述第一上MTJ层和所述第一隧道势垒的至少其中之一。
13.根据权利要求1所述的装置，包括：
第二MTJ，其包括第二上MTJ层、第二下MTJ层、以及直接接触所述第二上MTJ层的第二下表面和所述第二下MTJ层的第二上表面的第二隧道势垒；
其中，所述第二上MTJ层包括第二上MTJ层侧壁，并且所述第二下MTJ层包括与所述第二上MTJ层侧壁水平偏移第二水平偏移间隔的第二下MTJ侧壁，所述第二水平偏移间隔限定了第二水平偏移距离；
第一垂直抛光停止侧壁以及第二垂直抛光停止侧壁，所述第一垂直抛光停止侧壁接触所述第一下MTJ层和所述第一隧道势垒的至少其中之一，所述第二垂直抛光停止侧壁接触所述第二下MTJ层和所述第二隧道势垒的至少其中之一；
其中，所述第一垂直抛光停止侧壁和所述第二垂直抛光停止侧壁位于所述第一MTJ与所述第二MTJ之间，并且平行于所述第一上MTJ层的所述第一下表面的第一水平面与所述第一MTJ和所述第二MTJ以及所述第一垂直抛光停止侧壁和所述第二垂直抛光停止侧壁相交。
14.一种半导体装置，包括：
单片衬底；
存储器区域，其包括磁性隧道结(MTJ)，所述磁性隧道结包括直接接触下MTJ层和上MTJ层的隧道势垒，所述存储器区域位于衬底上；以及
逻辑区域，其位于所述衬底上；
其中，平行于所述隧道势垒的水平面与所述MTJ、第一层间电介质(ILD)材料、以及包括在所述逻辑区域中的第二层间电介质材料相交，所述第一层间电介质(ILD)材料与所述MTJ相邻，所述第一层间电介质材料和所述第二层间电介质材料彼此不等同，并且
其中，所述水平面与包括在所述MTJ与所述第一层间电介质材料之间的抛光停止材料相交。
15.根据权利要求14所述的装置，其中，所述上MTJ层包括上MTJ层侧壁，并且所述下MTJ层包括与所述上MTJ层侧壁水平偏移开水平偏移间隔的下MTJ侧壁，所述水平偏移间隔限定了水平偏移距离。
16.根据权利要求15所述的装置，包括间隔体，所述间隔体具有与所述水平偏移距离相等的宽度并且直接接触所述上MTJ层和所述隧道势垒。
17.根据权利要求16所述的装置，还包括：直接接触所述上MTJ层的上表面和所述间隔体的硬掩模。
18.根据权利要求14所述的装置，其中，所述抛光停止材料直接接触所述隧道势垒和所述下MTJ层的至少其中之一。
19.一种用于制造半导体装置的方法，包括：
在单片衬底上形成存储器区域，所述存储器区域包括磁性隧道结(MTJ)，所述磁性隧道结包括直接接触下MTJ层和上MTJ层的隧道势垒；以及
形成位于衬底上的逻辑区域；
其中，平行于所述隧道势垒的水平面与所述MTJ、第一层间电介质(ILD)材料、以及包括在所述逻辑区域中的第二层间电介质材料相交，所述第一层间电介质(ILD)材料与所述MTJ相邻，所述第一层间电介质材料和所述第二层间电介质材料彼此不等同，并且
其中，所述水平面与包括在所述MTJ与所述第一层间电介质材料之间的抛光停止材料相交。
20.根据权利要求19所述的方法，包括：形成所述上MTJ层的侧壁，其与所述下MTJ层的侧壁水平偏移开水平偏移距离。
21.根据权利要求20所述的方法，包括：
形成硬掩模，所述硬掩模直接接触所述上MTJ层的上表面；以及
形成具有与所述水平偏移距离相等的宽度的间隔体，所述间隔体与所述上MTJ层和所述隧道势垒直接接触；
其中，形成所述硬掩模和所述间隔体包括：在形成所述硬掩模与形成所述间隔体之间不中断单真空的情况下，在所述单真空下形成所述硬掩模和所述间隔体。
22.根据权利要求20所述的方法，包括：始终在不中断单真空条件的情况下，(a)形成直接接触所述上MTJ层的硬掩模；(b)形成具有与所述水平偏移距离相等的宽度的间隔体，所述间隔体与所述上MTJ层和所述隧道势垒直接接触；(c)对所述上MTJ层、所述隧道势垒、以及所述下MTJ层进行蚀刻以形成所述MTJ；以及(d)在所述MTJ上形成蚀刻停止膜。
23.根据权利要求19所述的方法，包括：
在顶部MTJ层的垂直部分之间形成牺牲光吸收材料(SLAM)；以及
对所述牺牲光吸收材料进行抛光。
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