KR20150128663A - 내장된 자기 터널 접합을 포함하는 로직 칩 - Google Patents

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KR20150128663A
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Abstract

실시예는 로직 칩 내에 STT-MRAM(spin-torque transfer magnetoresistive random access memory)와 같은 메모리를 통합한다. STT-MRAM은 상부 MTJ층, 하부 MTJ층, 및 상부 MTJ층과 하부 MTJ층을 직접적으로 접촉시키는 터널 배리어를 갖는 자기 터널 접합(MTJ)를 포함하고; 여기서 상부 MTJ층은 상부 MTJ층 측벽을 포함하고 하부 MTJ층은 상부 MTJ층으로부터 수평으로 오프셋된 하부 MTJ 측벽을 포함한다. 다른 실시예는 MTJ 및 기판상에 위치한 로직 영역을 포함하는 메모리 영역을 포함하고; 여기서 수평면은 MTJ, 이 MTJ에 인접한 제1 ILD(Inter-Layer Dielectric) 재료, 및 로직 영역에 포함된 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않다. 기타 실시예들은 본 명세서에 기술되어 있다.

Description

내장된 자기 터널 접합을 포함하는 로직 칩{LOGIC CHIP INCLUDING EMBEDDED MAGNETIC TUNNEL JUNCTIONS}
본 발명의 실시예들은 반도체 디바이스의 분야에 관한 것으로, 특히 내장된 메모리를 갖는 로직 칩들에 관한 것이다.
로직 칩(예를 들어, 마이크로프로세서 칩) 바로 위에 메모리를 통합하는 것은 물리적으로 로직과 메모리 칩들을 분리하는 것에 비해 더 넓은 버스들과 더 높은 동작 속도를 가능하게 한다. 그러한 메모리는 DRAM과 NAND 플래시 메모리와 같은 종래의 충전 기반 메모리 기술들을 포함할 수 있다.
본 발명의 실시예들의 특징들 및 장점들은 첨부 청구항들, 후속하는 하나 이상의 예시적 실시예들의 상세한 설명, 및 대응하는 도면들로부터 명백하게 될 것이다:
도 1은 본 발명의 일 실시예에서의 내장된 자기 터널 접합들을 포함하는 로직 칩을 나타낸다.
도 2 내지 도 23은 본 발명의 일 실시예에서의 내장된 자기 터널 접합들을 포함하는 로직 칩을 제조하기 위한 프로세스를 나타낸다.
도 24는 본 발명의 일 실시예에서의 자기 터널 접합을 나타낸다.
도 25는 본 발명의 실시예들을 이용하기 위한 시스템을 나타낸다.
지금부터, 유사한 구조에 유사한 접미사 참조 명칭이 제공될 수 있는 도면을 참조할 것이다. 다양한 실시예들의 구조들을 보다 명확하게 나타내기 위해, 본 명세서에 포함되는 도면들은 집적 회로 구조들의 개략적 표현들이다. 따라서, 제조된 집적 회로 구조들의, 예를 들어 포토마이크로그래프 내의 실제 모습은 상이하게 보일 수 있으나, 예시된 실시예들의 청구된 구조들을 여전히 포함한다. 또한, 도면들은 예시된 실시예들을 이해하기에 유용한 구조만을 나타낼 수 있다. 본 분야에 공지된 추가적인 구조는 도면들의 명료성을 유지하기 위해 포함되지 않았을 수 있다. "일 실시예", "각종 실시예들" 등은 그렇게 설명된 실시예(들)가 특정 특징부들, 구조들 또는 특성들을 포함할 수 있지만, 반드시 모든 실시예가 특정 특징부들, 구조들 또는 특성들을 포함하지는 않음을 나타낸다. 몇몇 실시예들은 기타 실시예들에 대해 설명된 특징부들의 일부 또는 전부를 가질 수 있거나 전혀 가지지 않을 수 있다. "제1", "제2", "제3" 등은 공통 대상물을 설명하며, 유사한 대상물들의 상이한 사례들을 지칭하는 것을 나타낸다. 그러한 형용사들은 전술한 바와 같이 설명된 대상물들이 시간적으로, 공간적으로, 서열에 있어서, 또는 임의의 다른 방식에 있어서 주어진 순서이어야 함을 시사하지는 않는다. "접속된(connected)"은 요소들이 서로 직접 물리적 및 전기적으로 접촉함을 나타낼 수 있고, "결합된(coupled)"은 요소들이 서로 협조하거나 상호작용하지만, 직접 물리적 또는 전기적으로 접촉할 수 있거나 접촉하지 않을 수 있음을 나타낼 수 있다. 또한, 상이한 도면들에서 동일하거나 유사한 부분들을 지정하기 위해 유사하거나 동일한 번호들을 사용할 수 있지만, 그렇게 한다고 해서 유사하거나 동일한 번호들을 포함하는 모든 도면들이 단일의 또는 동일의 실시예를 구성하는 것을 의미하지는 않는다. "상부" 및 "하부", "위에" 및 "아래에"와 같은 용어는 예시된 X-Z 좌표를 참조함으로써 이해될 수 있으며, "인접한"과 같은 용어는 X-Y 좌표 또는 비-Z 좌표를 참조함으로써 이해될 수 있다.
상술한 바와 같이, 직접적으로 로직 칩 상에 메모리를 통합하는 것은 장점을 갖는다. 그러한 메모리는 DRAM과 NAND 플래시 메모리를 포함할 수 있다. 그러나, DRAM과 NAND 플래시 메모리는 점점 더 정확한 전하(charge) 배치 및 센싱 요구 사항에 연관된 확장성 문제를 가지고 있기 때문에, 고성능 로직 칩상에 직접적으로 전하 기반 메모리를 내장하는 것은 예를 들어, 서브-20nm 기술 노드에서 문제가 있다.
실시예는 메모리와 통합된 로직 칩을 포함하지만; 메모리는 종래 전하 기반 메모리들이 가능했던 것보다 더 작은 기하학 규모를 갖는다. 일 실시예에서, 메모리는 정보 반송파로서 전하(charge)보다 저항률에 의존하는, STT-MRAM(spin-torque transfer magnetoresistive random access memory)이다. 보다 구체적으로, 실시예는 로직 칩(예를 들어, 프로세서)의 백엔드 상호접속층내에 내장된 적어도 하나의 STT-MRAM 메모리를 포함한다. 적어도 하나의 STT-MRAM 메모리는 적어도 하나의 자기 터널 접합(MTJ)를 갖는 적어도 하나의 STT-MRAM 어레이를 포함할 수 있다. 저항성 RAM(RRAM)과 같은, STT-MRAM 이외의 다른 메모리들은 기타 실시예들에 사용된다.
실시예는 메모리가 상부 MTJ층, 하부 MTJ층, 및 상부 MTJ층과 하부 MTJ층을 직접적으로 접촉시키는 터널 배리어를 갖는 MTJ를 포함하는, 로직 칩 내에 STT-MRAM을 통합하며; 여기서 상부 MTJ층은 상부 MTJ층 측벽을 포함하고 하부 MTJ층은 상부 MTJ층으로부터 수평으로 오프셋된 하부 MTJ층 측벽을 포함한다. 다른 실시예는 MTJ 및 기판상에 위치한 로직 영역을 포함하는 메모리 영역을 포함하고; 여기서 수평면은 MTJ, 이 MTJ에 인접한 제1 ILD(inter-Layer Dielectric) 재료, 및 로직 영역에 포함된 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않다. 기타 실시예들은 본 명세서에 기술되어 있다.
도 1은 실시예에서의 내장된 MTJ들을 포함하는 로직 칩을 나타낸다. MTJ들이 매우 얇은 금속필름들의 다수의 층을 포함할 수 있다고 할지라도, 토론을 위해, MTJ필름 스택은 도 1에서 4개의 부분들로 분할되어 있다: "하부 MTJ"(140)(MTJ의 하부층), "터널 배리어"(135), "상부 MTJ"(125)(MTJ의 상부층, 및 하드마스크층(130). 도 1은 모두가 M2 금속층(165)에 포함된 3개의 MTJ를 나타낸다. 3개의 MTJ는 실리콘 기판(195)과 층(190)으로 일반적으로 표시된 다양한 빌드 업 층들 상에 포함되어 있다. 3개의 MTJ는 토론을 위해 M2(165)내에 내장되어 있는 것으로 나타나 있지만 금속층들 M1(180), M3(150) 등과 같은 다른 다른 상호접속층내에 내장될 수 있다.
명확성을 위해, 일부 상세사항들은 도 1에 라벨을 붙이지 않았지만 그 상세 사항들은 도 2 내지 도 23을 이용하여 도 1의 디바이스에 대한 제조 프로세스를 논의할 때 보다 명확하게 될 것이다. 예를 들어, 도 1에 몇몇 스페이서 부분들이 있지만, 아마 단지 하나의 그러한 부분에만 명확성을 위해 라벨을 붙인다. 그러나, 다른 부분들은 도 2 내지 도 23의 하나 이상에서 라벨이 붙여져 있다.
도 1의 실시예에서, 측벽 스페이서(120)는 패턴화된 하드마스크(130)와 상부 MTJ(125) 필름들의 에지들을 따라 위치한다. 측벽 스페이서(120)는 상부 MTJ(125) 필름들의 에지들을 산화 및/또는 부식으로부터 보호한다.
실시예에서, 터널 배리어(135)와 하부 MTJ(140) 필름의 에지들에 비해 하드마스크(130)와 상부 MTJ(125) 필름들의 에지들 간에 수평 분리가 있다. 이 수평 분리는 상부 MTJ 대 하부 MTJ 단락에 대해 마진을 제공한다.
실시예는 터널 배리어(135)와 하부 MTJ(140) 필름의 에지들 상의 연마 중지필름(polish-stop film)(115)의 잔여물을 포함한다. 필름(115)은 터널 배리어(135) 필름과 하부 MTJ(140) 필름들을 측벽 산화 및/또는 부식으로부터 보호한다.
실시예는 내장된 MTJ들을 포함하는 메모리층(110)과 로직 영역(105)(예를 들어, 프로세서)내에 동일한 규칙적인 저유전율 ILD 재료(155, 170, 185)를 보유한다. 이렇게 하는 것은 실시예가 현대의 고성능 로직 칩들의 엄격한 RC 지연 요구사항들을 충족시키는 것을 돕는다. 그러나, 영역(110)은 또한 영역(105)(또는 영역(105)의 적어도 부분들)에서 발견되지 않는 ILD를 제공하는, 유동성 산화물층(145)을 포함한다.
도 1은 4개의 엘리먼트들: (1) 측벽 스페이서(120), (2) 터널 배리어(135)와 하부 MTJ(140) 필름들의 에지들에 비해 하드마스크(130)와 상부 MTJ(125) 필름들의 에지들간의 수평 분리, (3) 터널 배리어(135)와 하부 MTJ(140) 필름들의 에지들상의 연마 중지 필름(115)의 잔여물, 및 (4) 메모리층(110)과 로직 영역(105)(예를 들어, 프로세서)내의 동일한 규칙적인 저유전율 ILD 재료(155, 170, 185)를 나타내고, 다른 실시예들은 이들 엘리먼트 모두를 포함할 필요는 없다. 다른 실시예들은 이들 4개의 엘리먼트들의 임의의 조합 또는 부분집합을 포함할 수 있으며, 예를 들어, 엘리먼트들(1)과 (2)를 포함하지만 엘리먼트들(3)과 (4)는 포함하지 않는다.
도 2 내지 도 23은 본 발명의 일 실시예에서의 내장된 MTJ 영역(110)을 포함하는 로직 칩 영역(105)을 제조하기 위한 프로세스를 나타낸다. 도 2에서, 프로세스 시퀀스는 최상위 표면이 M1층(180)내에 패턴화된 상호접속층을 갖는 웨이퍼(195)로 시작한다. M1층(180)은 ILD(185) 내에 포함된다. 토론을 위해, 프로세스 플로우는 그 최상위 표면상에 패턴화된 M1 상호접속을 갖는 웨이퍼로 시작하는 것으로 나타나 있지만, 최상위 표면은 일부 다른 상호접속층(즉, M2, M3, M4 등)일 수 있다. 웨이퍼(195)는 또한 최상위 패턴화된 상호접속층 밑에 다른 백 엔드(back-end) 및 프론트 엔드(front-end) 층들(190)을 가질 수 있다.
도 3에서, 에치 중지 필름(175)에는 저유전율 ILD(170) 재료가 후속하여 적층된다. 일 실시예에서, ILD 재료(170)는 궁극적으로 로직 회로들이 위치하는 웨이퍼의 영역(영역(105))에 잔류할 것이다. 영역들(105, 110)은 다양한 방식으로 식별될 수 있다. 예를 들어, 영역(110)은 MTJ들이 가시적이고 상당히 통상적인 비트 셀 트랜지스터 레이아웃이 존재하는 STT-RAM 비트 셀 어레이를 포함할 수 있다. 대조적으로, 영역(105)내의 트랜지스터 레이아웃은 그렇게 규칙적인 것이 아니며(예를 들어, 메모리를 가진 경우처럼 반복적으로 구조화된 어레이에 포함되지 않는) 일부는 MTJ들이 존재하지 않는다.
ILD(170)는 영역(105)의 대응하는 상호접속층에 사용되는 ILD 재료(들)에 대한 다양한 기술적 요구사항들을 충족시킨다. 그러한 기술적 요구사항들은 예를 들어, 영역(105)에 대한 설계 관심사에 의해 영향을 받은 전기적 특성(예를 들어, 유전 상수, 파괴 전압) 및/또는 기계적 특성(예를 들어, 모듈러스(modulus), 인성(toughness), 필름 응력)에 관한 것일 수 있다. 다양한 실시예에서, 에치 중지 재료는, 예를 들어, 실리콘 질화물, 탄화 규소, 탄소 도핑된 실리콘 질화물 등을 포함한다. ILD 재료(170)는 특성이 영역(105)의 상호접속층 및 로직 회로들에 이용하기 적합한 임의의 ILD 재료일 수 있다. 실시예들은 예를 들어, 실리콘 산화물, 플루오르화된 실리콘 산화물(SiOF), 및 탄소 도핑된 산화물과 같은 ILD 재료들을 포함한다
도 4에서, 레지스트층(109)은 MTJ들이 제조되게 될 영역(110)으로부터 로직 회로 영역(105)을 감추기 위해 도포되고 패턴화된다. 도 5에서, 저유전율 ILD(170)와 에치 중지층(175)은 건식 에칭 프로세스를 이용하여 하부의 M1(180) 상호접속층을 노출시키기 위해 비-마스크 영역들에서 에칭되고나서 임의의 레지스트 잔여물은 클린(clean) 프로세스를 이용하여 제거된다.
도 6에서, MTJ 금속 필름 스택(층들(140, 135, 125))에는 하드마스크(130) 재료의 적층이 후속하여 적층된다. 일 실시예에서, MTJ 금속 필름 스택을 적층하는 방법은 물리적 기상 증착(PVD) 스퍼터링이다. 일 실시예에서, 하부 MTJ 필름(140)은 (하단으로부터 상단까지) 3nm 탄탈륨(Ta); 20nm 백금 망간(PtMn); 2.3nm 코발트 철(Co70Fe30); 0.8nm 루테늄(Ru); 2.5nm 코발트 철 붕소(Co60Fe20B20)로 구성되고, 터널 배리어(135)는 1.2nm 마그네슘 산화물(MgO)을 포함하고, 상부 MTJ(125) 필름은 2.5nm Co60Fe20B20를 포함하고; 하드마스크(130) 재료는 50nm Ta를 포함한다. 이러한 일 실시예에서, 하드마스크(1)는 MTJ 금속 필름 스택을 적층하기 위해 이용되는 동일한 스퍼터 도구 내에 순차적으로 적층될 수 있고, (2)는 전도성이다. 스퍼터 도구에 관련하여, 하드마스크, 상부 MTJ, 터널 배리어, 및 하부 MTJ의 모든 필름들이 스퍼터링된 필름들이기 때문에, 이들 필름 모두는 진공의 중단없이 하나의 스퍼터 도구 내에서 순차적으로 적층될 수 있다. 진공의 중단이 없는 이점은 다양한 금속 필름들의 표면들이 산화되지 않기 때문에, MTJ층들의 전기적 특성들의 열화가 거의 없다는 것이다. 하드마스크의 전도성에 관련하여, 하드마스크의 도전율의 결과로서, 하드마스크는 전기적 접속이 MTJ의 상부면에 행해질 필요가 있을 때 흐름에서 나중에 제거될 필요가 없다. 다른 실시예들은 원하는 만큼 MTJ 전기적 특성들을 변경하기 위해 하부 MTJ(140), 터널 배리어(135) 및/또는 상부 MTJ(125)에 대한 다른 두께를 갖는다. 마찬가지로, 다른 재료들은 원하는 만큼 상이한 MTJ 전기적 특성들을 획득하기 위해 하부 MTJ(140), 터널 배리어(135), 상부 MTJ(125) 및 하드마스크(130)에 사용될 수 있다.
도 7에서, 평탄화 코팅(111)이 도포된다. 도 8에서, 과도하게 도포된 평탄화 코팅은 CMP 프로세스를 이용하여 제거된다. 평탄화 코팅(111) 재료는 웨이퍼의 오목 영역 내부에 남겨진다는 것에 유의해야 한다. 하부 MTJ층(140)은 ILD(170) 및 에치 중지(175)와 수평으로 인접하여 있다. 하부 MTJ층(140)은 다른 다양한 층들(190)과 기판(195) 위에 위치할 수 있는, ILD(185)에 수직으로 인접하며 그 "위에" 있다. 대안적인 실시예들은 부(portion; 111)와 같은 부들의 CMP를 선행할 수 있다. 대안 실시예들은 예를 들어, 웨이퍼의 오목 영역에 적층된 SLAM(sacrificial light absorbing material)의 CMP를 선행할 수 있다.
도 9에서, 노출된 하드마스크(130), 상부 MTJ(125), 터널 배리어(135) 및 하부 MTJ(140) 필름들은 RIE(reactive-ion etching) 건식 에칭 기술들을 이용하여 제거되며, 저유전율 ILD(170)에서 멈춘다. 도 10에서, 남겨진 평탄화 재료(111)는 예를 들어, 습식 또는 건식 에칭 기술들을 이용하여 제거된다. 도 11에서, 레지스트층(112)은 MTJ들이 요구되는 웨이퍼 표면의 영역들 위에 도포되고 패턴화된다(영역 110). 도 12에서, 노출된 하드마스크(130) 재료는 예를 들어, 건식 에칭 기술을 이용하여 에칭되고 임의의 나머지 레지스트는 예를 들어, 플라즈마 애시 프로세스(plasma ash process)를 이용하여 제거된다. 도 13에서, 상부 MTJ 필름(125)은 예를 들어, RIE 건식 에칭 기술들을 이용하여 에칭되며, 터널 배리어(135) 재료에서 중지된다. 도 14에서, 웨이퍼 표면은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 탄화 규소, 또는 탄소 도핑된 실리콘 질화물과 같은, "스페이서"(120) 필름으로 도포된다. 도 15에서, 이방성 건식 에칭 프로세스는 수직 측벽들 상의 스페이서 재료를 남겨둔 채 웨이퍼의 모든 수평면으로부터 스페이서(120) 재료를 제거하는데 이용된다. 도 16에서, 터널 배리어(135)와 하부 MTJ 필름들(140)은 예를 들어, RIE 건식 에칭 기술들을 이용하여 에칭되며, 하부 M1(180) 상호접속 및/또는 ILD(185) 재료 위에서 중지된다. 도 17에서, 웨이퍼 표면은 실리콘 질화물 또는 탄화 규소와 같은, 연마 중지 재료(115)로 도포된다. 필름(115)는 유동성 산화물 연마 중지(도 19에서 추가로 설명된다)로서 작용하고, (2) 터널 배리어와 하부 MTJ 필름들의 에칭된 측벽들을 산화/부식으로부터 보호한다는 것에 유의해야 한다.
일 실시예에서, 도 12 내지 도 17에 대응하는 프로세스들은 에칭된 MTJ 측벽들의 산화 또는 부식의 임의의 가능성을 최소화하기 위해 진공의 중단없이 큰 클러스터 도구내의 현장에서 행해진다.
도 18에서, 웨이퍼 표면은 MTJ들간의 임의의 갭들을 채울 수 있는, 유동성 산화물 재료(145)로 도포된다. 일 실시예에서, 유동성 산화물 재료(145)는 메틸 이소부틸 케톤(MIBK)내에 HSQ(polymer hydrogen silsesquioxane) 용액을 포함시킬 수 있지만, 다른 실시예들은 이에 제한되지 않는다.
도 19에서, 유동성 산화물(145) 잔여물은 예를 들어, 하부 연마 중지(115) 재료상에서 선택적으로 중지하는 산화물 CMP 프로세스를 이용하여 제거된다. 일 실시예에서, 유동성 산화물 재료(145)는 MTJ들 간의 갭들내에 남겨진다. 도 20에서, 노출된 연마 중지(115) 재료는 예를 들어, 플라즈마 에칭 프로세스를 이용하여 제거된다. 도 21에서, 추가적인 저유전율 ILD 재료(170)는, 전체 저유전율 ILD 두께가 로직 회로 영역들내에 통상의 상호접속 구조들을 형성하는데 요구되는 값으로 형성되도록 웨이퍼 상에 적층된다. 이 값은 크게 변동할 수 있고, 예를 들어, MTJ들이 통합되는 금속층에 따라 좌우된다. 일 실시예에서, 전체 저유전율 ILD 두께는 50, 100, 200, 300, 400, 500, 600, 700nm 두께를 포함하는, 30-750nm 사이에 있을 수 있다.
도 22에서, 트렌치들 및 비아 개구들은, 예를 들어, 듀얼 다마신 패터닝을 이용하여 저유전율 ILD 재료(170)내에 제조된다. 도 23에서, 구리 상호접속 구조들은 예를 들어, 듀얼 다마신 베리어/시드 적층(seed deposition), 구리 전기도금 및 구리 CMP 프로세스를 이용하여 트렌치들 및 비아 개구들 내에 형성된다.
다음으로, 프로세스는 도 1에 포함된 디바이스를 생성하며, 여기서 후속 에치 중지(160)가 형성되고 구리 상호접속층(들)(123)은 M3층(150)내에 형성된다. 게다가, ILD층(들)(155)이 예를 들어, 듀얼 다마신 프로세스 기술을 이용하여, 원하는만큼 형성된다.
도 24는 도 1의 일부의 덜 이상적인 버전을 포함한다. 도 24에서, 터널 배리어(2435)는 하부 MTJ층(2540)과 상부 MTJ층(2525) 사이에 위치한다. 스페이서(2520)는 층(2535)과 수직으로 인접하고 층(2525) 및 하드마스크(2530)와 수평으로 인접하여 있다.
다른 실시예에서, 도 1의 것과 동일한 제품이 제조된다. 도 2 내지 도 6의 프로세스와 실시예들이 이용된다. 그러나, 도 6의 제품 이후로부터, 프로세스가 상이하다. 즉, 포토레지스트는 웨이퍼 표면의 MTJ 어레이 영역을 감추기 위해 도포되고 패터닝된다. 예를 들어, 레지스트는 웨이퍼의 오목 영역내(즉, 도 6에 나타낸 수직 MTJ 스택 전이들에 거의 직각 수평인 2개 사이)에 위치한다. 레지스트는 이 오목 영역내에 단독으로 존재하도록 패터닝 또는 적층될 수 있거나 영역을 벗어나 수평으로 확장될 수 있다. 레지스트는 또한 이미 적층된 하드마스크의 수직 레벨 위에(즉, 오목 영역 위에) 확장될 수 있거나 오목 영역내에 전체적으로(수평으로 그리고 수직으로) 위치할 수 있다. 이후에, 노출된 하드마스크는 물론 상부 MTJ, 터널 배리어, 및 하부 MTJ 필름들의 일부는 RIE 건식 에칭 기술을 이용하여 제거 및 에칭되며, 저유전율 ILD 상에서 중지된다. 일 실시예에서, 현장(in-situ) 플라즈마 애시 프로세스는 임의의 나머지 레지스트 잔여물을 제거하기 위한 에칭 방법에 포함될 수 있다. 이것은 도 10의 것과 유사한 실시예의 결과를 야기할 수 있다. 이 단계로부터 도 11 내지 도 23에 도시된 프로세스는 실시예를 추가로 개발하기 위해 따를 수 있다.
다른 실시예에서, 도 1의 것과 동일한 제품이 제조된다. 도 2 내지 도 6의 프로세스 및 실시예들이 이용된다. 그러나, 도 6의 제품 이후로부터, 레지스트층은, 패턴화되어 있지 않은 하드마스크와 MTJ 필름 스택의 상부에 직접적으로, MTJ들이 요구되는 웨이퍼 표면의 영역들 위에 도포되고 패터닝된다. 따라서, 도 6의 예의 경우, 3개의 MTJ에 대한 기반으로서 제공되게 될 3개의 금속 부분들 위에 직접적으로 각각 위치하는 3개의 레지스터 필러(pillar)를 야기한다(모두 도 6에 나타낸 수직 MTJ 스택 전이들에 거의 직각 수평인 2개 사이의 웨이퍼의 오목 영역내에 위치한다)
이후에, 노출된 하드마스크 재료는 건식 에칭 기술들을 이용하여 에칭되고, 임의의 나머지 레지스트는 플라즈마 애시 프로세스를 이용하여 제거된다. 이 포인트에서, 도 6에 나타낸 전체 MTJ 스택층은, 오목한 MTJ 부분에 수직 MTJ 부분들을 통해 결합된 오목하게 들어가지 않은 MTJ층 부분이 있도록, 여전히 존재한다. 그러나, 모든 하드마스크 재료는 3개의 MTJ가 되게 될 위치의 하드마스크의 3개의 작은 아일랜드(island)를 제외하고 제거된다.
다음으로, 상부 MTJ 필름 스택은 RIE 건식 에칭 기술을 이용하여 에칭되며, 터널 배리어 재료상에서 중지된다. 따라서, 상부 MTJ 필름은 오목 부분은 물론 수직 상부 MTJ 필름 부분들(수평의 오목하게 들어가지 않은 상부 MTJ층에 이전에 접속된)에만 남겨진다. 이후에, 웨이퍼 표면은 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물과 같은, "스페이서" 필름으로 도포된다. 다음으로, 이방성 건식 에칭 프로세스는 수직 측벽들상에 스페이서 재료를 남겨둔 채 웨이퍼의 수평면 모두로부터 스페이서 재료를 제거하는데 이용된다. 이제 오목 영역내에 하드마스크 아일랜드들과 나머지 상부 MTJ에 인접하여 위치하는 6개의 수직 측벽들이 있다. 또한, 여전히 존재하는 수직 상부 MTJ층들에 인접하여 위치하는 2개의 수직 측벽 부분들이 있다. 계속해서, 터널 배리어 및 하부 MTJ 필름들은 RIE 건식 에칭 기술들을 이용하여 에칭되며, 하부 M1 상호접속 및/또는 ILD 재료들상에서 중지된다. 이는 도 16의 것과 유사한 실시예의 결과를 야기할 수 있다. 이 단계로부터 도 17 내지 도 23에 도시된 프로세스는 실시예를 추가로 개발하기 위해 따를 수 있다.
상술한 위치들에서, 다음과 같은 흐름을 통해 제조된다: "오목 영역내에 하드마스크 아일랜드들 및 나머지 상부 MTJ에 인접하여 위치하는 6개의 측벽들". 그러나, MTJ들이 최종적으로 포함되는 제품에 따라 수백 또는 수천의 MTJ 부분들 중 6개일 수 있는 예들만이 예시적으로 나타나 있다.
따라서, 다양한 프로세스들이 언급되었으며, 이들 중 임의의 것이 도 1의 실시예의 결과를 야기할 수 있다.
도 1은 (a) MTJ 어레이 영역에 상반되는 로직 영역에 상이한 ILD 재료를 갖는 디바이스의 단면을 나타낸다. 예를 들어, 단일 수평면은 3개의 MTJ, ILD(170)은 물론 로직 영역(105)내의 ILD 부분들과 교차한다. 로직 영역(105)내의 ILD 부분들은 영역(110)에 위치한 ILD(170)의 것과 상이한 ILD 재료들을 포함할 수 있다. 예를 들어, 로직 영역(105)내의 ILD 부분들은 실리콘 산화물 ILD 재료들을 포함할 수 있고 MTJ 영역(110)의 ILD 부분들은 유동성 산화물을 포함할 수 있다. 그러나, 다른 실시예들에서, ILD 재료들은 동일할 수 있다.
도 1은 (b) MTJ 어레이 영역의 주위에서의 MTJ 필름 스택의 잔여물을 갖는 디바이스의 단면을 나타낸다. 예를 들어, 도 1의 영역(126)은 하부 MTJ(140)의 수평 및 수직 부분들, 터널 배리어(135)의 수평 및 수직 부분들, 및 상부 MTJ(140)의 수직 부분들을 포함한다. 영역(126)에만 라벨이 붙어 있지만, 특히 대칭적 MTJ 필름 스택 잔여물은 MTJ 영역(110)을 가로질러 상반된 영역(216)에도 위치한다. 다른 실시예에서, 스택 잔여물은 하부 MTJ(140)의 수평 및 수직 부분들, 터널 배리어(135)의 수평 및 수직 부분들, 및 상부 MTJ(140)의 수평 및 수직 부분들을 포함한다. 다른 실시예에서, 스택 잔여물은 하부 MTJ(140)의 수직 부분들, 터널 배리어(135)의 수직 부분들, 및 상부 MTJ(140)의 수직 부분들을 포함한다. 다른 실시예에서, 스택 잔여물은 하부 MTJ(140)의 수직 부분들, 터널 배리어(135)의 수직 부분들, 및 상부 MTJ(140)의 수평 및 수직 부분들을 포함한다.
도 1은 (c) 패턴화된 하드마스크 및/또는 상부 MTJ 필름들의 에지들 상에 측벽 스페이서의 존재를 갖는 디바이스의 단면을 나타낸다. 예를 들어, 도 1에는 3개의 MTJ들이 나타나 있다. MTJ들 각각의 상부 MTJ층(125)은 2개의 수직 스페이서 부분들(측벽 스페이서들)에 인접하여 위치한다. 이들 측벽 스페이서는 또한 3개의 MTJ 맨 위에 있는 하드마스크 부분들의 에지에 인접하며 그 상부에 있다. 그러나, 다른 실시예들에서, 스페이서들은 상부 MTJ와 하드마스크 층들 중 하나에만 접촉하고 직접적으로 인접할 수 있다.
도 1은 (d) 터널 배리어 및 하부 MTJ 필름들의 에지들에 비해 상부 MTJ 필름들의 에지들 간에 수평 분리를 갖는 디바이스의 단면을 나타낸다. 예를 들어, 각각의 MTJ의 경우, 상부 MTJ층의 전체적인 수평폭은 대응하는 터널 배리어의 전체 폭보다 작고, 및/또는 상부 MTJ층의 전체적인 수평폭은 대응하는 하부 MTJ층의 전체적인 폭보다 작다. 터널 배리어와 상부 MTJ층의 폭간의 차분은 2개의 스페이서 측벽들의 폭과 동일하다. 하부 MTJ층과 상부 MTJ층의 폭간의 차분은 2개의 스페이서 측벽들의 폭과 동일하다. 일부 실시예들에서, 하부 MTJ층과 터널 배리어는 일부 또는 모든 MTJ에 대해 동일한 폭을 가지지만 다른 실시예들에서는 일부 또는 모든 MTJ에 대해 동일하지 않다.
도 1은 (e) 터널 배리어와 하부 MTJ 필름들의 에지들상의 연마 중지 필름의 잔여물을 갖는 디바이스의 단면을 나타낸다. 예를 들어, 도 1에는 3개의 MTJ가 나타나 있다. MTJ들 각각에 대한 터널 배리어 및/또는 하부 MTJ층(140)은 연마 중지 부분들과 직접적으로 접촉하거나 인접하여 위치한다. 연마 중지 부분들은 수직 부분들일 수 있다. 이러한 수직 연마 중지 부분들은 수직 측벽 스페이서들의 부분들에 인접할 수도 있다.
실시예들은 상술한 엘리먼트들 (a), (b), (c), (d) 및/또는 (e)의 임의의 조합과 같은 다양한 조합을 가질 수 있다.
본 명세서에 사용된 바와 같이, 층은 서브층들을 가질 수 있다. 예를 들어, 상부 MTJ층은 실제로 많은 서브층들로 구성될 수 있다. 예들 들어 그리고 상술한 바와 같이, 일 실시예에서, MTJ 필름(140)은 (하단으로부터 상단까지) 3nm 탄탈륨(Ta); 20nm 백금 망간(PtMn); 2.3nm 코발트 철(Co70Fe30); 0.8nm 루테늄(Ru); 2.5nm 코발트 철 붕소(Co60Fe20B20)로 구성된다. 따라서, 5개의 서브층들은 MTJ 필름(140)에 포함된다. 터널 배리어(135)는 1.2nm 마그네슘 산화물(MgO)을 포함하지만, 대안적인 실시예들에서 층(135)은 하나 이상의 서브층들을 포함할 수 있다. 상부 MTJ(125) 필름은 2.5nm Co60Fe20B20를 포함하지만, 대안적인 실시예들에서 층은 하나 이상의 서브층들을 포함할 수 있다. 하드마스크(130) 재료는 50nm Ta를 포함하지만, 대안 실시예들에서 층은 탄탈 질화물, 티타늄 및 티타늄 질화물 및/또는 하나 이상의 서브층들을 포함할 수 있다. 예를 들어, 실시예는 서브층들(1.7nm Co60Fe20B20/5nm Ta/5nm Ru)을 갖는 상부 MTJ 필름, 터널 배리어(0.85nm MgO), 및 서브층들(5nm Ta/1nm Co60Fe20B20)을 갖는 하부 MTJ 필름을 포함할 수 있다. 다른 실시예는 서브층들(1.0-1.7nm Co60Fe20B20/5nm Ta/5nm Ru)을 갖는 상부 MTJ 필름, 터널 배리어(0.85-0.9nm MgO), 및 서브층들(5nm Ta/10nm Ru/5nm Ta/1.0-1.3nm Co60Fe20B20)을 갖는 하부 MTJ 필름을 포함할 수 있다. 다른 실시예는 서브층들(CoFeB)을 갖는 상부 MTJ 필름, 터널 배리어(MgO) 및 서브층들(PtMn/CoFe/Ru/CoFeB)를 갖는 하부 MTJ 필름을 포함할 수 있다. 다른 실시예는 서브층들(CoFeB(3nm)/Ru(7nm)/Cu(110nm)/Ru(2nm)/Ta(10nm) 또는 CoFeB(3nm)/Ta(8nm)/Ru(7nm))을 갖는 상부 MTJ 필름, 서브층들(Mg(0.4nm)+MgO(0.6nm))을 갖는 터널 배리어, 및 서브층들(Ta(5nm)/CuN(20nm)/Ta(10nm)/PtMn(15nm)/CoFe(2.5nm)/Ru(0.8nm)/CoFeB(3nm))을 갖는 하부 MTJ 필름을 포함할 수 있다. 많은 다른 예들은 본 분야의 숙련된 자라면 가능하고 이해되며, 간략화를 위해 본 명세서에는 설명하지 않는다.
실시예들은 다수의 상이한 유형의 시스템에 이용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스(예를 들어, 셀 전화기, 스마트폰, 넷북, 노트북, 개인용 컴퓨터, 시계, 카메라)는 본 명세서에서 기술되는 다양한 실시예들을 포함하도록 마련될 수 있다. 이제 도 25를 참조하면, 본 발명의 일 실시예에 따른 시스템의 블록도가 나타나 있다. 멀티프로세서 시스템(700)은 포인트 투 포인트(point-to-point) 상호접속 시스템이고, 포인트 투 포인트 상호접속(750)을 통해 결합된 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 각각의 프로세서들(770, 780)은 멀티코어 프로세서들일 수 있다. 제1 프로세서(770)는 메모리 제어기 허브(MCH)와 포인트 투 포인트(P-P) 인터페이스들을 포함할 수 있다. 유사하게, 제2 프로세서(780)는 MCH 및 P-P 인터페이스들을 포함할 수 있다. MCH들은 각각의 프로세서들에 국부적으로 부착되는 메인 메모리(예를 들면, 다이나믹 랜덤 액세스 메모리(DRAM))의 부분들일 수 있는, 각각의 메모리들, 즉 메모리(732) 및 메모리(734)에 프로세서들을 결합할 수 있다. 그러나, 프로세서들은 본 명세서에서 설명한 메모리와 동일한 칩상에 위치할 수 있다. 제1 프로세서(770)와 제2 프로세서(780)는 각각 P-P 상호접속을 통해 칩셋(790)에 결합될 수 있다. 칩셋(790)은 P-P 인터페이스들을 포함할 수 있다. 또한, 칩셋(790)은 인터페이스를 통해 제1 버스(716)에 결합될 수 있다. 다양한 입출력(I/O) 디바이스들(714)은 제1 버스(716)를 제2 버스(720)에 결합하는 버스 브릿지(718)와 함께, 제1 버스(716)에 결합될 수 있다. 예를 들어, 일 실시예에서, 키보드/마우스(722), 통신 디바이스들(726), 및 코드(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 데이터 저장소 유닛(728)을 포함하는 각종 디바이스들은 제2 버스(720)에 결합될 수 있다. 코드는 메모리(728, 732, 734)를 포함하는 하나 이상의 메모리들, 네트워크를 통해 시스템(700)에 결합된 메모리 등에 포함될 수 있다. 또한, 오디오 I/O(724)는 제2 버스(720)에 결합될 수 있다.
특히, 때때로, 본 명세서에서 "상부 MTJ" 및 "하부 MTJ" 층들은 설명을 위해 사용되었지만, MTJ는 본 명세서에서 설명된 실시예들의 혁신적인 개념으로부터 벗어나지 않고 상부층을 하부층으로 표시하여 "반전"(보는 시각을 변경)시킬 수 있다
추가적 예로서, 적어도 하나의 기계 판독가능 매체는 컴퓨팅 디바이스상에서 실행되는 것에 응답하여, 컴퓨팅 디바이스가 본 명세서에 기술된 방법들 중 임의의 것을 수행할 수 있게 하는 복수의 명령어를 포함한다. 명령어들을 처리하기 위한 장치는 본 명세서에 기술된 방법들 중 임의의 방법을 수행하도록 구성될 수 있다. 그리고 장치는 또한 본 명세서에서 기술된 방법들 중 임의의 것을 수행하기 위한 수단을 포함할 수 있다.
실시예들은 시스템이 명령어들을 수행하게 프로그램하는데 사용될 수 있는 명령어들이 저장된 기계 판독가능 저장 매체에 저장될 수 있으며 코드로 구현될 수 있다. 이 저장 매체는 플로피 디스크들, 광 디스크들, 솔리드 스테이트 드라이브들(SSDs), 컴팩트 디스크 판독 전용 메모리들(CD-ROMs), CD-RWs(compact disk rewritables), 및 광자기 디스크들을 포함하는 임의 유형의 디스크, 판독 전용 메모리들(ROMs), 다이나믹 랜덤 액세스 메모리들(DRAMs), 스태틱 랜덤 액세스 메모리들(SRAMs), 소거가능한 프로그램가능 판독 전용 메모리들(EPROMs), 플래시 메모리들, 전기적으로 소거가능한 프로그램가능 판독 전용 메모리들(EEPROMs)과 같은 랜덤 액세스 메모리들(RAMs), 자기 또는 광 카드들과 같은 반도체 디바이스들, 또는 전자 명령어들을 저장하기에 적합한 임의의 다른 유형의 매체를 포함할 수 있지만, 이에 제한되지 않는다.
다음의 예들은 추가의 실시예들에 관한 것이다.
예 1은 제1 상부 MTJ층, 제1 하부 MTJ층, 및 제1 상부 MTJ층의 제1 하부면과 제1 하부 MTJ층의 제1 상부면을 직접적으로 접촉시키는 제1 터널 배리어를 포함하는 제1 자기 터널 접합(MTJ)을 포함하고; 제1 상부 MTJ층은 제1 상부 MTJ층 측벽을 포함하고 제1 하부 MTJ층은 제1 상부 MTJ층 측벽으로부터 제1 수평 오프셋 거리를 정의하는 제1 수평 오프셋 공간만큼 수평으로 오프셋된 제1 하부 MTJ 측벽을 포함하는 장치를 포함한다.
예 2에서, 예 1의 과제는 제1 수평 오프셋 거리와 동일한 제1 폭을 갖는 제1 스페이서가, 제1 상부 MTJ층과 제1 터널 배리어를 직접적으로 접촉시키는 것을 선택적으로 포함할 수 있다.
예 3에서, 예들 1-2의 과제는 제1 상부 MTJ층의 제1 상부면과 제1 스페이서를 직접적으로 접촉시키는 제1 하드마스크를 선택적으로 포함할 수 있다.
예 4에서, 예들 1-3의 과제는 제1 수평 오프셋 공간내에는 제1 스페이서가 포함되는 것을 선택적으로 포함할 수 있다.
예 5에서, 예들 1-4의 과제는 모놀리식 기판; 제1 MTJ를 포함하는 메모리 영역; 로직 영역; 및 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면을 선택적으로 포함할 수 있고; 로직 영역과 메모리는 둘다 모놀리식 기판상에 위치하고; 제1 수평면은 제1 MTJ, 제1 MTJ와 인접하는 제1 ILD(inter-Layer Dielectric) 재료, 및 로직 영역에 포함된 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않다. 로직 영역은 로직 게이트들을 포함할 수 있고 메모리 영역은 메모리 어레이를 포함할 수 있다.
예 6에서, 예들 1-5의 과제는 로직 영역이 프로세서에 포함되고 메모리가 STT-MRAM(spin torque transfer magnetoresistive random access memory)인 것을 선택적으로 포함할 수 있다.
예 7에서, 예들 1-6의 과제는 제1 ILD 재료가 실리콘 산화물, 실리콘 산질화물, 다공성 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소-도핑된 산화물, 다공성 탄소-도핑된 산화물, 폴리이미드, 폴리노보넨, 벤조사이클로부텐, 유동성 산화물(flowable oxide) 및 폴리테트라플루오로에틸렌 중 적어도 하나를 포함하고, 제2 ILD 재료가 실리콘 산화물, 실리콘 산질화물, 다공성 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소-도핑된 산화물, 다공성 탄소-도핑된 산화물, 폴리이미드, 폴리노보넨, 벤조사이클로부텐, 유동성 산화물 및 폴리테트라플루오로에틸렌 중 추가의 적어도 하나를 포함하고; 제1 하부 MTJ가 탄탈륨, 백금 망간; 코발트 철; 루테늄(Ru); 및 코발트 철 붕소 중 적어도 2개를 포함하는 서브층들을 포함하는 것을 선택적으로 포함할 수 있다.
예 8에서, 예들 1-7의 과제는 제1 수평면이 제1 MTJ와 제1 ILD 재료 사이에 포함된 제1 연마 중지 재료를 교차하는 것을 선택적으로 포함할 수 있다.
예 9에서, 예들 1-8의 과제는 제1 연마 중지 재료는 제1 터널 배리어와 제1 하부 MTJ층 중 적어도 하나를 직접적으로 접촉시키는 것을 선택적으로 포함할 수 있다.
예 10에서, 예들 1-9의 과제는 모놀리식 기판; 제1 MTJ를 포함하는 메모리 영역; 로직 영역; 및 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면을 선택적으로 포함할 수 있고; 제1 수평 오프셋 거리와 동일한 폭을 갖는 제1 스페이서는, 제1 상부 MTJ층과 제1 터널 배리어를 직접적으로 접촉시키고; 로직 영역과 메모리는 둘다 모놀리식 기판상에 위치하고; 제1 수평면은 제1 MTJ, 제1 MTJ와 인접하는 제1 ILD 재료, 및 로직 영역에 포함된 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않다.
예 11에서, 예들 1-10의 과제는 수직 MTJ층 부분, 추가적인 수직 MTJ층 부분, 및 수직 MTJ층 부분과 추가적인 수직 MTJ층 부분을 직접적으로 접촉시키는 수직 터널 배리어 부분을 선택적으로 포함할 수 있으며; 수직 MTJ층 부분, 추가적인 수직 MTJ층 부분, 및 수직 터널 배리어 부분은 모두 로직 영역과 메모리 영역 사이에 있으며 또한 모두 제1 수평면에 의해 교차된다.
예 12에서, 예들 1-11의 과제는 제1 상부 MTJ층, 제1 하부 MTJ층 및 제1 터널 배리어 중 적어도 하나는 서브층들을 포함하는 것을 선택적으로 포함할 수 있다.
예 13에서, 예들 1-12의 과제는 제1 수평 오프셋 거리와 동일한 제1 폭을 갖는 제1 스페이서가, 제1 상부 MTJ층과 제1 터널 배리어 중 적어도 하나를 직접적으로 접촉시키는 것을 선택적으로 포함할 수 있다.
예 14에서, 예들 1-13의 과제는 제2 상부 MTJ층, 제2 하부 MTJ층, 및 제2 상부 MTJ층의 제2 하부면과 제2 하부 MTJ층의 제2 상부면을 직접적으로 접촉시키는 제2 터널 배리어를 포함하는 제2 MTJ; 및 제1 하부 MTJ층과 제1 터널 배리어 중 적어도 하나를 접촉시키는 제1 수직 연마 중지 측벽과 제2 하부 MTJ층과 제2 터널 배리어 중 적어도 하나를 접촉시키는 제2 수직 연마 중지 측벽을 선택적으로 포함할 수 있고; 제2 상부 MTJ층은 제2 상부 MTJ층 측벽을 포함하고 제2 하부 MTJ층은 제2 상부 MTJ층 측벽으로부터 제2 수평 오프셋 거리를 정의하는 제2 수평 오프셋 공간만큼 수평으로 오프셋된 제2 하부 MTJ 측벽을 포함하고; 제1 및 제2 수직 연마 중지 측벽은 제1 MTJ와 상기 제2 MTJ 사이에 위치하고 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면은 제1 및 제2 MTJ와 제1 및 제2 수직 연마 중지 측벽을 교차한다.
예 15는 모놀리식 기판; 기판상에 위치하는, 하부 및 상부 MTJ층을 직접적으로 접촉시키는 터널 배리어를 포함하는 자기 터널 접합(MTJ)을 포함하는 메모리 영역; 및 기판상에 위치하는 로직 영역을 포함하고; 터널 배리어에 평행한 수평면은 MTJ, MTJ와 인접하는 제1 ILD 재료, 및 로직 영역에 포함되는 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않은 장치를 포함한다. 로직 영역은 로직 게이트들을 포함할 수 있고 메모리 영역은 메모리 어레이를 포함할 수 있다. 로직 영역은 프로세서를 포함할 수 있고 메모리 영역은 메모리 어레이를 포함할 수 있다.
예 16에서, 예 15의 과제는 상부 MTJ층이 상부 MTJ층 측벽을 포함하고 하부 MTJ층이 상부 MTJ층 측벽으로부터 수평 오프셋 거리를 정의하는 수평 오프셋 공간만큼 수평으로 오프셋된 하부 MTJ 측벽을 포함하는 것을 선택적으로 포함할 수 있다.
예 17에서, 예들 15-16의 과제는 수평 오프셋 거리와 동일한 폭을 가지며, 상부 MTJ층과 터널 배리어를 직접적으로 접촉시키는 스페이서를 선택적으로 포함할 수 있다.
예 18에서, 예들 15-17의 과제는 상부 MTJ층의 상부면과 스페이서를 직접적으로 접촉시키는 하드마스크를 선택적으로 포함할 수 있다.
예 19에서, 예들 15-18의 과제는 수평면이 MTJ와 제1 ILD 재료 사이에 포함된 연마 중지 재료를 교차하는 것을 선택적으로 포함할 수 있다.
예 20에서, 예들 15-19의 과제는 연마 중지 재료가 터널 배리어와 하부 MTJ층 중 적어도 하나를 직접적으로 접촉시키는 것을 선택적으로 포함할 수 있다.
예 21은 모놀리식 기판상에, 하부 및 상부 MTJ층을 직접적으로 접촉시키는 터널 배리어를 포함하는 자기 터널 접합(MTJ)을 포함하는 메모리 영역을 형성하는 단계; 및 기판상에 위치하는 로직 영역을 형성하는 단계를 포함하고; 터널 배리어에 병렬인 수평면은 상기 MTJ, MTJ에 인접한 제1 ILD 재료, 및 로직 영역에 포함된 제2 ILD 재료와 교차하고, 제1 및 제2 ILD 재료는 서로 동일하지 않은 방법을 포함한다. 로직 영역은 로직 게이트들을 포함할 수 있고 메모리 영역은 메모리 어레이를 포함할 수 있다. 로직 영역은 프로세서를 포함할 수 있고 메모리 영역은 메모리 어레이를 포함할 수 있다.
예 22에서, 예 21의 과제는 하부 MTJ층의 측벽으로부터 수평 오프셋 거리만큼 수평으로 오프셋된 상부 MTJ층의 측벽을 형성하는 단계를 선택적으로 포함할 수 있다.
예 23에서, 예들 21-22의 과제는 상부 MTJ층의 상부면을 직접적으로 접촉시키는 하드마스크를 형성하는 단계; 및 수평 오프셋 거리와 동일한 폭을 가지며, 상부 MTJ층 및 터널 배리어에 직접 접촉하는 스페이서를 형성하는 단계를 선택적으로 포함할 수 있고; 하드마스크 및 스페이서를 형성하는 단계는 하드마스크를 형성하는 단계와 스페이서를 형성하는 단계 사이에 단일 진공을 중지시키지 않고 단일 진공하에서 하드마스크와 스페이서를 형성하는 단계를 포함한다.
예 24에서, 예들 21-23의 과제는 모두 단일 진공 상태를 중지시키지 않고, (a) 상부 MTJ층을 직접적으로 접촉시키는 하드마스크를 형성하는 단계; (b) 수평 오프셋 거리와 동일한 폭을 가지며, 상부 MTJ층과 상기 터널 배리어와 직접 접촉하는 스페이서를 형성하는 단계; (c) 상부 MTJ층, 터널 배리어 및 하부 MTJ층을 에칭하여 MTJ를 형성하는 단계; 및 (d) MTJ상에 에치 중지 필름을 형성하는 단계를 선택적으로 포함할 수 있다.
예 25에서, 예들 21-24의 과제는 상부 MTJ층의 수직부들 사이에 SLAM(sacrificial light absorbing material)을 형성하는 단계; 및 SLAM을 연마하는 단계를 선택적으로 포함할 수 있다.
본 발명은 제한된 수의 실시예들에 대해 설명되었지만, 본 분야의 숙련된 자라면 그로부터의 수많은 변경 및 변형을 이해할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상 및 범위내에 속하는 그러한 모든 변경 및 변형을 포함하는 것으로 의도된다.

Claims (25)

  1. 제1 상부 MTJ층, 제1 하부 MTJ층, 및 상기 제1 상부 MTJ층의 제1 하부면과 상기 제1 하부 MTJ층의 제1 상부면을 직접적으로 접촉시키는 제1 터널 배리어를 포함하는 제1 자기 터널 접합(MTJ)을 포함하고;
    상기 제1 상부 MTJ층은 제1 상부 MTJ층 측벽을 포함하고 상기 제1 하부 MTJ층은 상기 제1 상부 MTJ층 측벽으로부터 제1 수평 오프셋 거리를 정의하는 제1 수평 오프셋 공간만큼 수평으로 오프셋된 제1 하부 MTJ 측벽을 포함하는, 장치.
  2. 제1항에 있어서,
    상기 제1 수평 오프셋 거리와 동일한 제1 폭을 갖는 제1 스페이서는, 상기 제1 상부 MTJ층과 상기 제1 터널 배리어를 직접적으로 접촉시키는, 장치.
  3. 제2항에 있어서,
    상기 제1 상부 MTJ층의 제1 상부면과 상기 제1 스페이서를 직접적으로 접촉시키는 제1 하드마스크를 더 포함하는, 장치.
  4. 제1항에 있어서,
    상기 제1 수평 오프셋 공간내에는 제1 스페이서가 포함되는, 장치.
  5. 제1항에 있어서,
    모놀리식 기판;
    상기 제1 MTJ를 포함하는 메모리 영역;
    로직 영역; 및
    상기 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면
    을 포함하고;
    상기 로직 영역과 상기 메모리는 둘다 상기 모놀리식 기판상에 위치하고;
    상기 제1 수평면은 상기 제1 MTJ, 상기 제1 MTJ와 인접하는 제1 ILD(inter-Layer Dielectric) 재료, 및 상기 로직 영역에 포함된 제2 ILD 재료와 교차하고, 상기 제1 및 제2 ILD 재료는 서로 동일하지 않은, 장치.
  6. 제5항에 있어서,
    상기 로직 영역은 프로세서에 포함되고 상기 메모리는 STT-MRAM(spin torque transfer magnetoresistive random access memory)인, 장치.
  7. 제5항에 있어서,
    상기 제1 ILD 재료는 실리콘 산화물, 실리콘 산질화물, 다공성 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소-도핑된 산화물, 다공성 탄소-도핑된 산화물, 폴리이미드, 폴리노보넨, 벤조사이클로부텐, 유동성 산화물(flowable oxide) 및 폴리테트라플루오로에틸렌 중 적어도 하나를 포함하고, 상기 제2 ILD 재료는 실리콘 산화물, 실리콘 산질화물, 다공성 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소-도핑된 산화물, 다공성 탄소-도핑된 산화물, 폴리이미드, 폴리노보넨, 벤조사이클로부텐, 유동성 산화물 및 폴리테트라플루오로에틸렌 중 추가의 적어도 하나를 포함하고;
    상기 제1 하부 MTJ는 탄탈륨, 백금 망간; 코발트 철; 루테늄(Ru); 및 코발트 철 붕소 중 적어도 하나를 포함하는 서브층들을 포함하는, 장치.
  8. 제5항에 있어서,
    상기 제1 수평면은 상기 제1 MTJ와 상기 제1 ILD 재료 사이에 포함된 제1 연마 중지 재료와 교차하는, 장치.
  9. 제5항에 있어서,
    상기 제1 연마 중지 재료는 상기 제1 터널 배리어와 상기 제1 하부 MTJ층 중 적어도 하나를 직접적으로 접촉시키는, 장치.
  10. 제1항에 있어서,
    모놀리식 기판;
    상기 제1 MTJ를 포함하는 메모리 영역;
    로직 영역; 및
    상기 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면
    을 포함하고;
    상기 제1 수평 오프셋 거리와 동일한 폭을 갖는 제1 스페이서는, 상기 제1 상부 MTJ층과 상기 제1 터널 배리어를 직접적으로 접촉시키고;
    상기 로직 영역과 상기 메모리는 둘다 상기 모놀리식 기판상에 위치하고;
    상기 제1 수평면은 상기 제1 MTJ, 상기 제1 MTJ와 인접하는 제1 ILD 재료, 및 상기 로직 영역에 포함된 제2 ILD 재료와 교차하고, 상기 제1 및 제2 ILD 재료는 서로 동일하지 않은, 장치.
  11. 제10항에 있어서,
    수직 MTJ층 부분, 추가적인 수직 MTJ층 부분, 및 상기 수직 MTJ층 부분과 상기 추가적인 수직 MTJ층 부분을 직접적으로 접촉시키는 수직 터널 배리어 부분을 포함하고;
    상기 수직 MTJ층 부분, 상기 추가적인 수직 MTJ층 부분, 및 상기 수직 터널 배리어 부분은 모두 상기 로직 영역과 상기 메모리 영역 사이에 있으며 또한 모두 상기 제1 수평면에 의해 교차되는, 장치.
  12. 제1항에 있어서,
    상기 제1 상부 MTJ층, 상기 제1 하부 MTJ층 및 상기 제1 터널 배리어 중 적어도 하나는 서브층들을 포함하는, 장치.
  13. 제1항에 있어서,
    상기 제1 수평 오프셋 거리와 동일한 제1 폭을 갖는 제1 스페이서는, 상기 제1 상부 MTJ층과 상기 제1 터널 배리어 중 적어도 하나를 직접적으로 접촉시키는, 장치.
  14. 제1항에 있어서,
    제2 상부 MTJ층, 제2 하부 MTJ층, 및 상기 제2 상부 MTJ층의 제2 하부면과 상기 제2 하부 MTJ층의 제2 상부면을 직접적으로 접촉시키는 제2 터널 배리어를 포함하는 제2 MTJ; 및
    상기 제1 하부 MTJ층과 상기 제1 터널 배리어 중 적어도 하나를 접촉시키는 제1 수직 연마 중지 측벽과 상기 제2 하부 MTJ층과 상기 제2 터널 배리어 중 적어도 하나를 접촉시키는 제2 수직 연마 중지 측벽
    을 포함하고;
    상기 제2 상부 MTJ층은 제2 상부 MTJ층 측벽을 포함하고 상기 제2 하부 MTJ층은 상기 제2 상부 MTJ층 측벽으로부터 제2 수평 오프셋 거리를 정의하는 제2 수평 오프셋 공간만큼 수평으로 오프셋된 제2 하부 MTJ 측벽을 포함하고;
    상기 제1 및 제2 수직 연마 중지 측벽들은 상기 제1 MTJ와 상기 제2 MTJ 사이에 위치하고 상기 제1 상부 MTJ층의 제1 하부면에 평행한 제1 수평면은 상기 제1 및 제2 MTJ와 상기 제1 및 제2 수직 연마 중지 측벽들을 교차하는, 장치.
  15. 모놀리식 기판;
    상기 기판상에 위치하는, 하부 및 상부 MTJ층들을 직접적으로 접촉시키는 터널 배리어를 포함하는 자기 터널 접합(MTJ)을 포함하는 메모리 영역; 및
    상기 기판상에 위치하는 로직 영역
    을 포함하고;
    상기 터널 배리어에 평행한 수평면은 상기 MTJ, 상기 MTJ와 인접하는 제1 ILD 재료, 및 상기 로직 영역에 포함되는 제2 ILD 재료와 교차하고, 상기 제1 및 제2 ILD 재료들은 서로 동일하지 않은, 장치.
  16. 제15항에 있어서,
    상기 상부 MTJ층은 상부 MTJ층 측벽을 포함하고 상기 하부 MTJ층은 상기 상부 MTJ층 측벽으로부터 수평 오프셋 거리를 정의하는 수평 오프셋 공간만큼 수평으로 오프셋된 하부 MTJ 측벽을 포함하는, 장치.
  17. 제16항에 있어서,
    상기 수평 오프셋 거리와 동일한 폭을 가지며, 상기 상부 MTJ층과 상기 터널 배리어를 직접적으로 접촉시키는 스페이서를 포함하는, 장치.
  18. 제17항에 있어서,
    상기 상부 MTJ층의 상부면과 상기 스페이서를 직접적으로 접촉시키는 하드마스크를 더 포함하는, 장치.
  19. 제14항에 있어서,
    상기 수평면은 상기 MTJ와 상기 제1 ILD 재료 사이에 포함된 연마 중지 재료를 교차하는, 장치.
  20. 제19항에 있어서,
    상기 연마 중지 재료는 상기 터널 배리어와 상기 하부 MTJ층 중 적어도 하나를 직접적으로 접촉시키는, 장치.
  21. 모놀리식 기판상에, 하부 및 상부 MTJ층들을 직접적으로 접촉시키는 터널 배리어를 포함하는 자기 터널 접합(MTJ)을 포함하는 메모리 영역을 형성하는 단계; 및
    상기 기판상에 위치하는 로직 영역을 형성하는 단계
    를 포함하고;
    상기 터널 배리어에 병렬인 수평면은 상기 MTJ, 상기 MTJ에 인접한 제1 ILD 재료, 및 상기 로직 영역에 포함된 제2 ILD 재료와 교차하고, 상기 제1 및 제2 ILD 재료들은 서로 동일하지 않은, 방법.
  22. 제21항에 있어서,
    상기 하부 MTJ층의 측벽으로부터 수평 오프셋 거리만큼 수평으로 오프셋된 상기 상부 MTJ층의 측벽을 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    상기 상부 MTJ층의 상부면을 직접적으로 접촉시키는 하드마스크를 형성하는 단계; 및
    상기 수평 오프셋 거리와 동일한 폭을 가지며, 상기 상부 MTJ층과 상기 터널 배리어에 직접 접촉하는 스페이서를 형성하는 단계
    를 포함하고;
    상기 하드마스크 및 상기 스페이서를 형성하는 단계는 상기 하드마스크를 형성하는 단계와 상기 스페이서를 형성하는 단계 사이에 단일 진공을 중지시키지 않고 단일 진공하에서 상기 하드마스크와 상기 스페이서를 형성하는 단계를 포함하는, 방법.
  24. 제22항에 있어서,
    모두 단일 진공 상태를 중지시키지 않고, (a) 상기 상부 MTJ층을 직접적으로 접촉시키는 하드마스크를 형성하는 단계; (b) 상기 수평 오프셋 거리와 동일한 폭을 가지며, 상기 상부 MTJ층과 상기 터널 배리어와 직접 접촉하는 스페이서를 형성하는 단계; (c) 상기 상부 MTJ층, 터널 배리어 및 하부 MTJ층을 에칭하여 상기 MTJ를 형성하는 단계; 및 (d) 상기 MTJ상에 에치 중지 필름을 형성하는 단계를 포함하는, 방법.
  25. 제21항에 있어서,
    상기 상부 MTJ층의 수직부들 사이에 SLAM(sacrificial light absorbing material)을 형성하는 단계; 및
    상기 SLAM을 연마하는 단계를 포함하는, 방법.
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