JP2012186372A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】多層配線層に含まれる配線層Aの中に、配線層Bに形成された第1の配線104bに接し、互いに絶縁している少なくとも2つの第1の磁化固定層50a及び50bと、2つの第1の磁化固定層50a及び50bと平面視で重なり、かつ、第1の磁化固定層50a及び50bと接続している磁化自由層10と、磁化自由層10の上に位置する非磁性層40と、非磁性層40の上に位置する第2の磁化固定層104aと、を有するMRAMが形成されている半導体装置。
【選択図】図2
Description
本発明者は、LSIの多層配線形成プロセスがMRAMの特性変動を引き起こさないこと、また、MRAMの形成プロセスが多層配線の特性変動を引き起こさないことを満たすロジック混載MRAMを実現するために考慮すべきポイントとして、以下の点を見出した。
すなわち、多層配線内に形成されるMRAMに起因して、ロジック側の多層配線構造、例えば配線層の高さ、配線及びビアの高さ、また、その材料構成が変化してはならない。
デバイスパラメータは、例えば配線層における抵抗や容量の値である。回路設計では、一般的に、デバイス側から提供されるデバイスパラメータを基に設計を行うことになるが、ビア深さが深くなった場合、上下配線間距離が変わるため、上下配線間の容量値や、ビア抵抗値への影響が懸念される。抵抗や容量がずれた場合には、信号のタイミングがずれることで回路動作に支障をきたす恐れがある。
配線材であるCuやBEOLプロセス中の水分がMRAM領域に拡散混入することに起因して、MRAMの特性劣化が生じたり、MRAMを構成する金属元素が拡散することによるロジック特性劣化が生じたりすることがある。そこで、本実施形態では、MRAMをバリア被覆で覆うことで、当該不都合を解消する。当然、このバリア被覆によってロジック側の多層配線構造や材料構成が変化しないようにする必要がある。
図1に、本実施形態の半導体装置100の断面図の一例を示す。図示する半導体装置100は、CMOSロジック領域(第2の領域)101と、MRAMセル領域(第1の領域)102とを有する。この図は、配線層A(第2の層)にMRAM103を形成した例である。本実施形態においては、MRAM103を形成した配線層Aの高さと、MRAM103を形成されていない配線層B(第1の層)の高さとが同一である。このため、CMOSロジック領域101において、配線層Aに形成された配線(第3の配線)104aおよびビア(第3のビア)105aの高さと、配線層Bに形成された配線(第1の配線)104bおよびビア(第1のビア)105bの高さとが同一である。ここでいう同一とは、製造マージンのばらつきの範囲以上の差がないことを意味する。当該前提は、以下も同様である。
次に、上述のような本実施形態の半導体装置100の製造方法の一例を、図3(A)乃至(F)、図4(G)乃至(L)、図5(M)乃至(P)、図6(Q)乃至(S)を用いて説明する。なお、これらの図は、本実施形態の半導体装置100の製造フローを示す断面図であり、図中左側にMRAMセル領域102が形成され、図中右側にCMOSロジック領域101が形成される。
本実施形態では、MRAMを下層の配線に接して形成する。すなわち、本実施形態は、図13に示す従来技術と違い、下層の配線とMRAMの間に、コンタクト8(またはビア)が位置しない。このような本実施形態によれば、コンタクト8(またはビア)を介さない分、MRAMを形成した層の厚さを薄くすることができるので、当該層の高さを、MRAMを形成されていない層の高さと同一にすることが可能となる。この場合、各層に形成された配線及びビアの高さも同一とすることができる。結果、多層配線層内に形成されるMRAMによって、ロジック側の多層配線構造が変化する不都合を回避できる。
<半導体装置の構成>
図7(A)及び(B)に、本実施形態の半導体装置の配線層A及び配線層Bの要部を抽出した断面拡大図を示す。図7(A)はMRAMセル領域、図7(B)はCMOSロジック領域を示す。
次に、上述のような本実施形態の半導体装置の製造方法の一例を、図8(A)乃至(C)を用いて説明する。なお、これらの図は、本実施形態の半導体装置の製造フローを示す断面図であり、図中左側にMRAMセル領域102が形成され、図中右側にCMOSロジック領域101が形成される。
本実施形態によれば、第1の実施形態の作用効果に加えて、以下の作用効果を実現することができる。
<半導体装置の構成>
本実施形態の半導体装置の構成は、層間絶縁膜がSiOCH膜であって、C/Siで表される組成比が1以上10以下である点を除いて、第1の実施形態または第2の実施形態と同様である。
本実施形態の半導体装置の製造方法は、層間絶縁膜を、下記式(1)に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する点を除き、第1の実施形態または第2の実施形態と同様である。
low−k絶縁層を形成する手段としては、絶縁層中に埋め込んだ物質を加熱により気化させ、絶縁層中に空孔を形成することでポーラス絶縁層を形成する手段が考えられる。しかし、かかる手段の場合、上記加熱に400℃以上の温度が要求される。MRAMの耐熱性は350℃以下となっていることから、当該手段を採用した場合、MRAMの特性が劣化する恐れがある。
40 非磁性層
50a 第1の磁化固定層
50b 第1の磁化固定層
51a 導電性膜
51b 導電性膜
60 磁化固定層
70 保護膜
100 半導体装置
101 CMOSロジック領域
102 MRAMセル領域
103 MRAM
104a 配線
104b 配線
105a ビア
105b ビア
106 第1の層間絶縁膜
107 積層キャップ膜
107a SiCN膜
107b SiO2膜
107c SiN(又はSiCN)膜
108 SiN保護膜
109 SiO2ハードマスク
110 レジストパターン
111 SiN保護膜
112 SiO2ハードマスク
113 レジストパターン
114 積層膜
115 SiN保護膜
116 SiN膜
117 SiO2膜
118 第2の層間絶縁膜
119 SiO2ハードマスク
120 メタルキャップ膜
121 メタルキャップ膜
Claims (16)
- 基板上に形成された多層配線層を有し、
前記多層配線層に含まれる第1の層は、
第1の層間絶縁膜と、
前記第1の層間絶縁膜に埋め込まれた複数の第1のビアと、
前記第1の層間絶縁膜に埋め込まれ、前記第1のビアと接続し、表面が前記第1の層間絶縁膜から露出している複数の第1の配線と、を含み、
前記多層配線層に含まれ、前記第1の層の直上に位置する第2の層の第1の領域には、
前記第1の配線に接し、互いに絶縁している少なくとも2つの第1の磁化固定層と、
前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と接続している磁化自由層と、
前記磁化自由層の上に位置する非磁性層と、
前記非磁性層の上に位置する第2の磁化固定層と、を有するMRAM(Magnetoresistive Random Access Memory)と、
前記MRAMを覆う第2の層間絶縁膜と、
前記第2の層間絶縁膜に埋め込まれ、前記第2の磁化固定層と接続した第2のビアと、
前記第2の層間絶縁膜に埋め込まれ、前記第2のビアと接続し、表面が前記第2の層間絶縁膜から露出している第2の配線と、が含まれる半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の層の高さと、前記第2の層の高さは同一である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第2の層の第2の領域には、MRAMが位置せず、
前記第1の層の上に形成された前記第2の層間絶縁膜と、
前記第2の層間絶縁膜に埋め込まれ、前記第1の配線と接続した第3のビアと、
前記第2の層間絶縁膜に埋め込まれ、前記第3のビアと接続した第3の配線と、が位置する半導体装置。 - 請求項1から3のいずれか1項に記載の半導体装置において、
前記MRAMを覆う保護膜をさらに有し、
前記保護膜は、SiN膜、SiCN膜またはこれらを含む積層膜である半導体装置。 - 請求項4に記載の半導体装置において、
前記保護膜は、前記MRAMの上面及び側面を覆う半導体装置。 - 請求項3に従属する4または5に記載の半導体装置において、
前記保護膜は、前記第2の層の前記第2の領域に延在しており、前記第1の層と前記第2の層間絶縁膜の間に位置する半導体装置。 - 請求項1から6のいずれか1項に記載の半導体装置において、
前記第1及び第2の配線の露出面は、メタルキャップ膜で覆われている半導体装置。 - 請求項7に記載の半導体装置において、
前記第1の配線を覆う前記メタルキャップ膜は、前記MRAMの一部となる半導体装置。 - 請求項1から8のいずれか1項に記載の半導体装置において、
前記第1及び第2の層間絶縁膜は、SiCOHからなる半導体装置。 - 請求項9に記載の半導体装置において、
SiCOHからなる前記第1及び第2の層間絶縁膜は、C/Si比が1以上10未満である半導体装置。 - 基板上に第1の層間絶縁膜を形成した後、前記第1の層間絶縁膜に複数の第1のビア及び第1の配線を、前記第1の配線が露出するように埋め込むことで、第1の層を形成する第1工程と、
前記第1の層の上の第1の領域において、前記第1の配線の上に、互いに電気的に絶縁した少なくとも2つの第1の磁化固定層を形成する第2工程と、
前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第2の磁化固定層を形成することで、MRAMを完成させる第3工程と、
前記MRAMを覆う第2の層間絶縁膜を形成する第4工程と、
前記第2の層間絶縁膜に、前記第2の磁化固定層と接続する第2のビア、及び、前記第2のビアと接続する第2の配線を埋め込む第5工程と、を有する半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第3工程の後、かつ、前記第4工程の前に、前記MRAMを覆うように、SiN膜、SiCN膜またはこれらを含む積層膜である保護膜を形成する工程をさらに有する半導体装置の製造方法。 - 請求項11または12に記載の半導体装置の製造方法において、
前記第4工程では、前記第1の層の上の第2の領域上に前記第2の層間絶縁膜を形成し、
前記第5工程では、前記第2のビア及び前記第2の配線の形成と同一処理により、前記第2の領域に、前記第1の配線と接続する第3のビア、及び、前記第3のビアと接続する第3の配線を、前記第2の層間絶縁膜に埋め込む半導体装置の製造方法。 - 請求項11から14のいずれか1項に記載の半導体装置の製造方法において、
前記第1工程の後、かつ、前記第2工程の前に、前記MRAMが形成されない領域に露出した前記第1の配線を覆うマスク膜を形成する工程を有する半導体装置の製造方法。 - 請求項15に記載の半導体装置の製造方法において、
前記マスク膜は、上から順に、SiN膜又はSiCN膜と、SiO2膜と、SiCN膜とが積層した積層膜である半導体装置の製造方法。
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