JP2017512381A - Mram製造のための自己整合上部接点 - Google Patents

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Abstract

磁気抵抗ランダムアクセスメモリ(MRAM)デバイスのための、正確な自己整合上部金属接点を形成するためのシステムおよび方法は、ロジック要素を備える共通層間金属誘電体(IMD)層中の磁気トンネル接合(MTJ)を形成するステップを含む。低誘電率(K)エッチング停止層が、MTJの露出した上面の上方で選択的に保持される。低Kエッチング停止層を通したエッチングを防止する第1の化学物質に基づき、低Kエッチング停止層および共通IMD層の上方に形成される上部IMD層を通してエッチングが選択的に実施される。低Kエッチング停止層を通して正確にエッチングする第2の化学物質に化学物質を交換することによって、MTJの露出した上面への自己整合上部接点を形成するための開口が作成される。

Description

開示される実施形態は、磁気抵抗ランダムアクセスメモリ(MRAM)の集積化を対象とする。より詳細には、例示的な実施形態は、MRAMデバイス中の磁気トンネル接合(MTJ)記憶要素のための、自己整合上部接点を形成するためのプロセスを対象とし、ここでプロセスは、ロジック要素とMTJ要素の集積化に適合性がある。
磁気抵抗ランダムアクセスメモリ(MRAM)は、磁気要素を使用する不揮発性メモリ技術である。MRAMは、低コストおよび高速を必要とする多数の半導体デバイス用途のための次世代メモリ技術として人気を博している。いくつかのタイプのMRAMが当業界ではよく知られており、MRAMの動作は、一般的に使用される種々のMRAMの例、スピントランスファートルクMRAM(STT−MRAM)を使用して簡潔に説明することができる。STT−MRAMは、電子が薄膜(スピンフィルタ)を通過するとスピン分極する電子を使用する。
図1は、従来のSTT−MRAMビットセル100を示す。STT−MRAMビットセル100は、(「MTJスタック」または簡単に「MTJ」とも呼ばれる)磁気トンネル接合(MTJ)記憶要素105、トランジスタ101、ビット線102、およびワード線103を含む。MTJ105は、たとえば、絶縁性トンネリングバリア層122により分離される固定層124および自由層120から形成され、その各々は、磁気モーメントまたは磁気分極を保持することができる。MTJ105の中に、反強磁性(AFM)層およびキャップ層(図示せず)がある場合がある。AFM層は、固定層の磁気モーメントを固定するために使用される。キャップ層は、MTJと金属の相互接続の間で、バッファ層として使われる。自由層の分極は、固定層および自由層の分極が実質的に整合されるか、または反対であるかのいずれかであるように、特定の方向に電流を加えることにより反転することができる。MTJを通る電気経路の抵抗値は、固定層および自由層の分極の整合に依存して変わる。抵抗値のこの変化は、知られているように、STT−MRAMビットセル100をプログラムして読み取るために使用することができる。STT−MRAMビットセル100は、回路要素、ソース線104、センス増幅器108、読取り/書込み回路106、およびビット線基準107も含む。当業者は、当技術分野で知られているように、STT−MRAMビットセル100の動作および構造を諒解するであろう。
上の例からわかるように、従来型のSTT−MRAMビットセルの製造は、回路板または半導体パッケージ上の、様々な上記の構成要素の集積化を含む。より詳細には、メモリまたは記憶要素(たとえば、MTJ105)を、受動構成要素、金属ワイヤ、トランジスタ、ロジックゲートなどの、(一般的に、本明細書で「ロジック要素」と呼ばれる)様々な他の回路要素と集積化しなければならない。一般的に、そのような集積化は、メモリ要素とロジック要素の間で、プロセス適合性を必要とする。この領域では、特に、デバイス技術がますます小さいデバイスサイズへと向かって進み続けるので、いくつかの課題が生じる。
たとえば、STT−MRAMビットセル100などのMRAMデバイスの製造期間に、様々な構成要素の容量Cならびに様々な構成要素および接続の抵抗Rを低い値に確実に維持することが重要である。これは、クロスカップリングおよびRC遅延の値を減らすのに重要である。特に、たとえばビット線102およびトランジスタ101への接続を行うために、MTJ105へ確実に低抵抗接触を行うことが重要である。そのような接点を作るプロセスが、MTJ105が形成される共通誘電体層(たとえば、共通層間金属誘電体(IMD)層)の中にある、他の回路構成要素の容量に悪い影響を確実に及ぼさないことも重要である。
たとえば自由層120をビット線102に結合するため、特にMTJ105の上部へ確実に低抵抗接触を行うのは、特にデバイス技術が進み、MTJ105の高さが100nm以下に小さくなるにつれて、難しくなる傾向がある。MTJサイズ上のそのような極端な制限は、たとえば、トランジスタ101およびビット線102などの外部構成要素への接続を行うために、たとえば、MTJ105の下の1つの金属レベル層およびMTJ105の上の1つの金属レベル層といった2つの隣接する金属レベル間にMTJ105が収まることが必要となる埋込用途で見られる。MTJへのそのような接点を形成するための既存の技術には、いくつかの欠点が見られる。MTJへの上部接点を形成するための、いくつかの知られている手法が下で議論されることになり、そこでMTJは、(たとえば、一般的に「ビア」として知られている、垂直の相互接続アクセスといった)他の適合性のあるロジック要素をやはり備える共通IMD層中に形成される。この共通IMD層の上下の層の中に金属線接触を確立することができる。
MTJへの上部接点を作るための第1の知られている手法では、上部金属線を形成することができる共通IMD層の上の上部層は、上部金属線の期待される高さまで上部IMD層で充填することができる。この高さは、たとえば、標準的なバックエンドオブライン(BEOL)プロセスに基づくことができる(BEOLは、集積回路製造の一般的に認められた部分であり、オンチップに形成できるトランジスタ、コンデンサ、抵抗器などの様々な回路要素を接続するための相互接続に関する仕様を規定する)。次いでトレンチエッチングプロセスを使用して、上部IMD層中にトレンチを作成し、共通IMD層中のMTJの上部を露出することができ、その後、上部金属線をトレンチの中に蒸着して、MTJとの接点を形成することができる。
第2の知られている手法では、化学的機械的研磨(CMP)または他の平坦化技法を使用して、共通IMD層の中に形成されるMTJの上部を露出させることができる。次いで、上部電極(TE)を、たとえば、金属層を蒸着およびパターン形成することによって、MTJの上部上の別個の構造として形成することができる。上部IMD層を共通IMD層の上部上に充填することができ、標準的なダブルダマシン(DD)プロセスを使用して、TEを備える上部IMD層をエッチング停止層としてエッチングし、MTJの上部のTE上で終わるトレンチを作成することができる。
第3の知られている手法では、非導電性ハードマスク(HM)層の形での犠牲マンドレルを、MTJの上部上に作成することができる。犠牲HM層は、エッチング期間にMTJを保護するように機能するだけでなく、MTJへの電気接続を形成するための手段を提供することができる。もう一度繰り返すと、上部IMD層を、上部金属線の高さに充填することができ、トレンチエッチングを実施して、犠牲マンドレルHMを露出させることができる。犠牲マンドレルHMを選択的に除去して、キャビティを形成することができる。キャビティは、上部金属線を形成するための標準的なBEOLプロセスの期間に充填することができる。
第4の知られている手法では、上部IMD層は、たとえば上の第1の知られている手法のように、標準的なBEOLプロセスと同じレベルに充填することができる。これに続けて、小さいビアがMTJの横方向境界内に含まれる(言い換えれば、MTJの水平面領域の幅に限定される)ように、小さいビアをMTJの上方にパターン形成することができる。上部接点は、この小さいビアを通して確立することができる。
上の4つの知られている手法の各々は、MTJ接点を形成するために、(たとえば、エッチング停止層としてMTJ上部、TE、HMを使用する正確なトレンチエッチングといった)クリティカルなマスクレベルまたはプロセスステップを必要とする。これらのクリティカルなマスクおよび正確なエッチングプロセスは費用がかかり、プロセスの複雑さを増やす。さらに、これらの知られている手法は、良好にスケーリングせず、したがって将来の技術のため、標準的なBEOLまたはMTJについてスケーリングして投影される物理的な寸法と適合性がない。
さらに別の知られている手法では、窒化ケイ素(SiN)などといった、高誘電率(K)でできている層が、MTJの上部、ならびに共通IMD層の中のロジック要素上に形成される。この高KのSiN層は、エッチング停止層として使用され、したがって、上部IMD層がこのエッチング停止層の上方に充填され、次いでMTJ側上のエッチング停止層までエッチング停止層を超えて、トレンチエッチングが共通IMD層を通る制御されたエッチングで実施され、ロジック側上の共通IMD層の下の層への接続を形成する。しかし、そのような手法は、ロジック要素およびMTJの近傍に高いKのSiNエッチング停止層があることに起因して、ロジック側上に寄生容量(したがってRC遅延)およびクロスカップリングを増加させる傾向があり、これは好ましくない。
したがって、当技術分野において、たとえばMTJのため上部接点を形成することに関し、MRAM製造についての知られている手法の上述の欠点を回避する必要がある。
例示的な実施形態は、MRAMデバイス中のMTJ要素のための、自己整合上部接点を形成するためのシステムおよび方法を対象とする。
たとえば、例示的な実施形態は、ロジック要素を備える共通層間金属誘電体(IMD)層中の磁気トンネル接合(MTJ)を形成するステップを含む、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスのための、正確な自己整合上部金属接点を形成するための方法を対象とする。低誘電率(K)エッチング停止層が、MTJの露出した上面の上方で選択的に保持される。低Kエッチング停止層を通したエッチングを防止する第1の化学物質に基づき、低Kエッチング停止層および共通IMD層の上方に形成される上部IMD層を通してエッチングが選択的に実施される。低Kエッチング停止層を通して正確にエッチングする第2の化学物質に化学物質を交換することによって、MTJの露出した上面への自己整合上部接点を形成するための開口が作成される。
別の例示的な実施形態は、ロジック要素を備える共通層間金属誘電体(IMD)層中に形成される磁気トンネル接合(MTJ)と、MTJの上方に選択的に形成されるがロジック要素の上方には形成されない低誘電率(K)エッチング停止層とを備え、低Kエッチング停止層が、第2の化学物質によりエッチングされるが、共通IMD層をエッチングするために使用される第1の化学物質に影響を受けないように構成され、MTJのための自己整合上部金属線接点が、第2の化学物質を使用して低Kエッチング停止層中にエッチングされた開口中に形成される、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを対象とする。
さらに別の例示的な実施形態は、ロジック要素を備える共通層間金属誘電体(IMD)層中に形成される磁気トンネル接合(MTJ)と、共通IMD層をエッチングするために使用される第1の化学物質に基づいて、MTJの上方をエッチングすることを選択的に防止するための手段とを備え、手段が第2の化学物質に基づいてエッチングすることに反応し、MTJのための自己整合上部金属線接点が、第2の化学物質を使用して手段中にエッチングされた開口中に形成される、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを対象とする。
添付図面は、様々な実施形態の記載を支援するために提示され、実施形態の例示のためにのみ提供されており、それを制限するものではない。
MTJ記憶要素を有する従来型のMRAM回路の図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Aおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Bおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Cおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Dおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Eおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Fおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Gおよび関連する構成要素について示す断面図である。 例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200Hおよび関連する構成要素について示す断面図である。 図2A〜図2Hのメモリデバイス200を形成する例示的なプロセスを詳述するフローチャートを示す図である。
様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。代替実施形態は、本発明の範囲から逸脱することなく考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略するものとする。
「例示的(exemplary)」という言葉は、本明細書では、「例、事例、または説明として働くこと」を意味するように使用される。本明細書で「例示的」と記載される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたは有利であると解釈されるべきでない。同様に、「実施形態」という用語は、すべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
本明細書で使用される用語法は、特定の実施形態を記載することのみのためであり、実施形態を制限することを意図していない。本明細書で使用する単数形の「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。「備える、含む(comprises)」、「備えている、含んでいる(comprising)」、「含む(includes)」および/または「含んでいる(including)」という用語は、本明細書で使用するとき、明記される特徴、整数、ステップ、動作、要素、および/または構成要素の存在を指定するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことをさらに理解されよう。
例示的な実施形態は、MRAMの設計および製造を対象とし、いくつかの態様では、より具体的には、高度なデバイス技術に例示的に適用可能なように、ロジック要素を備えるMRAMまたはMTJ要素の改良された集積化を対象とする。言い換えれば、実施形態は、極めて小さい、および常に縮小する寸法(たとえば、20nm、16nm、10nmなど)を有する将来のデバイス技術に適合性を持つ、MTJ要素の設計およびレイアウトを含む。しかしながら、例示的な実施形態は、現在または将来の任意の特定のデバイス技術に限定されると解釈すべきではなく、一方、実施形態は、MRAM集積化を含む集積回路または半導体デバイスにおけるスペースおよびエリアの改良された利用のための効率的な解決策を表すことを理解されよう。
例示的な実施形態は、MRAM製造において知られている手法の欠点を克服し、MTJ要素への上部接点を形成するための簡単でスケーリング可能な解決策を提供する一方、容量、クロスカップリング、RC遅延などの不要な増加を回避する。この点に関連し、いくつかの実施形態は、MTJおよびロジック要素を備える共通IMD層の上部上の、例示的な低Kエッチング停止層の形成を含む。例示的な低Kエッチング停止層は、低Kエッチング停止層の上部上に形成される共通IMD層または上部IMD層などのIMD層をエッチングするために使用される従来型のエッチング化学物質による影響を受けない。こうして、MTJ要素の上部上の低Kエッチング停止層を形成することによって、たとえば、共通IMD層およびロジック側上の要素をエッチング除去するために、第1の化学物質を使用してエッチングを実施することが可能になるが、低Kエッチング停止層は、第1の化学物質によって影響されないまま残る。エッチング化学物質を、次いで、低Kエッチング停止層を通して正確にエッチングすることを可能にする第2の化学物質に切り換え、こうして、MTJの上面の上方に正確に載る開口を作成することができる。自己整合上部接点は、こうして、この開口を通してMTJのために形成することができる。
たとえば共通IMDおよび上部IMD層などのIMD層は、通常、酸化ケイ素、多孔質の炭素ドープされた酸化ケイ素、または他の多孔質の低K材料から形成され、これらは、C4F6またはC4F8ベースの化学物質などの従来型のエッチング化学物質(本明細書では第1の化学物質と呼ばれる)によって影響を受け、混合される窒素(N2)およびアルゴン(Ar)をやはり含む場合がある。例示的な低Kエッチング停止層は、炭窒化ケイ素(SiCN)または一般的にnBlokとして知られている窒素ドープされた炭化ケイ素などの絶縁材料から形成することができ、これは、従来型のエッチング化学物質または第1の化学物質によって影響を受けず、Ch3FまたはCF4ベースの化学物質などの特殊な化学物質(本明細書では、第2の化学物質と呼ばれる)を使用して選択的にのみエッチングすることができ、混合されるN2およびArをやはり含む場合がある。水素(H2)をフッ化炭素化学物質に追加すると、フッ化炭素ポリマ生成および除去のバランスを変えることが知られており、このことを、ケイ素、酸素、窒素、および炭素材料間のエッチング選択性を調整するために採用することができる。そのような低Kエッチング停止層は、およそ6.0のK値を有し、これは、典型的な窒化ケイ素のK値(7.0よりも高い)よりも低い傾向があり、容量、クロスカップリングなどの増加を防止する。いくつかの態様では、低Kエッチング停止層は、上部IMD層の形成の前に、MTJ側の上に選択的に形成することができ、言い換えると、共通IMD層中にロジック要素を備えるロジック側から選択的に除去することができる。代替の態様では、低Kエッチング停止層は、炭素ドープされた酸化ケイ素などの他の知られている誘電体材料または当業界で知られている材料の組合せからなる場合があり、これらは、2.5から3.5の範囲の誘電率を有し、典型的な酸化ケイ素のエッチング化学物質の中で比較的低いエッチング速度を有する。この方式では、ロジック側への低Kエッチング停止層による容量の寄与は、さらに減少する。
ここで図2A〜図2Hを参照すると、例示的なMRAMデバイス200の形成のための、例示的なプロセスステップS200A〜S200Hについての断面図および関連する構成要素がそれぞれ図示される。より詳細には、ステップS200Hで形成される図2Hは、例示的な実施形態に従うMRAMデバイス200の完了図であり、以降の説明は、図2Hに描かれる実施形態に到達する段階的なプロセスについて提供することになる。
したがって、図2Aを参照すると、これを説明するために、ステップ200Aで形成されるMRAMデバイス200の最初の図が図示される。一般的に、MRAMデバイス200の構成要素は、左手側の「ロジック」側、および右手側の「MRAM」側の下で、別個に示される。ロジック側は、代表的にはビアおよび/または金属線により形成される回路要素および構成要素、ならびに図に示されない半導体デバイスに関し、総称して「ロジック要素」と呼ぶ場合がある。一方、MRAM側は、MTJ202およびMTJへの接点を形成するための関連する構成要素を含み、総称して「MRAM要素」と呼ぶ場合がある。例示的な態様は、ロジック要素の形成と適合性のあるMRAM要素の集積化を含む。
より詳細には、MTJ202は、共通IMD層208cの中にハードマスク(HM)204および保護サイドキャップ206を含むことができるが、HM204およびサイドキャップ206は、いくつかの例示的な実施形態で存在する必要がない任意選択の特徴であることを理解されよう。1つまたは複数のキャップ層210が、底部IMD層208bから共通IMD層208cを分離する。底部IMD層は、ロジック側上に底部金属線216bl、MRAM側上に底部金属線216bmを備える。底部金属線は、例示的に、銅(Cu)で作られる。MTJ202は、キャップ層210のうちの一方内に形成されて示される底部電極BE212に結合され、キャップ層210のうちの他方内に形成されるBE接点214を通して底部金属線216bmに結合される。
簡略に言えば、図2A中のMRAMデバイス200の最初の図に到達するためのステップ200Aは、底部IMD層208bを形成するステップと、底部金属線216blおよび216bmを形成するためにエッチングして金属化するステップと、1つまたは複数のキャップ層210を蒸着するステップと、BE接点214およびBE212を形成するため1つまたは複数のキャップ層をエッチングするステップと、MTJ202の層(たとえば、固定層、バリア層、および自由層)を蒸着するステップと、HM204を形成するステップとを含む。MTJ202は次いでパターン形成され、パッシベーションおよび酸化の後に、サイドキャップ206が付加される。やはり低K誘電体材料からなる共通IMD層208cが充填される。平坦化プロセスを使用して、MTJ202の上面、または例示的な態様ではむしろ、HM204の上面を露出させる。
図2Bに進んで、ステップS200Bが図示され、ここで、共通IMD層208cの上方に、nBlokまたは低K誘電体材料を含む誘電体キャッピング層が低Kエッチング停止層218として蒸着される。低Kエッチング停止層218は、例示的に、SiCNまたはnBlokなどの絶縁材料または低K材料によって形成することができ、これらは、たとえば上述の第2の化学物質で選択的にエッチングできるが、たとえば共通IMD層208cをエッチングできる第1の化学物質によりエッチングすることはできない。以前に述べたように、SiCNは、不要な容量を大いに回避する有益な特性を有する一方、エッチング停止層として働く絶縁層も実現する。以前に議論したように、従来の手法は、そのような低Kエッチング停止層を実現することができない。
図2CのS200Cでは、低Kエッチング停止層218がロジック側の上方から選択的に除去されて、エッチング停止材料またはSiCNのない空隙219を作成することができる。空隙219を作成することによって、ロジック要素の上方の容量またはクロスカップリングをさらに減少させるという有益な態様を提供する。以前に言及したように、知られている従来の手法は、ロジック側の容量をさらに減少させるための、ステップS200Cなどのステップを含むことができない。
しかし、ステップS200Cが任意選択であり、いくつかの実施形態は、空隙219を作成することなく同様にロジック側の上方に低Kエッチング停止層218を保持する場合があるということ、というのも、このことによって、プロセスステップを減少する一方、以前に知られている手法と比較して、SiCN低Kエッチング停止層の全体的な低容量特性を維持できるからであることに留意されよう。
図2Dに進んで、ステップS200Dは、低Kエッチング停止層218の上方に上部IMD層208tを充填するステップを含み、ロジック側のためのビアを形成するために、空隙220がエッチングされる。例示的な態様では、上部IMD層208tは、上に言及したように、共通IMD層208cをエッチングするために使用できる第1の化学物質を使用してエッチングすることができる。いくつかの任意選択の態様(図示せず)では、上部IMD層208tを通してエッチングする前に、平坦化を実施して、MTJ202の周りに平坦な誘電体を充填することができる。空隙220は、たとえば、第1の化学物質に基づいて、時間を設定したビアエッチングプロセスを使用してエッチングすることができる。
図2Eを参照すると、ステップS200Eが示され、ここでは、ハードマスクまたは金属層222が蒸着されて、ロジック側上のトレンチ224lおよびMRAM側上のトレンチ224mといったトレンチパターンを作成する。
図2Fにおいて、ステップS200Eで作成されたトレンチについてのパターンを使用して、ステップ200Fは、たとえば第1の化学物質に基づいてトレンチパターンを通してエッチングするステップを含む。低Kエッチング停止層218は第1の化学物質により影響を受けないので、MRAM側上の、第1の化学物質に基づく、224mにより作成されたパターンを通したエッチングは、低Kエッチング停止層218において停止する。こうして、従来知られている手法の高精度で低スケーラビリティなエッチプロセスについての必要性は、従来のエッチング化学物質により影響を受けないエッチング停止層を使用することによって回避される。空隙226がプロセス中で形成される。ロジック側上では、低Kエッチング停止層218がないので、エッチングは、トレンチ224lを通り、次に(図2Dで形成された)空隙220を通して進み、キャップ層210のうちの1つで停止する。いくつかの態様では、キャップ層210のうちの下側のものは、低Kエッチング停止層218と同じ、または類似の材料から形成することができる。
図2Gのステップs200Gは、第2の化学物質に化学物質を交換するステップと、(第1の化学物質のエッチングに基づいて上部IMD層208tが事前に除去されるので露出されている)低Kエッチング停止層218を通し、MRAM側上の空隙226を通してエッチングして開口228mを設けるステップとを含む。開口228mは、MTJ202のHM204を有利に露出する。第2の化学物質エッチングを使用した低Kエッチング停止層218の正確な除去に基づいて、開口228mは、HM204の露出した面に、完全に位置合わせされることに留意されよう。本明細書で議論するようにHM204への開口228mのそのような位置合わせは、「自己整合」、または言い換えれば、金属化のための自己整合開口と呼ばれ、MTJ202への接点形成はこうして作成される。ロジック側上では、化学物質を交換することおよびエッチングすることによって、キャップ層2110の下側の除去がもたらされ、こうして、露出した底部金属線216bl上に金属線接点を形成するための開口228lをもたらす。
最後に、図2Hでは、ステップs200Hが図示され、ここでは、たとえば、金属線を形成するための例示的な材料として使用される、銅(Cu)または銅デュアルダマシンプロセスのために、標準的なデュアルダマシン(DD)プロセスを通して金属化が実施される。これが、ロジック側上の、ビア232および上部金属線230tl上の接点(または、「上部金属線接点」)の形成をもたらす。一方、MRAM側上では、金属化によって、HM204と好都合に接触する上部金属線200tmの形成を行い、こうして、従来の手法で知られている費用がかかる高精度制御プロセスなしで、MTJ202のための所望の自己整合上部金属線接点を形成する。
したがって、例示的な実施形態は、ロジックプロセスと完全な適合性がある一方、以前の手法で知られているような、望ましくない、費用がかかり、高精度な制御プロセスで、低いスケーラビリティ、および大きい容量を回避する、MRAMデバイスのための正確な自己整合上部接点を達成することができる。
実施形態は、本明細書に開示されるプロセス、機能、および/またはアルゴリズムを実施するための様々な方法を含むことを諒解されよう。たとえば、図3に図示されるように、実施形態は、MRAMデバイス(たとえば、MRAMデバイス200)のための上部接点を形成する方法を含むことができ、方法は、(たとえば、ステップS200Aに従って)共通IMD層の中にMTJ(たとえば、MTJ202)を形成するステップと(ブロック302)、(たとえば、ステップS200B〜S200Cに従って)MTJの露出した上面の上方に低誘電率(K)エッチング停止層(たとえば、低Kエッチング停止層218)を形成するステップと(ブロック304)、(たとえば、ステップS200D〜S200Fといった)低Kエッチング停止層をエッチングするのを防止する第1の化学物質に基づいて、低Kエッチング停止層および共通IMD層の上方に形成される上部IMD層(たとえば上部IMD層208t)を通して選択的にエッチングするステップと(ブロック306)、(たとえば、ステップS200Gといった)MTJの露出した上面への自己整合上部接点を形成するための開口(たとえば、開口228m)を生成するために、低Kエッチング停止層を通して正確にエッチングする第2の化学物質に化学物質を交換するステップと(ブロック308)を含む。
様々な異なる技術および技法のいずれかを使用して、情報および信号を表すことができることを、当業者は諒解するであろう。たとえば、上の記述全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表すことができる。
さらに、本明細書に開示される実施形態に関して記載される、様々な例示のロジックブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることを、当業者は諒解するであろう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、全般にそれらの機能性に関してこれまで説明されてきた。そのような機能性が、ハードウェアとして実装されるかソフトウェアとして実装されるかは、具体的な適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明された機能性を各々の具体的な適用例に対して様々な方式で実装し得るが、そのような実装の判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書に開示される実施形態に関して記載される方法、シーケンス、および/またはアルゴリズムは、ハードウェア中で直接、プロセッサにより実行されるソフトウェアモジュール中で、または2つの組合せで具現化することができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、または当技術分野において知られている任意の他の形の記憶媒体中に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であってよい。
したがって、本発明の実施形態は、MRAMデバイスのための自己整合上部接点を形成するための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示の例に限定されず、本明細書に記載される機能性を実施するための任意の手段は、本発明の実施形態に含まれる。
上記の開示が本発明の例示の実施形態を示す一方で、添付される請求項により規定されるような、本発明の範囲から逸脱することなく、本明細書に様々な変形および変更を行うことができることに留意されたい。本明細書に記述される本発明の実施形態による方法クレームの機能、ステップ、および/または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で記載され、特許請求される場合があるが、単数形への限定が明示的に言及されない限り、複数形が意図される。
100 STT−MRAMビットセル
101 トランジスタ
102 ビット線
103 ワード線
104 ソース線
105 MTJスタック、MTJ、磁気トンネル接合(MTJ)記憶要素
106 読取り/書込み回路、バイポーラ書込みパルス/読取りバイアス発生器
107 ビット線基準、基準
108 センス増幅器
120 自由層
122 絶縁性トンネリングバリア層
124 固定層
200 MRAMデバイス
200tm 上部金属線
202 MTJ
204 ハードマスク(HM)
206 保護サイドキャップ
208b 底部IMD層
208c 共通IMD層
208t 上部IMD層
210 キャップ層
212 底部電極(BE)
214 BE接点
216bl 底部金属線
216bm 底部金属線
218 低Kエッチング停止層
219 空隙
220 空隙
222 ハードマスク、金属層
224l トレンチ
224m トレンチ
226 空隙
228l 開口
228m 開口
232 ビア
230tl 上部金属線

Claims (19)

  1. 磁気抵抗ランダムアクセスメモリ(MRAM)デバイスのための上部接点を形成する方法であって、
    共通層間金属誘電体(IMD)層中に磁気トンネル接合(MTJ)を形成するステップと、
    前記MTJの露出した上面の上方に低誘電率(K)エッチング停止層を形成するステップと、
    前記低Kエッチング停止層をエッチングするのを防止する第1の化学物質に基づいて、前記低Kエッチング停止層および前記共通IMD層の上方に形成される上部IMD層を通して選択的にエッチングするステップと、
    前記MTJの前記露出した上面への自己整合上部接点を形成するための開口を生成するために、前記低Kエッチング停止層を通して正確にエッチングする第2の化学物質に化学物質を交換するステップと
    を含む、方法。
  2. 前記共通IMD層のロジック側の中にロジック要素を形成するステップをさらに含む、請求項1に記載の方法。
  3. 前記低Kエッチング停止層の上方に前記上部IMD層を形成するステップの前に、前記低Kエッチング停止層が前記ロジック側から選択的に除去される、請求項2に記載の方法。
  4. 前記第1の化学物質を使用して、前記ロジック側上に底部金属線を露出させるため、前記ロジック側上で、前記共通IMD層の下に形成されるキャップ層を通してエッチングするステップをさらに含む、請求項2に記載の方法。
  5. 前記MTJの前記露出した上面への前記自己整合上部接点を形成するための前記開口中の上部金属線接点と、
    前記ロジック側上の前記露出した底部金属線への、ビアおよび上部金属線接点と
    を形成するために金属化を実施するステップをさらに含む、請求項4に記載の方法。
  6. 前記金属化が銅デュアルダマシンプロセスにより実施される、請求項5に記載の方法。
  7. 前記MTJがハードマスク層を備え、それによって前記自己整合上部接点が前記ハードマスク層の露出した上面上に形成される、請求項1に記載の方法。
  8. 前記低Kエッチング停止層がSiCNから形成される、請求項1に記載の方法。
  9. 前記低Kエッチング停止層が絶縁材料から形成される、請求項1に記載の方法。
  10. 前記低Kエッチング停止層が窒素ドープされた炭化ケイ素(nBlok)から形成される、請求項1に記載の方法。
  11. 前記第1の化学物質が、N2およびArが混合されるC4F6またはC4F8ベースの化学物質を含む、請求項1に記載の方法。
  12. 前記第2の化学物質が、N2およびArが混合されるCh3FまたはCF4ベースの化学物質を含む、請求項1に記載の方法。
  13. 前記上部IMD層を通してエッチングするステップの前に、前記MTJの周りに平坦な誘電体を充填するために平坦化を実施するステップをさらに含む、請求項1に記載の方法。
  14. ロジック要素を備える共通層間金属誘電体(IMD)層中に形成される磁気トンネル接合(MTJ)と、
    前記MTJの上方に選択的に形成されるが前記ロジック要素の上方には形成されない低誘電率(K)エッチング停止層と
    を備え、
    前記低Kエッチング停止層が、第2の化学物質によりエッチングされるが、前記共通IMD層をエッチングするために使用される第1の化学物質に影響を受けないように構成され、前記MTJのための自己整合上部金属線接点が、前記第2の化学物質を使用して前記低Kエッチング停止層中にエッチングされた開口中に形成される、
    磁気抵抗ランダムアクセスメモリ(MRAM)デバイス。
  15. 前記MTJがハードマスク層を備え、前記自己整合上部金属線接点が前記ハードマスク層の露出した上面上に形成される、請求項14に記載のMRAMデバイス。
  16. 前記低Kエッチング停止層がSiCNから形成される、請求項14に記載のMRAMデバイス。
  17. 前記低Kエッチング停止層が絶縁材料から形成される、請求項14に記載のMRAMデバイス。
  18. 前記低Kエッチング停止層が窒素ドープされた炭化ケイ素(nBlok)から形成される、請求項14に記載のMRAMデバイス。
  19. ロジック要素を備える共通層間金属誘電体(IMD)層中に形成される磁気トンネル接合(MTJ)と、
    前記共通IMD層をエッチングするために使用される第1の化学物質に基づいて、前記MTJの上方をエッチングすることを選択的に防止するための手段と
    を備え、
    前記手段が第2の化学物質に基づいてエッチングすることに反応し、前記MTJのための自己整合上部金属線接点が、前記第2の化学物質を使用して前記手段中にエッチングされた開口中に形成される、
    磁気抵抗ランダムアクセスメモリ(MRAM)デバイス。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
US10707411B1 (en) 2015-06-19 2020-07-07 Marvell International Ltd. MRAM structure for efficient manufacturability
KR102369523B1 (ko) * 2015-09-08 2022-03-03 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
CN105405859A (zh) * 2015-10-15 2016-03-16 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器及其读写方法
CN105405860A (zh) * 2015-10-15 2016-03-16 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器及其读写方法
CN105470275B (zh) * 2015-10-30 2019-11-08 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器制造工艺
CN105529344A (zh) * 2015-10-30 2016-04-27 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器制造工艺
US20190013353A1 (en) * 2016-03-07 2019-01-10 Intel Corporation Approaches for integrating stt-mram memory arrays into a logic processor and the resulting structures
US9780301B1 (en) * 2016-04-15 2017-10-03 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing mixed-dimension and void-free MRAM structure
US9917137B1 (en) 2017-01-11 2018-03-13 International Business Machines Corporation Integrated magnetic tunnel junction (MTJ) in back end of line (BEOL) interconnects
US10347825B2 (en) 2017-02-17 2019-07-09 International Business Machines Corporation Selective deposition and nitridization of bottom electrode metal for MRAM applications
US10510802B2 (en) * 2017-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
CN109585645B (zh) * 2017-09-28 2020-09-22 中电海康集团有限公司 Mtj器件、其制作方法与mram
CN109994601B (zh) * 2018-01-03 2023-04-28 上海磁宇信息科技有限公司 一种制作磁性随机存储器电路连接的方法
CN109994602B (zh) * 2018-01-03 2023-04-25 上海磁宇信息科技有限公司 一种制备磁性随机存储器存储单元与逻辑单元的方法
CN110648960B (zh) * 2018-06-27 2021-12-28 中电海康集团有限公司 Mram器件与其制作方法
KR102665246B1 (ko) 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN111146332B (zh) 2018-11-05 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US10741609B2 (en) 2019-01-08 2020-08-11 International Business Machines Corporation Pre-patterned etch stop for interconnect trench formation overlying embedded MRAM structures
US11165017B2 (en) * 2019-03-15 2021-11-02 International Business Machines Corporation Replacement bottom electrode structure process to form misalignment tolerate MRAM with high yield
US11195993B2 (en) 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11121173B2 (en) * 2019-10-24 2021-09-14 International Business Machines Corporation Preserving underlying dielectric layer during MRAM device formation
US11985906B2 (en) * 2020-05-29 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Low-resistance contact to top electrodes for memory cells and methods for forming the same
CN111900126A (zh) * 2020-06-22 2020-11-06 中国科学院微电子研究所 一种半导体制造方法和半导体

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273969A (ja) * 2003-03-12 2004-09-30 Sony Corp 磁気記憶装置の製造方法
JP2005524238A (ja) * 2002-04-30 2005-08-11 マイクロン テクノロジー インコーポレイテッド Mram素子の製造方法
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
US20080164617A1 (en) * 2007-01-04 2008-07-10 Solomon Assefa Method of Forming Vertical Contacts in Integrated Circuits
US20110089507A1 (en) * 2009-10-20 2011-04-21 Magic Technologies, Inc. Novel bit line preparation method in MRAM fabrication
JP2011233618A (ja) * 2010-04-26 2011-11-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012186372A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2016512923A (ja) * 2013-03-15 2016-05-09 インテル・コーポレーション 埋め込まれた磁気トンネル接合を含む論理チップ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270586A (ja) 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
WO2003021652A1 (en) 2001-08-31 2003-03-13 Tokyo Electron Limited Method for etching object to be processed
US6985384B2 (en) 2002-10-01 2006-01-10 International Business Machines Corporation Spacer integration scheme in MRAM technology
US7022610B2 (en) * 2003-12-22 2006-04-04 Taiwan Semiconductor Manufacturing Company Wet cleaning method to eliminate copper corrosion
KR100561859B1 (ko) 2004-01-16 2006-03-16 삼성전자주식회사 컨택홀이 없는 나노 크기의 자기터널접합 셀 형성 방법
US7399646B2 (en) 2005-08-23 2008-07-15 International Business Machines Corporation Magnetic devices and techniques for formation thereof
US7381574B2 (en) 2005-11-30 2008-06-03 Infineon Technologies Ag Method of forming dual interconnects in manufacturing MRAM cells
US8110881B2 (en) 2007-09-27 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM cell structure with a blocking layer for avoiding short circuits
US7884433B2 (en) 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US7833806B2 (en) 2009-01-30 2010-11-16 Everspin Technologies, Inc. Structure and method for fabricating cladded conductive lines in magnetic memories
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US20110159202A1 (en) * 2009-12-29 2011-06-30 Asm Japan K.K. Method for Sealing Pores at Surface of Dielectric Layer by UV Light-Assisted CVD
US8444868B2 (en) * 2010-01-28 2013-05-21 International Business Machines Corporation Method for removing copper oxide layer
CN102456749A (zh) * 2010-10-20 2012-05-16 中芯国际集成电路制造(上海)有限公司 Mim电容结构及其制作方法
CN102450749A (zh) * 2010-10-28 2012-05-16 唐淑娟 一种雨衣下摆
US8796795B2 (en) 2011-08-01 2014-08-05 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
JP6039996B2 (ja) * 2011-12-09 2016-12-07 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005524238A (ja) * 2002-04-30 2005-08-11 マイクロン テクノロジー インコーポレイテッド Mram素子の製造方法
JP2004273969A (ja) * 2003-03-12 2004-09-30 Sony Corp 磁気記憶装置の製造方法
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
US20080164617A1 (en) * 2007-01-04 2008-07-10 Solomon Assefa Method of Forming Vertical Contacts in Integrated Circuits
US20110089507A1 (en) * 2009-10-20 2011-04-21 Magic Technologies, Inc. Novel bit line preparation method in MRAM fabrication
JP2011233618A (ja) * 2010-04-26 2011-11-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012186372A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2016512923A (ja) * 2013-03-15 2016-05-09 インテル・コーポレーション 埋め込まれた磁気トンネル接合を含む論理チップ

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