KR102440230B1 - 고밀도 메모리 어레이를 제조하기 위한 장치 및 방법 - Google Patents

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Abstract

트랜지스터 게이트들에 비직교하는 비직교 트랜지스터 핀들; 비직각 측부들을 갖는 확산 콘택들- 확산 콘택들은 비직교 트랜지스터 핀들에 연결됨 -; 제1 비아들; 및 제1 비아들 중 적어도 하나를 통해 확산 콘택들 중 적어도 하나에 연결된 적어도 하나의 메모리 요소를 포함하는 장치가 설명된다.

Description

고밀도 메모리 어레이를 제조하기 위한 장치 및 방법
컴퓨터들 및 다른 전자 디바이스들은 일반적으로 프로그램 및/또는 데이터의 임시 저장을 위해 DRAM(Dynamic Random-Access Memory) 집적 회로들을 사용한다. DRAM에서, 데이터의 각각의 비트는 집적 회로 내의 별개의 저장 커패시터에 저장된다. 저장 커패시터는 2개 상태: 충전 또는 방전 중 하나일 수 있다. 이 2개 상태는 일반적으로 '0' 및 '1'로서 지칭되는 비트의 2개 값을 나타낸다. 감지 회로는 저장 커패시터의 충전 상태(즉, 저장 커패시터가 충전되는지 또는 방전되는지)를 결정하기 위해 사용된다. DRAM 셀은 저장 커패시터의 전체 커패시턴스 및 커패시턴스 변화가 최소화되는 한편 액세스 트랜지스터들을 저장 커패시터들에 접속시키는 인터커넥트의 저항이 이차적으로 중요하도록 설계된다.
그러나, 앞으로 DRAM은 심각한 스케일링 문제들에 직면해 있다. 저장 커패시터들의 크기가 계속 줄어들면, 저장 커패시터들에 더 적은 전하가 저장될 수 있다. 너무 멀지 않은 장래에, 저장 커패시터들은 너무 작아서 감지 회로가 저장 커패시터의 상태(예를 들어, 충전 대 방전)를 정확하게 결정할 수 없을 수 있는 것으로 예상된다. 이러한 이유로 다른 유형들의 메모리 디바이스들이 전자 산업에서 활발히 연구되고 있다.
본 개시내용의 실시예들은 아래에 주어지는 상세한 설명으로부터 그리고 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 보다 충분하게 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들에 제한하려는 것으로 취해져서는 안 되며, 단지 설명 및 이해를 위한 것이다.
도 1은 본 개시내용의 일부 실시예들에 따라 자체 정렬된(self-aligned) 소스 라인들을 갖는 메모리 레이아웃의 평면도를 도시한다.
도 2는 본 개시내용의 일부 실시예들에 따라 자체 정렬된 소스 라인들에 연결된 한 쌍의 메모리 비트 셀의 개략도를 도시한다.
도 3a 내지 도 3w는 본 개시내용의 일부 실시예들에 따른, 다양한 제조 프로세스들 후의 도 1의 메모리 레이아웃의 단면들을 도시한다.
도 4는 일부 실시예들에 따라 자체 정렬된 소스 라인들을 갖는 메모리를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다.
DRAM의 주요 경쟁자들 중 하나는 저항성 메모리이다. 저항성 메모리의 하나의 유형은 스핀 전달 토크 자기 랜덤 액세스 메모리(STT-MRAM)이다. STT-MRAM에서, 데이터의 각 비트는 별개의 자기 터널 접합(MTJ)에 저장된다. MTJ는 얇은 절연 층에 의해 분리된 2개의 자기 층으로 구성된 자기 요소이다. 자기 층들 중 하나는 기준 층(RL) 또는 고정 자기 층(pinned magnetic layer)으로 불리고, 그것은 안정한 기준 자기 배향을 제공한다. 비트는 자유 층(FL)이라고 불리는 제2 자기 층에 저장되고, 자유 층의 자기 모멘트의 배향은 기준 층에 평행하거나 기준 층에 역평행인 2개의 상태 중 하나일 수 있다.
TMR(tunneling magneto-resistance) 효과 때문에, 평행 상태에 비해 역평행 상태의 전기 저항이 상당히 높다. STT-MRAM 디바이스에 정보를 기입하기 위해, 스핀 전달 토크 효과는 자유 층을 평행 상태로부터 역평행 상태로 또는 그 반대로 전환하기 위해 사용된다. MTJ를 통한 전류의 통과에 의해 스핀 분극 전류가 생성되고, 이는 자유 층의 자화에 토크가 인가되는 것을 초래한다. 스핀 분극 전류가 충분히 강한 경우, 충분한 토크가 자유 층에 인가되어 그 자기 배향을 변하게 하여, 따라서 비트가 기입되는 것을 허용한다.
저장된 비트를 판독하기 위해, 감지 회로가 MTJ의 저항을 측정한다. 감지 회로가 MTJ가 허용 가능한 신호-대-잡음(signal-to-noise)을 갖는 저 저항(예를 들어, 평행) 상태에 있는지 또는 고 저항 상태(예를 들어, 역평행)에 있는지를 결정할 필요가 있기 때문에, STT-MRAM 셀은 셀의 전반적인 전기 저항 및 저항 변화가 최소화되고 셀의 커패시턴스가 이차적으로 중요하다. 이들 STT-MRAM 셀 설계 요건들은 전술한 바와 같이 DRAM에 대한 요건의 반대라는 점을 유의한다. 따라서, 종래 기술의 동적 랜덤 액세스 메모리(DRAM) 셀 레이아웃들을 사용하는 것은 최적의 STT MRAM 성능을 초래하지 않는다.
본 명세서에서, 일부 실시예들은 비직교 트랜지스터 핀들(또는 경사(tilted) 트랜지스터 핀들) 및 비직교 트랜지스터 핀들에 연결된 비직각 측부를 갖는 확산 콘택들(이는 본 명세서에서 드레인 측 평행사변형 형상 확산 콘택 및 소스 측 평행사변형 형상 확산 콘택으로서 또한 설명됨)을 포함하는 장치를 설명한다. 일부 실시예들에서, 장치는 제1 비아들 및 제1 비아들 중 적어도 하나를 통해 평행사변형 형상 확산 콘택들 중 적어도 하나에 연결된 적어도 하나의 메모리 요소를 더 포함한다. 일부 실시예들에서, 적어도 하나의 메모리 요소는 커패시터 또는 저항성 메모리 디바이스이다. 일부 실시예들에서, 커패시터는 MIM(금속-절연체-금속) 커패시터이다. 일부 실시예들에서, 저항성 메모리 디바이스는 MTJ 기반 디바이스이다. 본 명세서의 다양한 실시예들은 MTJ 기반 디바이스를 참조하여 설명된다. 그러나, 실시예들은 용량성 및 저항성 유형의 메모리 디바이스들과 같은 다른 유형들의 메모리 디바이스들에도 적용 가능하다. 일부 실시예들에서, 제1 비아들은 MTJ의 바닥을 드레인 측 평행사변형 형상 확산 콘택들의 상부에 접속시키는 "MTJ 필러 비아들"(MPV들), 및 MPV들에 자체 정렬된 넓은 소스 라인들(SL들)이다.
일부 실시예들에서, 고밀도 메모리 어레이를 제조하는 방법이 설명된다. 일부 실시예들에서, 이 방법은 기판 상에 경사 트랜지스터 핀들을 제조하고, 제조된 경사 트랜지스터 핀들 위에 평행사변형 형상 확산 콘택들을 제조하는 단계를 포함하고, 평행사변형 형상 확산 콘택들은 경사 트랜지스터 핀들에 연결된다. 일부 실시예들에서, 방법은 평행사변형 형상 확산 콘택들 위에 에칭 정지 재료를 퇴적하고, 유전체 층 위에 금속화 하드 마스크 층을 퇴적하는 에칭 정지 재료 위에 유전체 층을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 금속화 하드 마스크 층 위에 제1 포토레지스트를 도포하는 단계를 더 포함하고, 제1 포토레지스트는 제1 비아들 중 적어도 하나를 메모리 요소(예를 들어, 용량성 또는 저항성 메모리 요소)에 연결하기 위해 제1 비아들(즉, MPV들)을 형성하기 위한 홀들로 패터닝된다.
다양한 실시예들의 많은 기술적 효과들이 존재한다. 예를 들어, MPV들에 대해 SL들을 자체 정렬시키는 것은, SL들이 가능한 한 넓어지게 할 수 있고 이는 액세스 트랜지스터들과 MTJ 디바이스들 사이의 인터커넥트 층들의 전체 저항을 낮춘다. 낮은 SL 저항은 MTJ 판독 동작들에 대해 향상된 신호-대-잡음을 초래한다. 낮은 SL 저항은 또한 MTJ 기입 동작들에 대한 트랜지스터 구동 전류 요건들을 낮춘다.
SL들은 MPV들에 대해 자체 정렬되기 때문에, SL들은 최종 구조체에서 MPV들을 "랩 어라운드(wrapped around)"하는 것으로 간주될 수 있다. MPV들에 대한 자체 정렬 SL들의 하나의 기술적 효과는 그것이 소스 라인 방향에 수직인 메모리 비트 셀 치수가 압축되는 것을 허용하고 이는 전체 메모리 비트 셀 면적을 감소시킨다는 것이다. 여러 실시예들에 따라 메모리를 제조하는 방법은 더 작은 폼 팩터들에 적합한 고밀도 메모리를 초래한다. 다른 기술적 효과들은 다양한 실시예들의 설명으로부터 명백해질 것이다.
이하의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하기 위해서 다수의 상세사항들이 논의된다. 그러나, 본 개시내용의 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하기 위해서 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 표시하기 위해서 하나 이상의 단부들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하는 것으로 의도되지는 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 더 용이한 이해를 가능하게 하기 위해서 하나 이상의 예시적인 실시예와 관련하여 이용된다. 설계 니즈 또는 선호도들에 의해 좌우되는 바와 같이, 임의의 표현된 신호는, 어느 방향으로도 이동할 수 있고 임의의 적합한 유형의 신호 스킴으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
본 명세서 전체에 걸쳐 그리고 청구항들에서, "접속된(connected)"이라는 용어는 임의의 중개 디바이스들 없이, 접속되는 사물들 사이의 직접적인 전기적 또는 자기적 접속을 의미한다. "연결된(coupled)"이라는 용어는 접속되는 사물들 사이의 직접적인 전기적 또는 자기적 접속, 또는 하나 이상의 수동 또는 능동 중개 디바이스들을 통한 간접적인 접속을 의미한다. "회로(circuit)"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수의 참조들을 포함한다. "~에서(in)"의 의미는 "~에서(in)" 및 "~상에(on)"를 포함한다.
일반적으로 "스케일링(scaling)"이란 용어는 설계(개략도 및 레이아웃)를 하나의 프로세스 기술에서 다른 프로세스 기술로 변환하고 후속하여 레이아웃 면적이 감소되는 것을 지칭한다. "스케일링"이라는 용어는 일반적으로 동일한 기술 노드 내에서 레이아웃 및 디바이스들을 다운사이징(downsizing)하는 것을 또한 지칭한다. 또한, "스케일링"이라는 용어는 또한 다른 파라미터, 예를 들어 전력 공급 레벨에 대한 신호 주파수의 조정(예를 들어, 감속 또는 가속- 즉, 각각 스케일링 다운 또는 스케일링 업)을 지칭할 수 있다. "실질적으로(substantially)", "가까이(close)", "대략(approximately)", "거의(near)" 및 "약(about)"이라는 용어들은 일반적으로 타깃 값의 +/- 20% 내에 있는 것을 지칭한다.
달리 지정되지 않는 한, 공통 객체를 설명하기 위해 서수 형용사 "제1", "제2" 및 "제3" 등을 이용하는 것은, 유사한 객체들의 상이한 인스턴스들이 언급되고 있다는 것을 표시할 뿐이며, 이렇게 설명된 객체들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 시퀀스로 이루어져야 한다는 것을 암시하는 것으로 의도되지는 않는다.
본 개시내용의 목적을 위해, "A 및/또는 B" 및 "A 또는 B"라는 어구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, "A, B 및/또는 C"라는 어구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
실시예들의 목적들을 위해, 본 명세서에 설명되는 다양한 회로들 및 로직 블록들에서의 트랜지스터들은 MOS(metal oxide semiconductor) 트랜지스터들이며, 이들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함한다. 트랜지스터들은 Tri-Gate 및 FinFET 트랜지스터들, Gate All Around Cylindrical Transistor들, TFET(Tunneling FET), Square Wire, 또는 Rectangular Ribbon Transistor들 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. MOSFET 대칭적 소스 및 드레인 단자들은, 즉 동일한 단자들이고 본 명세서에서 상호교환가능하게 사용된다. TFET 디바이스는, 반면에, 비대칭적 소스 및 드레인 단자들을 갖는다. 본 기술분야의 통상의 기술자는 다른 트랜지스터들, 예를 들어 바이폴라 접합 트랜지스터들- BJT PNP/NPN, BiCMOS, CMOS, eFET 등 -이 본 개시내용의 범위를 벗어나지 않고 사용될 수 있다는 것을 이해할 것이다. 용어 "MN"은 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 1은 본 개시내용의 일부 실시예들에 따른 자체 정렬된 SL을 갖는 메모리 레이아웃의 평면도(100)를 도시한다. 평면도(100)는 기판(예를 들어, SiO2) 위에 형성된 경사 트랜지스터 핀들 및 경사 트랜지스터 핀에 연결된 평행사변형 형상 확산 콘택들(즉, 드레인 측 평행사변형 형상 확산 콘택 및 소스 측 평행사변형 형상 확산 콘택)을 도시한다.
본 명세서에서, "경사"라는 용어는 일반적으로 x, y 및/또는 z축에 대해 기울어진(즉, x, y 및/또는 z 평면 축에 직교하지 않는) 방향을 지칭한다. 예를 들어, 경사 또는 기울기의 각도는 0o 내지 90o일 수 있다. 일부 실시예들에서, 경사각은 15o 내지 35o의 범위 내에 있다.
"경사 핀" 또는 "비직교 핀"이라는 용어는 일반적으로 트랜지스터 게이트, 소스 라인 인터커넥트 및/또는 비트 라인 인터커넥트(비트 라인으로서도 지칭됨)의 방향들에 대해 비스듬히 기울어진 트랜지스터 핀들을 지칭한다. 일부 실시예들에서, 트랜지스터 핀은 기판 표면에 대해 수직(즉, 트랜지스터 핀은 기판 표면에 대해 직교하지 않음)이고 트랜지스터 핀은 소스 라인 인터커넥트(소스 라인으로서도 지칭됨)와 동일한 평면에서 그러나 소스 라인 또는 비트 라인에 대해 비스듬히 연장된다. 비트 라인들 및 소스 라인들은 일반적으로 동일한 방향으로 연장된다(즉, 평행하다). 일부 실시예들에서, 메모리 기술에 좌우하여, 경사 각도는 소스 라인 및 비트 라인에 관련되거나, 또는 단지 비트 라인들에 관련된다.
예를 들어, 상 변화 메모리(PCM) 셀 및 DRAM 셀은 비트 라인들을 사용한다(즉, 소스 라인들은 사용되지 않는다). 이들 2개의 메모리 애플리케이션의 경우, 경사 핀 각도는 비트 라인에 관련된다. 양방향 기입이 기입 동작에 사용되는 STT-MRAM 및 RRAM(Resistive Random Access Memory)의 경우, 비트 라인과 소스 라인 양자 모두가 사용된다. 그러한 메모리들에서, 경사 핀 각도는 비트 라인 및 소스 라인에 관련된다. 일부 실시예들에서, 경사 핀 각도는 소스 라인 및 비트 라인, 또는 단지 비트 라인들에 대해 0 내지 90도이다. 일부 실시예들에서, 경사 핀 각도는 소스 라인 및 비트 라인, 또는 단지 비트 라인들에 대해 15 내지 35도이다.
"평행사변형 형상"이라는 용어는 일반적으로 실질적으로 평행사변형인 형상(즉, 실질적으로 평행한 대향 측부들인 직선형 측부들을 갖는 4-측부 편평한 형상)을 지칭한다. 예를 들어, 드레인 측 또는 소스 측 콘택의 대향 측부들은 서로 평행하거나 서로 거의 평행하다. 일부 경우에서, 프로세스 리소그래피의 제한들 때문에 100% 평행한 대향 측부들을 갖는 평행사변형 형상을 달성하는 것이 곤란할 수 있다. 이러한 경우에 결과 형상은 대향 측부들이 비평행하더라도 여전히 평행사변형 형상의 범위 내에 있다. "평행사변형 형상"이라는 용어는 또한 인접한 측부들이 동일하지 않은 길이이고 각도들이 비직각인 장사방형(rhomboid)을 지칭할 수 있다. "평행사변형 형상"이라는 용어는 또한 동일한 길이인 측부들(즉, 등변)을 갖는 마름모(rhombus)를 지칭할 수 있다.
실시예들이 드레인 측 및 소스 측 콘택들을 참조하여 설명되지만, 다른 유형들의 콘택들이 사용될 수 있다. 예를 들어, BJT들의 경우, 콜렉터 측 및 이미터 측 평행사변형 형상의 콘택들이 사용된다. 드레인 측 평행사변형 형상 확산 콘택들과 소스 측 평행사변형 형상 확산 콘택들은 트랜지스터 게이트들의 양측 상에 있다.
일부 실시예들에서, 트랜지스터 게이트들은 워드 라인들(WL0, WL1, …)에 연결된다. 일부 실시예들에서, 소스 측 평행사변형 형상 확산 콘택들은 SL 비아들(SLV들)을 통해 SL에 연결된다. 일부 실시예들에서, 평행사변형 형상 확산 콘택들은 오버레이 에러를 위한 공간이 감소되기 때문에 더 넓은 SL들을 가질 수 있게 한다. 넓은 SL들은 좁은 SL들보다 낮은 저항을 갖는다. 이와 같이, 전체 저항 변화가 감소되고 이는 메모리의 성능을 향상시킨다. 예를 들어, SL의 전체 저항을 감소시키는 것에 의해, 메모리 요소 판독 동작들에 대한 신호-대-잡음이 증가되고(즉, 향상됨), 메모리 요소에 대한 기입 동작들에 대한 전류 구동 요건들이 낮아진다.
일반적으로, 비아 또는 콘택들의 SL 오버레이를 보호하기 위해, SL 에지와 비아/콘택 사이의 프로세스 설계 규칙들에 의해 공간이 요구된다. 이 공간 요건은 메모리 어레이의 면적을 증가시킨다. 공간 요건은 또한 더 넓은 SL들이 메모리 면적을 증가시킬 것이기 때문에 메모리 설계가 더 좁은 SL들을 갖도록 요구하며, 이는 일반적으로 바람직하지 않다. 좁은 SL들은 MTJ에 대한 판독 및 기입 동작들을 방해하는 높은 저항을 초래한다. 다양한 실시예들은 평행사변형 형상 확산 콘택들에 직사각형 또는 정사각형의 확산 콘택들을 만드는 것에 의해 이러한 공간을 감소시킨다. 오버레이 에러를 위한 공간을 감소시키는 것에 의해, 더 많은 비트 셀들이 이전보다 서로 더 가깝게 패킹될 수 있기 때문에 메모리 밀도가 증가된다. 또한, SL 폭이 증가되어 SL의 저항을 감소시킬 수 있다.
일부 실시예들에서, 드레인 측 평행사변형 형상 확산 콘택들은 MPV들(본 명세서에서 제1 비아들로서도 지칭됨)을 통해 메모리 요소들에 연결된다. 일부 실시예들에서, MPV들은 MPV 스페이서들로 덮여 있다. 일부 실시예들에서, SL은 (SL의 굵은 에지 선에 의해 도시된 바와 같이) 자체 정렬된다. SL 에지들은 MPV들의 일부에 대해 정렬하고, 이와 같이 메모리 비트 셀 치수는 일부 실시예들에 따라 SL 방향에 수직으로 만들어진다. 메모리 비트 셀 치수를 SL 방향에 수직이 되도록 만드는 것에 의해, 비트 셀의 전체 면적이 감소되고 이는 메모리 밀도를 증가시킨다. SL들은 MPV들에 자체 정렬되기 때문에, SL들은 MPV들을 랩 어라운드한다.
다양한 실시예들을 설명하기 위해, 메모리 요소들을 MTJ들(평면도(100)에는 도시되지 않음)인 것으로 가정한다. 그러나, 다른 유형들의 메모리 요소들이 사용될 수 있다. 예를 들어, 메모리 요소는 커패시터 또는 저항성 메모리 디바이스일 수 있다. 일부 실시예들에서, 커패시터는 MIM 커패시터이다. 일부 실시예들에서, 저항성 메모리 디바이스는 MTJ 기반 디바이스이다. 일부 실시예들에서, 저항성 메모리 디바이스는 상 변화 메모리(PCM)이다. 평면도(100)는 또한 메모리 비트 셀들(예를 들어, 비트 셀(102))의 일부를 도시한다. 비트 셀들(102)은 n형 트랜지스터들(MN1 및 MN2)을 포함하고 그 소스 단자들은 SL에 연결되고 그 드레인 단자들은 MTJ 디바이스들을 연결하기 위한 것이다. 비트 셀들(102)의 개략도가 도 2를 참조하여 설명된다. 실시예들이 n형 트랜지스터들을 참조하여 설명되었지만, p형 트랜지스터들이 또한 사용될 수 있고 메모리 비트 셀일 수 있고 p형 액세스 트랜지스터들로 동작하도록 구성될 수 있다.
도 2는 본 개시내용의 일부 실시예들에 따라 자체 정렬된 소스 라인들에 연결된 한 쌍의 메모리 비트 셀(102)의 개략도(200)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 그러한 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지는 않는다는 점에 주목한다.
일부 실시예들에서, 제1 비트 셀은 WL0에 연결된 게이트 단자, SLV를 통해 SL에 연결된 소스 단자, 및 MPV를 통해 MTJ1(즉, 메모리 요소1)의 바닥 측에 연결된 드레인 단자를 갖는 n형 트랜지스터 MN1을 포함한다. 일부 실시예들에서, 트랜지스터 MN1의 드레인 단자는 MTJ1의 자유 층에 연결된다. 일부 실시예들에서, SL은 자체 정렬된 SL이다. 일부 실시예들에서, 트랜지스터 MN1의 소스 및 드레인 단자들은 평행사변형 형상 확산 콘택들이다.
일부 실시예들에서, 제2 비트 셀은 WL1에 연결된 게이트 단자, SLV를 통해 SL에 연결된 소스 단자, 및 MPV를 통해 MTJ2(즉, 메모리 요소2)의 바닥 측에 연결된 드레인 단자를 갖는 n형 트랜지스터 MN2를 포함한다. 일부 실시예들에서, 트랜지스터 MN2의 드레인 단자는 MTJ2의 자유 층에 연결된다. 일부 실시예들에서, 트랜지스터 MN2의 소스 및 드레인 단자들은 평행사변형 형상의 확산 콘택들이다. 일부 실시예들에서, MTJ1 및 MTJ2의 상부 측들은 비트 라인들(BL들)에 연결된다. 예를 들어, MTJ1은 BL0에 연결되고 MTJ2는 BL1에 연결된다.
도 3a 내지 도 3w는 본 개시내용의 일부 실시예들에 따른, 다양한 제조 프로세스들 후에 도 1의 메모리 레이아웃의 단면들(300-3230)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a 내지 도 3w의 그러한 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만 이에 제한되지는 않는다는 점을 주목한다. 본 명세서에서, 단면들은 이와 같이 넘버링된 5개의 경사 트랜지스터 핀들을 갖는 도 1의 점선 'Y'에 대한 것이다
도 3a는 기판(301)에 형성된 5개의 경사 트랜지스터들- 1 내지 5 -를 갖는 메모리 레이아웃(100)의 단면(300)을 도시한다. 경사 트랜지스터 핀들은 본 명세서에서 DCN으로서도 지칭되는 평행사변형 형상 확산 콘택들(즉, 소스 및 드레인 콘택들)에 연결된다. 경사 트랜지스터들을 제조하기 위한 방법들은 본 기술분야에서 잘 알려져 있다. 평행사변형 형상 확산 콘택들을 제조하기 위한 방법이 또한 본 기술분야에 잘 알려져 있다. 그러나, 다양한 실시예들을 참조하여 설명된 바와 같이, 용량성 또는 저항성 메모리를 형성하는 맥락에서 경사 트랜지스터들을 갖는 평행사변형 형상 확산 콘택들을 사용하는 것은 신규하다.
도 3b는 일부 실시예들에 따른 에칭 정지 층(302), 유전체(302) 및 금속화 하드 마스크(304)를 나타내는 단면(320)을 도시한다. 일부 실시예들에서, 평행사변형 확산 콘택들이 제조된 후에, 에칭 정지 재료/층(302)이 웨이퍼 표면 상에 퇴적되고 이어서 유전체 층(303) 및 금속화 하드 마스크 층(304)이 퇴적이 뒤따른다. 유전체 층(303)의 점선 영역들은 소스 라인, 소스 라인 비아(SLV) 및 MPV의 미래 위치들을 설명하기 위한 것이다.
일부 실시예들에서, 에칭 정지 재료/층(302)은 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산화질화물 중 적어도 하나 이상일 수 있다. 일부 실시예들에서, 유전체 층(303)은 실리콘 이산화물, 실리콘 질화물, SiOF(fluorinated silicon oxide), BPSG(borophosphosilicate glass) 또는 CDO(carbon-doped oxide)와 같은 로우 k 유전체(예를 들어, 3 미만의 k) 중 적어도 하나 이상일 수 있다. 일부 실시예들에서, 금속화 하드 마스크 층(304)은 실리콘 질화물, 티타늄 질화물, 탄탈 질화물, 티타늄 이산화물, 또는 도핑되거나 도핑되지 않은 폴리실리콘, 또는 이들 막들의 조합 중 하나 이상을 포함할 수 있다.
도 3c는 일부 실시예들에 따라, 금속화 하드 마스크 층(304) 위에 포토레지스트 층(305)을 도포하는 것을 나타내는 단면(330)을 도시한다. 일부 실시예들에서, 포토레지스트 층(305)은 MPV들이 요구되는 포토레지스트 층(305)에 홀들이 형성되도록 레지스트 패턴(306)으로서 패터닝된다. 포토레지스트 층(305)은 포토레지스트 재료를 포함할 수 있을 뿐만 아니라 본 기술분야에 널리 공지된 방법들 및 기술들을 사용하여 도포된 평탄화 재료들 및 반사 방지 코팅(ARC; anti-reflective coating)들 및 갭-필(gap-fill)과 같은 다른 패터닝 재료들을 또한 포함할 수 있다.
도 3d는 일부 실시예들에 따라, MPV 홀들이 제조되도록 요구되는 금속화 하드 마스크 층(304), 유전체 층(303) 및 에칭 정지 층(302)의 에칭을 나타내는 단면(340)을 도시한다. 일부 실시예들에서, 이방성 건식 에칭 프로세스들은 금속화 하드 마스크 층(304)에서 레지스트 패턴(306)을 전사하고 그 후 유전체 층(303) 및 에칭 정지 층(302)으로 전사하기 위해 사용된다.
도 3e는 일부 실시예들에 따른 포토레지스트 재료(305)의 제거를 나타내는 단면(350)을 도시한다. 일부 실시예들에서, 임의의 잔여 포토레지스트 층을 제거하기 위해 플라즈마 애싱 프로세스(plasma ash process)가 사용된다.
도 3f는 MPV 스페이서 막(307)의 도포를 나타내는 단면(360)을 도시한다. 일부 실시예들에서, 레지스트 재료(305)가 제거된 후에, MPV 스페이서 막(307)의 얇은 층이 웨이퍼 표면 상에 도포된다. 일부 실시예들에서, MPV 스페이서 막(307)은 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물 중 하나 이상으로부터 만들어진다.
도 3g는 일부 실시예들에 따라, 웨이퍼의 수평 표면들로부터 MPV 스페이서 막(307)을 제거하기 위한 에칭 프로세스의 도포를 나타내는 단면(370)을 도시한다. 일부 실시예들에서, MPV 스페이서 막(307)을 수직 측벽들 상에 남기면서 웨이퍼의 모든 수평 표면들로부터 MPV 스페이서 막(307)을 제거하기 위해 이방성 건식 에칭 프로세스가 사용된다.
도 3h는 일부 실시예들에 따라, MPV 스페이서 막(307)이 웨이퍼의 수평 표면들로부터 제거된 후, 웨이퍼 표면 상에 도전성 금속(308)의 도포를 나타내는 단면(380)을 도시한다. 일부 실시예들에서, 도전성 금속(308)은 웨이퍼 표면 상에 퇴적되어 MPV 갭들 내로 충전되는 구리, 텅스텐 또는 코발트 중 하나이다. 일부 실시예들에서, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 루테늄, 티타늄-지르코늄 질화물, 코발트 등과 같은 다양한 배리어 또는 접착 막들이 도전성 금속(308)과 MPV 스페이서(307) 사이의 인터페이스에 존재할 수 있다.
도 3i는 도전성 금속(308)의 부분 에칭을 나타내는 단면(390)을 도시한다. 일부 실시예들에서, 도전성 금속(308)은 금속화 하드 마스크(304)의 수평 에지까지 에칭 업된다. 일부 실시예들에서, MPV 내의 도전성 금속(308)은 습식 또는 건식 에칭 기술들을 사용하여 에칭 백된다. 임의의 공지된 적합한 습식 또는 건식 에칭 기술이 에칭-백 프로세스에 사용될 수 있다. 일부 실시예들에서, MPV의 상부 표면이 금속화 하드 마스크(304)의 상부 표면 아래로 리세싱되도록 MPV 내의 도전성 금속(308)이 에칭 백된다.
도 3j는 일부 실시예들에 따른 캡 층(309)의 도포를 나타내는 단면(3100)을 도시한다. 일부 실시예들에서, 캡 층(309)(MPV 캡 층으로서도 지칭됨)은 MPV 내의 도전성 금속(308)이 에칭 백된 후에 웨이퍼 상에 퇴적된다. 임의의 적합한 재료가 캡 층(309)에 사용될 수 있다. 예를 들어, 실리콘 질화물 및 실리콘 탄화물은 캡 층(309)을 위한 재료들로서 사용될 수 있다.
도 3k는 캡 층(309)의 도포 이후에 평탄화 프로세스의 도포를 나타내는 단면(3110)을 도시한다. 일부 실시예들에서, MPV 캡 층(309)은 CMP(Chemical Mechanical Process)를 사용하여 평탄화된다. 일부 실시예들에서, CMP 프로세스는 금속화 하드 마스크 층(304)의 상부 표면에 대해 선택적이어서, CMP 프로세스가 완료된 후에 MPV 캡 층 재료가 MPV의 상부에 남게 한다.
도 3l은 일부 실시예들에 따라, 레지스트(310)로서 패터닝된 포토레지스트의 도포를 나타내는 단면(3120)을 도시한다. 일부 실시예들에서, 포토레지스트가 레지스트(310)로서 패터닝된 후에, SL이 요구되는 포토레지스트 층에 개구들이 존재한다. 포토레지스트 층은 포토레지스트 재료를 포함할 수 있을 뿐만 아니라 본 기술분야에 잘 공지된 방법들 및 기술들을 사용하여 도포된 평탄화 재료들 및 ARC들 및 갭-필과 같은 다른 패터닝 재료들을 또한 포함할 수 있다.
도 3m은 일부 실시예들에 따라, SL들이 요구되는 포토레지스트 층에 개구들을 갖는 포토레지스트가 도포된 후, 건식 에칭 프로세스의 도포를 나타내는 단면(3130)을 도시한다. 일부 실시예들에서, 이방성 건식 에칭 프로세스는 레지스트 패턴(310)을 금속화 하드 마스크(304)로 전사하고 그 후 유전체 층(303)의 일부로 전사하기 위해 사용된다. 일부 실시예들에서, 소스 라인 에칭 프로세스가 금속화 하드 마스크(304) 재료(들) 및 하지(underlying) 유전체 층(303) 재료를 에칭하지만 MPV 캡(309) 및 MPV 스페이서(307) 재료들에 실질적으로 영향을 미치지 않기 때문에 소스 라인 트렌치들은 MPV들의 에지들에 자체 정렬된다.
이러한 이유로, 포토레지스트는 MPV 상부 및 에지들을 커버링 업(cover up)할 필요가 없고, 유전체 층(303)의 소스 라인 패턴은 MPV 에지에 "자체 정렬"된다. 본 기술분야의 통상의 기술자는 "자체 정렬" 프로세스의 하나의 이점이 MPV들과 후속 소스 라인 레지스트 패턴 사이의 오버레이 에러를 허용하기 위해 소스 라인과 MPV 사이에 공간을 남길 필요가 없고, 따라서 비트 셀 크기를 작게 할 수 있다는 점이라는 것을 인식할 것이다. 본 기술분야의 통상의 기술자는 또한 "자체 정렬" 프로세스의 다른 이점이 포토레지스트가 최첨단 반도체 제조 프로세스의 축소된 치수에서 보다 하기 쉬운 간단한 라인/스페이스 격자 패턴으로 패터닝될 수 있다는 것이라는 점을 인식할 것이다.
도 3n은 일부 실시예들에 따라 웨이퍼의 표면으로부터 잔여 레지스트 층(310)의 제거를 나타내는 단면(3140)을 도시한다. 일부 실시예들에서, 레지스트 층(310)은 플라즈마 애싱 프로세스를 사용하여 제거된다.
도 3o는 일부 실시예들에 따라, 포토레지스트(311)가 패터닝된 후, 포토레지스트(311)의 도포를 나타내는 단면(3150)을 도시한다. 일부 실시예들에서, (레지스트(311)에 의해 도시된 바와 같은) 포토레지스트를 패터닝한 후에, 소스 라인 비아들(SLV들)이 요구되는 포토레지스트 층에 개구들이 존재한다. 일부 실시예들에서, 포토레지스트 층(311)은 포토레지스트 재료를 포함할 수 있을 뿐만 아니라 본 기술분야에서 잘 알려진 방법들 및 기술들을 사용하여 도포된 평탄화 재료들 및 ARC들 및 갭-필과 같은 다른 패터닝 재료들을 또한 포함할 수 있다.
도 3p는 본 개시내용의 일부 실시예들에 따라, SLV가 요구되는 유전체 층(303)의 에칭을 나타내는 단면(3160)을 도시한다. 일부 실시예들에서, 이방성 건식 에칭 프로세스들은 레지스트 패턴을 유전체 층(303) 및 에지 정지 층(302)으로 전사하기 위해 사용된다.
도 3q는 일부 실시예들에 따른 레지스트(311)의 제거를 나타내는 단면(3170)을 도시한다. 일부 실시예들에서, SLV가 요구되는 유전체 층(303)의 에칭 후에, 레지스트 층(311)은 제거된다. 일부 실시예들에서, 플라즈마 애싱 프로세스는 레지스트 층(311)을 제거하기 위해 사용된다.
도 3r은 일부 실시예들에 따라, 레지스트(311)가 제거된 후에 도전성 금속(312)(SL 도전성 금속으로서도 지칭됨)의 도포를 나타내는 단면(3180)을 도시한다. 일부 실시예들에서, 구리, 텅스텐 또는 코발트와 같은 도전성 금속이 전체 웨이퍼 표면 상에 퇴적되어, 소스 라인 트렌치들 및 소스 라인 비아 개구들 내로 충전된다. 일부 실시예들에서, 다양한 배리어 또는 접착 막들이 도전성 금속(312)과 MPV 스페이서(307) 사이의 인터페이스에 존재할 수 있다. 일부 실시예들에서, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 루테늄, 티타늄-지르코늄 질화물, 코발트 등과 같은 다양한 배리어 또는 접착 막들이 사용될 수 있다.
도 3s는 일부 실시예들에 따른 도전성 금속(312)의 오버버든(overburden)의 제거를 나타내는 단면(3190)을 도시한다. 일부 실시예들에서, 도전성 금속 오버버든은 습식 에칭, 건식 에칭 및/또는 CMP 프로세스들을 이용하여 제거되어, MPV 캡 층(309) 및 금속화 하드 마스크(304) 상에 정지된다.
도 3t는 일부 실시예들에 따라, 도전성 금속(312)의 오버버든의 제거 후 SL 도전성 금속(312)의 에칭 백을 나타내는 단면(3200)을 도시한다. 일부 실시예들에서, SL 도전성 금속(312)은 그 상부 표면(즉, 레벨1)이 유전체 층(303)의 상부 표면(즉, 레벨2) 아래로 리세싱되도록, 본 기술분야에서 공지된 습식 또는 건식 에칭 기술들을 사용하여 에칭 백된다.
도 3u는 본 개시내용의 일부 실시예들에 따라 SL 도전성 금속(312)을 에칭 백한 후에 SL 패시베이션 막(313)의 퇴적을 나타내는 단면(3210)을 도시한다. 일부 실시예들에서, SL 패시베이션 막(313)은 본 기술분야에서 공지된 CVD(화학 기상 퇴적) 기술들을 이용하여 웨이퍼 표면 상에 퇴적된다. SL 패시베이션 막(313)에 적합한 SL 패시베이션 재료들은 실리콘 질화물 및 실리콘 탄화물을 포함한다. 그러나, 다른 유형들의 재료가 사용될 수 있다.
도 3v는 일부 실시예들에 따라, SL 패시베이션 막(313), MPV 캡(309) 및 금속화 하드 마스크(304)의 오버버든의 제거를 나타내는 단면(3220)을 도시한다. 일부 실시예들에서, MPV 금속화 및 MPV 스페이서들(307)의 상부 부분들은 CMP 및 건식 및/또는 습식 에칭 프로세스들을 사용하여 제거되어, 레벨2에서 유전체 재료(303) 상에 정지된다.
도 3w는 일부 실시예들에 따라, 메모리 레이아웃이 MTJ 디바이스 및 BL 인터커넥트를 포함할 때의 메모리 레이아웃의 단면(3230)을 도시한다. 도 1은 다양한 실시예들을 모호하게 하지 않도록 MTJ 디바이스 및 BL 인터커넥트를 도시하지 않는다는 것을 유의한다. 일부 실시예들에서, 그 후 MTJ 디바이스들(315)(예를 들어, MTJ1 및 MTJ2)은 MPV들(즉, 도전성 금속(308))의 상부에 제조된다. 일부 실시예들에서, MTJ 디바이스들(315)은 산화물 재료(314)(예를 들어, 유동-가능(flow-able) 산화물)가 퇴적되기 전에 형성된다.
예를 들어, MTJ 디바이스들(315)이 형성되고, 그 후 MTJ 디바이스들 사이의 공간들을 충전하기 위해 유동-가능 산화물이 퇴적된다. 일부 실시예들에서, 임의의 적합한 제조 프로세스가 MPV들 위에 MTJ 디바이스들(315)을 제조하기 위해 사용될 수 있다. 일부 실시예들에서, 비아들(316)은 MTJ 디바이스들(315)의 상부에 형성되어 MTJ 디바이스들(314)을 인터커넥트 층들에 접속시킨다. 일부 실시예들에서, 후속 인터커넥트 층(들)(318)은 비아들(316)의 상부 상에 제조되어 MTJ 디바이스들(315)에 연결된다. 본 명세서에서, 후속 인터커넥트 층들(318)은 비트 라인들(즉, BL0 및 BL1)로서 사용된다. 일부 실시예들에서, 임의의 적합한 제조 프로세스가 인터커넥트 층(318)을 제조하기 위해 사용될 수 있다. 일부 실시예들에서, 비아들(316)과 인터커넥트 층(318) 사이의 공간은 CDO(317)로 충전된다.
일부 실시예들에서, 도 3a 내지 도 3w의 단면들에 의해 도시된 제조 프로세스들은 고밀도 메모리를 제조하기 위한 방법의 흐름도로서 표현된다.
일부 실시예들에서, 이 방법은 기판(301) 상에 경사 트랜지스터 핀들을 제조하고, 제조된 경사 트랜지스터 핀들 위에 평행사변형 형상 DCN을 제조하는 단계를 포함하고, 평행사변형 형상 DCN들이 경사 트랜지스터 핀들에 연결된다. 일부 실시예들에서, 이 방법은 평행사변형 형상 DCN들 위에 에칭 정지 재료(302)를 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 에칭 정지 재료(302) 위에 유전체 층(303)을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 유전체 층(303) 위에 금속화 하드 마스크 층(304)을 퇴적하고, 금속화 하드 마스크 층(304) 위에 제1 포토레지스트(305)를 도포하는 단계를 포함하고, 여기서 제1 포토레지스트(305)가 제1 비아들 중 적어도 하나를 메모리 요소(예를 들어, MTJ, PCM, MIM 커패시터 등)에 연결하기 위해 제1 비아들(즉, MPV들)을 형성하기 위한 홀들로 패터닝된다.
일부 실시예들에서, 이 방법은 (MPV들에 대한) 홀들이 형성되도록 제1 포토레지스트(305)의 포토레지스트 패턴(306)을 유전체 층(303) 및 에칭 정지 재료(302)로 전사하기 위해 제1 이방성 건식 에칭 프로세스를 적용하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제1 포토레지스트(305/306)를 제거하고, 제1 포토레지스트(305/306)가 제거된 후에 제1 비아들(즉, MPV들)을 형성하기 위해 스페이서 막(307)(즉, MPV 스페이서)을 도포하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 수직 표면들 상에 스페이서 막(307)을 남기면서 수평 표면들로부터 스페이서 막(307)을 제거하기 위해 제2 이방성 에칭 프로세스를 적용하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 퇴적된 제1 도전성 금속(308)이 제1 비아들(즉, MPV들)을 충전하도록 제2 이방성 에칭 프로세스를 적용한 후에 제1 도전성 금속(308)을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 제1 비아들(즉, MPV들)로부터 제1 도전성 금속(308)을 부분적으로 에칭 백하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 에칭 백된 제1 도전성 금속(308) 위에 캡 층(309)을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 캡 층(309)이 제1 비아들 위에 남아 있도록 캡 층(309)을 폴리싱하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제3 포토레지스트를 도포하고 소스 라인들을 형성하기 위해 제3 포토레지스트(310)를 패터닝하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 소스 라인 트렌치들을 형성하기 위해 제3 이방성 에칭 프로세스를 적용하는 단계를 더 포함하고, 제3 이방성 에칭 프로세스는 유전체 층(303)을 통하여 부분적으로 에칭한다. 일부 실시예들에서, 이 방법은 제3 이방성 에칭 프로세스를 적용한 후에 제3 포토레지스트(310)를 제거하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 제2 비아(즉, SLV)를 형성하기 위한 패턴을 갖는 제4 포토레지스트(311)를 도포하고, 평행사변형 형상 DCN들 중 적어도 하나 바로 위에 유전체 층(303) 및 에칭 정지 재료(302)를 통하여 제4 포토레지스트(311)를 에칭하기 위해 제4 이방성 에칭 프로세스를 적용하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제2 비아(즉, SLV) 및 소스 라인 트렌치들이 제2 도전성 금속(312)으로 충전되도록 제2 도전성 금속(312)을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 오버버든이 캡 층(309) 및 금속화 하드 마스크 층(304)까지 제거되도록 제2 도전성 금속(312)의 오버버든을 제거하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 에칭이 유전체 층(303)의 상부 표면 아래에서 정지되도록 소스 라인 트렌치들로부터 오버버든을 제거하는 것에 응답하여 제2 도전성 금속(312)을 에칭하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제2 도전성 금속(312)을 에칭하는 것에 응답하여 소스 라인 패시베이션 막(313)을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제1 비아 및 충전된 소스 라인이 노출되도록 소스 라인 패시베이션 막(313) 및 금속화 하드 마스크 층(304)의 오버버든을 제거하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 메모리 요소(315)의 하나의 단부가 제1 비아를 연결하도록 메모리 요소(315)를 형성하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 인터커넥트(318)를 형성하고 그것을 충전된 소스 라인에 연결하는 단계를 포함한다.
도 4는 일부 실시예들에 따라 자체 정렬된 소스 라인들을 갖는 메모리를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 그러한 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지는 않는다는 점에 주목한다.
도 4는 플랫 표면 인터페이스 커넥터들(flat surface interface connectors)이 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 예시한다. 일부 실시예들에서, 컴퓨팅 디바이스(2100)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(2100)에서 도시되지는 않는다는 점이 이해될 것이다.
일부 실시예들에서, 컴퓨팅 디바이스(2100)는 논의된 일부 실시예들에 따라 고밀도 메모리를 갖는 제1 프로세서(2110)를 포함한다. 컴퓨팅 디바이스(2100)의 다른 블록들은 또한 일부 실시예들의 고밀도 메모리를 포함할 수 있다. 본 개시내용의 다양한 실시예들은 무선 인터페이스와 같은 네트워크 인터페이스와 같은 네트워크 인터페이스를 2170 내에 또한 포함할 수 있고, 그에 의해 시스템 실시예는 무선 디바이스, 예를 들어 셀 폰 또는 개인 휴대 정보 단말에 통합될 수 있다.
일 실시예에서, 프로세서(2110)(및/또는 프로세서(2190))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들 또는 다른 처리 수단들과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(2110)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 체제 또는 운영 플랫폼의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(2100)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(2100)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(2120)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(2100)에 집적되거나 또는 컴퓨팅 디바이스(2100)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(2110)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 컴퓨팅 디바이스(2100)와 상호작용한다.
디스플레이 서브시스템(2130)은, 사용자가 컴퓨팅 디바이스(2100)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(2130)은, 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(2132)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(2132)는, 프로세서(2110)와는 별개이며 디스플레이에 관련된 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(2130)은 사용자에게 출력 및 입력 양쪽 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(2140)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(2140)는 오디오 서브시스템(2120) 및/또는 디스플레이 서브시스템(2130)의 일부인 하드웨어를 관리하도록 동작가능하다. 추가적으로, I/O 제어기(2140)는, 컴퓨팅 디바이스(2100)- 이를 통해 사용자가 시스템과 상호작용할 수 있음 -에 접속하는 추가적인 디바이스들에 대한 접속 포인트를 예시한다. 예를 들어, 컴퓨팅 디바이스(2100)에 접속될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 특정 애플리케이션들과 함께 이용하기 위한 다른 I/O 디바이스들, 예컨대 카드 리더기들 또는 다른 디바이스들을 포함할 수 있다.
전술한 바와 같이, I/O 제어기(2140)는 오디오 서브시스템(2120) 및/또는 디스플레이 서브시스템(2130)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(2100)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 커맨드들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(2130)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 제어기(2140)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스의 역할을 한다. I/O 제어기(2140)에 의해 관리되는 I/O 기능들을 제공하기 위한 추가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(2100) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(2140)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(2100)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 (잡음에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 피처들과 같이) 그 동작들에 영향을 주기 위해 환경적 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(2100)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 피처들을 관리하는 전력 관리(2150)를 포함한다. 메모리 서브시스템(2160)은 컴퓨팅 디바이스(2100)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 불확정적임(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(2160)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서 또는 다른 데이터뿐만 아니라, 컴퓨팅 디바이스(2100)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기적이든지 또는 일시적이든지)를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에 논의된 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(2160))로서 또한 제공된다. 머신 판독가능 매체(예를 들어, 메모리(2160))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상 변화 메모리(PCM), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 유형들의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통하여 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(2170)은, 컴퓨팅 디바이스(2100)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(2100)는, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변장치들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(2170)은 다수의 상이한 유형들의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(2100)는 셀룰러 접속성(2172) 및 무선 접속성(2174)을 갖는 것으로 예시되어 있다. 셀룰러 접속성(2172)은 무선 캐리어들에 의해 제공되는, 예컨대 GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(2174)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스, 근접장 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변장치 접속들(peripheral connections)(2180)은, 주변장치 접속들을 구축하기 위한 하드웨어 인터페이스들과 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(2100)는 다른 컴퓨팅 디바이스들에 대한 주변 디바이스("로(to)"(2182))일 뿐만 아니라, 그것에 접속된 주변 디바이스들("로부터(from)"(2184))을 가질 수도 있다는 점 양쪽 모두가 이해될 것이다. 컴퓨팅 디바이스(2100)는 일반적으로 컴퓨팅 디바이스(2100) 상의 콘텐츠의 관리(예를 들어, 다운로드 및/또는 업로드, 변경, 동기화)와 같은 목적으로 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 갖는다. 추가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(2100)가 예를 들어 시청각 시스템 또는 다른 시스템들에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변장치들에 컴퓨팅 디바이스(2100)가 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 추가하여, 컴퓨팅 디바이스(2100)는 공통 또는 표준 기반 커넥터들을 통해 주변장치 접속들(2180)을 구축할 수 있다. 공통 유형들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire 또는 다른 유형들을 포함할 수 있다.
본 명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "일부 실시예들(some embodiments)" 또는 "다른 실시예들(other embodiments)"에 대한 언급은, 실시예들과 관련하여 설명된 특정 피처, 구조 또는 특성이 적어도 일부 실시예들에 포함되지만 반드시 모든 실시예들에 포함되는 것은 아니라는 것을 의미한다. "실시예", "일 실시예" 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두가 동일한 실시예들을 지칭하는 것은 아니다. 컴포넌트, 피처, 구조, 또는 특성이 포함될 수 있다("may", "might" 또는 "could")고 본 명세서가 진술하면, 그 특정 컴포넌트, 피처, 구조, 또는 특성이 포함될 것이 요구되는 것은 아니다. 본 명세서 또는 청구항이 단수("a" 또는 "an") 요소를 지칭하면, 그것은 요소들 중 하나만 존재한다는 점을 의미하는 것은 아니다. 본 명세서 또는 청구항들이 "추가적인(additional)" 요소를 지칭하면, 그것은 하나보다 많은 추가적인 요소가 존재하는 것을 배제하는 것은 아니다.
또한, 특정 피처들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예와 연관된 특정 피처들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 결합될 수 있다.
본 개시내용은 그 구체적인 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 본 기술분야의 통상의 기술자에게 이러한 실시예들의 많은 대안들, 수정들 및 변형들이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어 DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은, 첨부 청구항들의 넓은 범위 내에 있는 이러한 모든 대안물, 수정물 및 변형물을 포괄하는 것으로 의도된다.
추가로, 집적 회로(IC) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 접속들은, 예시 및 논의의 단순성을 위해 그리고 본 개시내용을 모호하게 하지 않도록, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은 본 개시내용을 모호하게 하는 것을 회피하기 위해서 블록도 형태로 도시될 수 있고, 이러한 블록도 배열들의 구현과 관련한 구체사항들이 본 개시내용이 구현되어야 하는 플랫폼에 크게 종속된다(즉, 이러한 구체사항들은 본 기술분야의 통상의 기술자의 범위 내에 있어야 한다)는 사실을 고려하여 배열들은 또한 블록도 형태로 도시될 수 있다. 본 개시내용의 예시적인 실시예들을 설명하기 위해서 특정 상세사항들(예를 들어, 회로들)이 제시되는 경우, 본 개시내용은 이러한 특정 상세사항들 없이 또는 이러한 특정 상세사항들의 변형으로 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백해야 한다. 따라서, 본 설명은 제한하는 것 대신에 예시적인 것으로 간주되어야 한다.
다음의 예들은 추가 실시예들에 관한 것이다. 이 예들에서의 구체사항들은 하나 이상의 실시예에서의 어디에서나 이용될 수 있다. 본 명세서에 설명된 장치의 모든 선택적인 피처들은 방법 또는 프로세스와 관련하여 또한 구현될 수 있다.
예를 들어, 트랜지스터 게이트들에 비직교하는 비직교 트랜지스터 핀들; 비직각 측부들을 갖는 확산 콘택들- 확산 콘택들은 비직교 트랜지스터 핀들에 연결됨 -; 제1 비아들; 및 제1 비아들 중 적어도 하나를 통해 확산 콘택들 중 적어도 하나에 연결된 적어도 하나의 메모리 요소를 포함하는 장치가 제공된다. 일부 실시예들에서, 확산 콘택들 중 적어도 하나는 드레인 측 확산 콘택이고, 확산 콘택들 중 적어도 다른 하나는 소스 측 확산 콘택이다.
일부 실시예들에서, 장치는 소스 라인들이 서로에 대해 자체 정렬되도록 제1 비아들을 부분적으로 랩 어라운드하는 소스 라인들을 포함한다. 일부 실시예들에서, 장치는 제2 비아들을 포함하고, 제2 비아들 중 적어도 하나는 소스 라인들 중 적어도 하나를 소스 측 확산 콘택에 연결시킨다. 일부 실시예들에서, 제1 비아들 중 적어도 하나는 적어도 하나의 메모리 요소의 단자 및 드레인 측 확산 콘택의 섹션에 연결된다. 일부 실시예들에서, 비직교 트랜지스터 핀들은 소스 라인들에 비평행한다. 일부 실시예들에서, 확산 콘택들은 장사방형들이다. 일부 실시예들에서, 확산 콘택들은 마름모들이다. 일부 실시예들에서, 메모리 요소는 커패시터 또는 저항성 메모리 요소 중 하나이다. 일부 실시예들에서, 메모리 요소는 자기 터널링 접합; 커패시터; 상 변화 메모리; 또는 저항성 랜덤 액세스 메모리(RRAM) 재료 중 적어도 하나인 저항성 메모리 요소이다. 일부 실시예들에서, 제1 비아는 자기 터널링 접합(MTJ) 필러 비아이다.
다른 예에서, 프로세서; 프로세서에 연결된 메모리- 메모리는 전술한 장치에 따른 장치를 포함함 -; 및 프로세서가 다른 디바이스와 통신할 수 있게 하기 위한 무선 인터페이스를 포함하는 시스템이 제공된다.
다른 예에서, 처리를 위한 수단들; 처리를 위한 수단들에 연결된 저장을 위한 수단들- 전술한 장치에 따른 장치를 포함하는 저장을 위한 수단들; 및 처리를 위한 수단들이 다른 디바이스와 통신할 수 있게 하기 위한 수단들을 포함하는 시스템이 제공된다.
다른 예에서, 기판 상에 비직교 트랜지스터 핀들을 제조하는 단계- 트랜지스터 핀들은 기판의 평면에 대해 비직교함 -; 제조된 비직교 트랜지스터 핀들 위에 비직각 측부들을 갖는 확산 콘택들을 제조하는 단계- 확산 콘택들은 비직교 트랜지스터 핀들에 연결됨 -; 확산 콘택들 위에 에칭 정지 재료를 퇴적하는 단계; 에칭 정지 재료 위에 유전체 층을 퇴적하는 단계; 유전체 층 위에 금속화 하드 마스크 층을 퇴적하는 단계; 및 금속화 하드 마스크 층 위에 제1 포토레지스트를 도포하는 단계- 제1 포토레지스트는 제1 비아들 중 적어도 하나를 메모리 요소에 연결시키기 위해 제1 비아들을 형성하기 위한 홀들로 패터닝됨 -를 포함하는 방법이 제공된다.
일부 실시예들에서, 메모리 요소는 자기 터널링 접합; 상 변화 메모리; 저항성 랜덤 액세스 메모리(RRAM); 또는 커패시터 중 적어도 하나이다. 일부 실시예들에서, 이 방법은 홀들이 확산 콘택들 중 적어도 하나의 상부 표면에 대해 형성되도록 제1 포토레지스트의 포토레지스트 패턴을 유전체 층 및 에칭 정지 재료로 전사하기 위해 제1 이방성 건식 에칭을 적용하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제1 포토레지스트를 제거하는 단계; 및 제1 포토레지스트가 제거된 후에 제1 비아들을 형성하기 위한 스페이서 막을 도포하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 수직 표면들 상에 스페이서 막을 남기면서 수평 표면들로부터 스페이서 막을 제거하기 위해 제2 이방성 에칭 프로세스를 적용하는 단계; 및 퇴적된 제1 도전성 금속이 제1 비아들을 충전하도록 제2 이방성 에칭 프로세스를 적용한 후에 제1 도전성 금속을 퇴적하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 제1 비아들로부터 제1 도전성 금속을 부분적으로 에칭 백하는 단계; 에칭 백된 제1 도전성 금속 위에 캡 층을 퇴적하는 단계; 캡 층이 제1 비아들 위에 남아 있도록 캡 층을 폴리싱하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 제3 포토레지스트를 도포하고 소스 라인들을 형성하기 위해 제3 포토레지스트를 패터닝하는 단계; 소스 라인 트렌치들을 형성하기 위해 제3 이방성 에칭 프로세스를 적용하는 단계- 제3 이방성 에칭 프로세스는 유전체 층을 통하여 부분적으로 에칭함 -; 및 제3 이방성 에칭 프로세스를 적용한 후에 제3 포토레지스트를 제거하는 단계를 포함한다. 일부 실시예들에서, 방법은 제2 비아를 형성하기 위한 패턴을 갖는 제4 포토레지스트를 도포하는 단계; 확산 콘택들 중 적어도 하나 바로 위에 유전체 층 및 에칭 정지 재료를 통하여 제4 포토레지스트 패턴을 전사하기 위해 제4 이방성 에칭 프로세스를 적용하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 제2 비아 및 소스 라인 트렌치들이 제2 도전성 금속으로 충전되도록 제2 도전성 금속을 퇴적하는 단계; 오버버든이 캡 층 및 금속화 하드 마스크 층까지 제거되도록 제2 도전성 금속의 오버버든을 제거하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 에칭이 유전체 층의 상부 표면 아래에서 정지되도록 소스 라인 트렌치들로부터 오버버든을 제거하는 것에 응답하여 제2 도전성 금속을 에칭하는 단계; 제2 도전성 금속을 에칭하는 것에 응답하여 소스 라인 패시베이션 막을 퇴적하는 단계; 제1 비아 및 충전된 소스 라인이 노출되도록 소스 라인 패시베이션 막 및 금속화 하드 마스크 층의 오버버든을 제거하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 메모리 요소의 하나의 단부가 제1 비아들 중 적어도 하나와 연결되도록 메모리 요소를 형성하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 인터커넥트를 형성하고 인터커넥트를 충전된 소스 라인에 연결하는 단계를 포함한다.
다른 예에서, 실행될 때, 하나 이상의 프로세서로 하여금 전술한 방법에 따른 동작을 수행하게 하는 머신 실행가능 명령어들을 갖는 머신 판독가능 저장 매체가 제공된다.
독자가 본 기술적 개시내용의 속성 및 요점을 알아내게 하는 요약서가 제공된다. 이 요약서는 그것이 청구항들의 범위나 의미를 제한하기 위해 이용되지는 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예로서 자립한다.

Claims (24)

  1. 장치로서,
    트랜지스터 게이트들에 비직교(non-orthogonal)하는 비직교 트랜지스터 핀들;
    비직각 측부들을 갖는 확산 콘택들 - 상기 확산 콘택들은 상기 비직교 트랜지스터 핀들에 연결됨 -;
    제1 비아들; 및
    상기 제1 비아들 중 적어도 하나를 통해 상기 확산 콘택들 중 적어도 하나에 연결되는 적어도 하나의 메모리 요소를 포함하며,
    상기 제1 비아는 자기 터널링 접합(MTJ) 필러 비아인, 장치.
  2. 제1항에 있어서,
    상기 확산 콘택들 중 상기 적어도 하나는 드레인 측 확산 콘택이고, 상기 확산 콘택들 중 적어도 다른 하나는 소스 측 확산 콘택인, 장치.
  3. 제2항에 있어서,
    소스 라인들이 서로에 대해 자체 정렬되도록 상기 제1 비아들을 부분적으로 랩 어라운드(wrap around)하는 상기 소스 라인들을 포함하는, 장치.
  4. 제3항에 있어서,
    제2 비아들을 포함하고, 상기 제2 비아들 중 적어도 하나는 상기 소스 라인들 중 적어도 하나를 상기 소스 측 확산 콘택에 연결시키는, 장치.
  5. 제2항에 있어서,
    상기 제1 비아들 중 적어도 하나는 상기 적어도 하나의 메모리 요소의 단자 및 상기 드레인 측 확산 콘택의 섹션에 연결되는, 장치.
  6. 제3항에 있어서,
    상기 비직교 트랜지스터 핀들은 상기 소스 라인들과 비평행(non-parallel)하는, 장치.
  7. 제1항에 있어서,
    확산 콘택들은 장사방형(rhomboid)들인, 장치.
  8. 제1항에 있어서,
    상기 확산 콘택들은 마름모(rhombus)들인, 장치.
  9. 제1항에 있어서,
    상기 메모리 요소는 커패시터 또는 저항성 메모리 요소 중 하나인, 장치.
  10. 제1항에 있어서,
    상기 메모리 요소는,
    자기 터널링 접합;
    커패시터;
    상 변화 메모리; 또는
    저항성 랜덤 액세스 메모리(RRAM) 재료 중 적어도 하나인 저항성 메모리 요소인, 장치.
  11. 삭제
  12. 방법으로서,
    기판 상에 비직교 트랜지스터 핀들을 제조하는 단계 - 상기 트랜지스터 핀들은 상기 기판의 평면에 대해 비직교함 -;
    상기 제조된 비직교 트랜지스터 핀들 위에 비직각 측부들을 갖는 확산 콘택들을 제조하는 단계 - 상기 확산 콘택들은 상기 비직교 트랜지스터 핀들에 연결됨 -;
    상기 확산 콘택들 위에 에칭 정지 재료를 퇴적하는 단계;
    상기 에칭 정지 재료 위에 유전체 층을 퇴적하는 단계;
    상기 유전체 층 위에 금속화 하드 마스크 층을 퇴적하는 단계; 및
    상기 금속화 하드 마스크 층 위에 제1 포토레지스트를 도포하는 단계 - 상기 제1 포토레지스트는 제1 비아들 중 적어도 하나를 메모리 요소에 연결시키기 위해 상기 제1 비아들을 형성하기 위한 홀들로 패터닝됨 -
    를 포함하고,
    상기 제1 비아는 자기 터널링 접합(MTJ) 필러 비아인, 방법.
  13. 제12항에 있어서,
    상기 메모리 요소는,
    자기 터널링 접합;
    상 변화 메모리;
    저항성 랜덤 액세스 메모리(RRAM); 또는
    커패시터 중 적어도 하나인, 방법.
  14. 제12항에 있어서,
    홀들이 상기 확산 콘택들 중 적어도 하나의 상부 표면에 대해 형성되도록 상기 제1 포토레지스트의 패턴을 상기 유전체 층 및 에칭 정지 재료로 전사하기 위해 제1 이방성 건식 에칭을 적용하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 제1 포토레지스트를 제거하는 단계; 및
    상기 제1 포토레지스트가 제거된 후에 상기 제1 비아들을 형성하기 위한 스페이서 막을 도포하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    수직 표면들 상에 상기 스페이서 막을 남기면서 수평 표면들로부터 상기 스페이서 막을 제거하기 위해 제2 이방성 에칭 프로세스를 적용하는 단계; 및
    상기 퇴적된 제1 도전성 금속이 상기 제1 비아들을 충전하도록 상기 제2 이방성 에칭 프로세스를 적용한 후에 제1 도전성 금속을 퇴적하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제1 비아들로부터 상기 제1 도전성 금속을 부분적으로 에칭 백(etching back)하는 단계;
    상기 에칭 백된 제1 도전성 금속 위에 캡 층을 퇴적하는 단계; 및
    상기 캡 층이 상기 제1 비아들 위에 남아 있도록 상기 캡 층을 폴리싱하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    제3 포토레지스트를 도포하고 소스 라인들을 형성하기 위해 상기 제3 포토레지스트를 패터닝하는 단계;
    소스 라인 트렌치들을 형성하기 위해 제3 이방성 에칭 프로세스를 적용하는 단계 - 상기 제3 이방성 에칭 프로세스는 상기 유전체 층을 통하여 부분적으로 에칭함 -; 및
    상기 제3 이방성 에칭 프로세스를 적용한 후에 상기 제3 포토레지스트를 제거하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    제2 비아를 형성하기 위한 패턴을 갖는 제4 포토레지스트를 도포하는 단계; 및
    상기 확산 콘택들 중 적어도 하나 바로 위에 상기 유전체 층 및 상기 에칭 정지 재료를 통하여 상기 제4 포토레지스트 패턴을 전사하기 위해 제4 이방성 에칭 프로세스를 적용하는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제2 비아 및 상기 소스 라인 트렌치들이 제2 도전성 금속으로 충전되도록 상기 제2 도전성 금속을 퇴적하는 단계; 및
    상기 제2 도전성 금속의 오버버든(overburden)을 제거하여 상기 오버버든이 상기 캡 층 및 상기 금속화 하드 마스크 층까지 제거되게 하는 단계를 포함하는, 방법.
  21. 제20항에 있어서,
    상기 에칭이 상기 유전체 층의 상부 표면 아래에서 정지되도록 상기 소스 라인 트렌치들로부터 상기 오버버든을 제거하는 단계에 응답하여 상기 제2 도전성 금속을 에칭하는 단계;
    상기 제2 도전성 금속을 에칭하는 단계에 응답하여 소스 라인 패시베이션 막을 퇴적하는 단계; 및
    상기 제1 비아 및 상기 충전된 소스 라인이 노출되도록 상기 소스 라인 패시베이션 막 및 금속화 하드 마스크 층의 오버버든을 제거하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 메모리 요소의 하나의 단부가 상기 제1 비아들 중 상기 적어도 하나와 연결되도록 메모리 요소를 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    인터커넥트를 형성하고 상기 인터커넥트를 상기 충전된 소스 라인에 연결하는 단계를 포함하는, 방법.
  24. 시스템으로서,
    프로세서;
    상기 프로세서에 연결된 메모리 - 상기 메모리는 제1항 내지 제10항의 장치 중 어느 한 항에 따른 장치를 포함함 -; 및
    상기 프로세서가 다른 디바이스와 통신할 수 있게 하기 위한 무선 인터페이스를 포함하는, 시스템.
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