TWI674580B - 電阻式記憶體電路 - Google Patents

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Abstract

一種電阻式記憶體電路，包括第一電阻式記憶體單元、第二電阻式記憶體單元、第一電晶體以及第二電晶體。第一電阻式記憶體單元耦接於第一位元線以及第一節點之間。第二電阻式記憶體單元耦接於第二位元線以及第一節點之間。第一電晶體包括第一閘極端、第一汲極端以及第一源極端，第一閘極端耦接至第一字元線，第一汲極端耦接至第一節點，第一源極端耦接至第一源極線。第二電晶體包括第二閘極端、第二汲極端以及第二源極端，第二閘極端耦接至第一字元線，第二汲極端耦接至第一節點，第二源極端耦接至第二源極線。

Description

電阻式記憶體電路
本發明係有關於一種電阻式記憶體電路，特別係有關於一種共用電晶體以增加低阻態之電流之電阻式記憶體電路。
對現行的電阻式記憶體進行重置程序時，包括對電阻式記憶體施加與設定時極性相反的反向偏壓，使電流從下電極流至上電極。此時，鄰近上電極處的氧空缺與部份氧離子結合而中斷電流路徑，使得燈絲在鄰近上電極處斷開。當對現行的電阻式記憶體進行設定程序時，包括可對電阻式記憶體施加與燈絲成形的程序時極性相同的偏壓，使電流從上電極流至下電極。此時，鄰近上電極處的氧離子脫離，重新形成氧空缺，使得燈絲在鄰近上電極處重新形成。
根據本發明之一實施例，上述第一汲極端以及上述第二汲極端分別透過一第一接觸點以及一第二接觸點耦接至位於一第一金屬層之上述第一節點，其中上述第一節點透過一第一第一導孔耦接至上述第一電阻式記憶體單元，上述第一電阻式記憶體單元透過一第一第二導孔耦接至位於一第二金屬層之上述第一位元線，其中上述第一節點透過一第二第一導孔耦接至上述第二電阻式記憶體單元，上述第二電阻式記憶體單元透過一第二第二導孔耦接至位於上述第二金屬層之上述第二位元線。
根據本發明之一實施例，上述第一閘極端以及上述第二閘極端係透過一第三接觸點耦接至位於上述第一金屬層之上述第一字元線，其中上述第一源極端係透過一第四接觸點耦接至位於上述第一金屬層之上述第一源極線，上述第二源極端係透過一第五接觸點耦接至位於上述第一金屬層之上述第二源極線。
根據本發明之另一實施例，電阻式記憶體電路更包括：一第三電阻式記憶體單元、一第四電阻式記憶體單元、一第三電晶體以及一第四電晶體。上述第三電阻式記憶體單元耦接於一第三位元線以及一第二節點之間。上述第四電阻式記憶體單元耦接於一第四位元線以及上述第二節點之間。上述第三電晶體包括一第三閘極端、一第三汲極端以及一第三源極端，其中上述第三閘極端耦接至一第二字元線，上述第三汲極端耦接至上述第二節點，上述第三源極端耦接至一第三源極線。上述第四電晶體包括一第四閘極端、一第四汲極端以及一第四源極端，其中上述第四閘極端耦接至上述第二字元線，上述第二汲極端耦接至上述第二節點，上述第四源極端耦接至一第四源極線。
根據本發明之另一實施例，上述第二字元線耦接至上述第一字元線，上述第一源極線以及上述第三源極線係皆位於一第一金屬層且透過一第一導孔耦接至一第二金屬層，上述第二源極線以及上述第四源極線係位於上述第二金屬層，上述第一位元線、上述第二位元線、上述第三位元線以及上述第四位元線係位於一第三金屬層，其中上述第二源極線係與上述第三源極線相互重疊。
根據本發明之一實施例，當上述第一電阻式記憶體單元及/或上述第二電阻式記憶體單元進行一初始化程序時，依序執行一形成程序、一初始重設程序、一設定程序以及一重置程序。
根據本發明之一實施例，當上述第一電阻式記憶體單元或上述第二電阻式記憶體單元執行上述形成程序時，上述第一位元線耦接至一第一電壓，上述第一字元線耦接至一第二電壓，上述第二位元線、上述第一源極線以及上述第二源極線耦接至一接地端，其中上述第一電壓超過上述第二電壓。
根據本發明之一實施例，當上述第一電阻式記憶體單元執行上述初始重置程序以及上述重置程序時，上述第一字元線耦接至一第三電壓，上述第二位元線、上述第一源極線以及上述第二源極線耦接至一第四電壓，上述第一位元線耦接至上述接地端，其中上述第三電壓係超過上述第四電壓。
根據本發明之一實施例，當上述第一電阻式記憶體單元執行上述設定程序時，上述第一字元線耦接至一第五電壓，上述第一位元線耦接至一第六電壓，上述第二字元線、上述第一源極線以及上述第二源極線耦接至上述接地端，其中上述第五電壓超過上述第六電壓。
根據本發明之另一實施例，上述第三位元線係耦接至上述第一位元線，上述第四位元線係耦接至上述第二位元線，上述第三源極線係耦接至上述第一源極線，上述第四源極線係耦接至上述第二源極線，其中當上述第一電阻式記憶體單元以及上述第二電阻式記憶體單元皆完成上述初始化程序且上述第三電阻式記憶體單元執行上述設定程序時，上述第一位元線耦接至上述第五電壓，上述第二字元線耦接至上述第六電壓，上述第一字元線、上述第一源極線以及上述第二源極線耦接至上述接地端，上述第二位元線耦接至一第七電壓，其中上述第六電壓超過上述第七電壓，上述第七電壓係為正電壓。
根據本發明之一實施例，當上述第一字元線耦接至一第一讀取電壓、上述第一位元線以及上述第二源極線耦接至一第二讀取電壓以及上述第一源極線耦接至上述接地端時，一讀取電路根據上述第一位元線之一位元電流是否超過一第一臨限值，而判斷上述第一電阻式記憶體單元係位於一第一邏輯狀態或一第二邏輯狀態，其中上述第一讀取電壓係超過上述第二讀取電壓。
根據本發明之一實施例，當上述第一字元線耦接至上述第一讀取電壓、上述第一位元線耦接至上述第二讀取電壓以及上述第一源極線以及上述第二源極線耦接至上述接地端時，上述讀取電路根據上述位元電流超過一第二臨限值，而判斷上述第一電阻式記憶體單元係位於一第三邏輯狀態，其中上述第二臨限值係超過上述第一臨限值。
第1圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之電路圖。如第1圖所示，電阻式記憶體電路100包括第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第一電晶體M1以及第二電晶體M2。
第一電阻式記憶體單元TM1耦接於第一位元線BL1以及第一節點N1之間，第二電阻式記憶體單元TM2耦接於第二位元線BL2以及第二節點N2之間。第一電晶體M1之閘極端耦接至第一字元線WL1，第一電晶體M1之汲極端耦接至第一節點N1，第一電晶體M1之源極端耦接至第一源極線SL1。
第二電晶體M2之閘極端耦接至第一字元線WL1，第二電晶體M2之汲極端耦接至第二節點N2，第二電晶體M2之源極端耦接至第二源極線SL2。
根據本發明之一實施例，當讀取第一電阻式記憶體單元TM1或第二電阻式記憶體單元TM2時，第一電晶體M1或第二電晶體M2導通，讀取電路（圖中並未顯示）並偵測第一位元線BL1之第一位元電流IB1或第二位元線BL2之第二位元電流IB2，以判斷第一電阻式記憶體單元TM1或第二電阻式記憶體單元TM2係為高阻態或低阻態。
然而，由於製程參數飄移的關係，使得第一電阻式記憶體單元TM1之第一位元線電流IB1及/或第二電阻式記憶體單元TM2之第二位元線電流IB2於高阻態與低阻態之電流差不夠顯著，造成難以準確判斷第一電阻式記憶體單元TM1及/或第二電阻式記憶體單元TM2係位於高阻態或低阻態。因此，有需要針對位於低阻態之第一位元電流IB1以及第二位元電流IB2予以提升，有助於準確判斷電阻式記憶體單元係位於高阻態或低阻態。
第2圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路圖。如第2圖所示，電阻式記憶體電路200同樣包括第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第一電晶體M1以及第二電晶體M2，其中第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第一電晶體M1之汲極端以及第二電晶體M2之汲極端接耦接至第一節點N1。
根據本發明之一實施例，當讀取第一電阻式記憶體TM1及/或第二電阻式記憶體元件TM2時，第一電晶體M1以及第二電晶體M2皆可同時導通，使得在低阻態時，第2圖之電阻式記憶體電路200之第一位元電流IB1以及第二位元電流IB2皆顯著大於第1圖之電阻式記憶體電路100之第一位元電流IB1以及第二位元電流IB2。
由於電阻式記憶體電路200之低阻態的第一位元電流IB1及/或第二位元電流IB2皆顯著增加，因此讀取電路（圖中並未顯示）在讀取第一電阻式記憶體TM1及/或第二電阻式記憶體元件TM2時，將更輕易辨別高阻態與低阻態。
根據本發明之另一實施例，當第一電阻式記憶體TM1及/或第二電阻式記憶體元件TM2進行形成程序、初始重置程序、設定程序及/或重置程序時，由於第一位元電流IB1及/或第二位元電流IB2皆顯著增加，將有助於增加第一電阻式記憶體TM1及/或第二電阻式記憶體元件TM2完成各種程序之成功率。
第3圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之電路佈局圖。根據本發明之一實施例，第3圖之電阻式記憶體電路300係顯示第2圖之電阻式記憶體電路200之電路佈局。
如第3圖所示，第一電晶體M1（對應至第2圖之第一電晶體M1）之第一源極端S1係透過第一接觸點CT1耦接至位於第一金屬層ME1之第一源極線SL1，第一電晶體M1之第一閘極端G1係透過第一多晶矽層PY1係透過第三接觸點CT3耦接至位於第一金屬層ME1之第一字元線WL1。
第一電晶體M1之汲極端（第3圖中無法顯示，係位於第一電阻式記憶體單元TM1之下方）係耦接至位於第一金屬層ME1之第一節點N1，其中第一節點N1透過第一電阻式記憶體單元TM1耦接至位於第二金屬層ME2之第一位元線BL1。
第二電晶體M2（對應至第2圖之第二電晶體M2）之第二源極端S2係透過第二接觸點CT2耦接至位於第一金屬層ME1之第二源極線SL2，第二電晶體M2之第二閘極端G2係透過第一多晶矽層PY1與第一閘極端G1耦接，再透過第三接觸點CT3耦接至位於第一金屬層ME1之第一字元線WL1。
第二電晶體M2之汲極端（第3圖中無法顯示，係位於第二電阻式記憶體單元TM2之下方）係耦接至位於第一金屬層ME1之第一節點N1，其中第一節點N1透過第二電阻式記憶體單元TM2耦接至位於第二金屬層ME2之第二位元線BL2。
與第二電晶體M2相鄰之第三電晶體M3係與第二源極端S2共用源極端，因此第三電晶體M3之源極端亦為第二源極端S2，第二電晶體M3之第三閘極端G3係耦接至第二多晶矽層PY2。第三電晶體M3之汲極端（第3圖中無法顯示，係位於第三電阻式記憶體單元TM3之下方）係耦接至位於第一金屬層ME1之第二節點N2，在耦接至第三電阻式記憶體單元TM3。
第4圖係顯示根據本發明之一實施例之電阻式記憶體電路之剖面圖，其中第4圖所示之電阻式記憶體電路400係為沿著第3圖之縱軸Y之剖面圖。
如第4圖所示，第一擴散層DF1係對應至第2圖之第一電晶體M1之汲極端，第二擴散層DF2係對應至第2圖之第二電晶體M2之汲極端，其中第一擴散層DF1以及第二擴散層DF2係利用淺溝槽隔離層STI予以電性隔離。
第一擴散層DF1（即，第一電晶體M1之汲極端）係透過第四接觸點CT4耦接至位於第一金屬層ME1之第一節點N1，第二擴散層DF2（即，第二電晶體M2之汲極端）係透過第五接觸點CT5耦接至位於第一金屬層ME1之第一節點N1。
位於第一金屬層ME1之第一節點N1係透過第一第一導孔V11耦接至第一電阻式記憶體單元TM1（對應至第2圖之第一電阻式記憶體單元TM1），第一電阻式記憶體單元TM1透過第一第二導孔V12耦接至位於第二金屬層ME2之第一位元線BL1。
位於第一金屬層ME1之第一節點N1係透過第二第一導孔V21耦接至第二電阻式記憶體單元TM2（對應至第2圖之第二電阻式記憶體單元TM2），第二電阻式記憶體單元TM2透過第二第二導孔V22耦接至位於第二金屬層ME2之第二位元線BL2。
如第4圖所示，第一源極線SL1以及第二源極線SL2係皆位於第一金屬層ME1，其中第一源極線SL1、第二源極線SL2以及第一節點N1之間係相互電性隔離。
第5圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之剖面圖，其中第5圖所示之電阻式記憶體電路500係為沿著第3圖之橫軸X之剖面圖。
如第5圖所示，第二擴散層DF2係對應至第4圖之第二擴散層DF2，也對應至第2圖之第二電晶體M2之汲極端。第三擴散層DF3係對應至第3圖之第二電晶體M2之第二源極端S2，第四擴散層DF4係對應至另一電晶體之汲極端。第一多晶矽層PY1係對應至第3圖之第一多晶矽層PY1，第二多晶矽層PY2係對應至第3圖之第二多晶矽層PY2。
如第5圖所示，第二擴散層DF2透過第五接觸點CT5耦接至位於第一金屬層ME1之第一節點N1。接著，第一節點N1如第4圖之電阻式記憶體單元400所示，透過第二電阻式記憶體單元TM2耦接至位於第二金屬層ME2之第二位元線BL2。
第三擴散層DF3透過第二接觸點CT2耦接至位於第一金屬層ME1之第一源極線SL1，第四擴散層DF4透過第六接觸點CT6耦接至位於第一金屬層ME1之第二節點N2。第二節點N2透過第三第一導孔V31耦接至第三電阻式記憶體單元TM3，第三電阻式記憶體單元TM3再透過第三第二導孔V32耦接至第二位元線BL2。
第6圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路圖。如第6圖所示，電阻式記憶體電路600包括第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第三電阻式記憶體單元TM3、第四電阻式記憶體單元TM4、第一電晶體M1、第二電晶體M2、第三電晶體M3以及第四電晶體M4。
如第6圖所示，第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第一電晶體M1以及第二電晶體M2之連接方式係與第1圖所示相同，在此不再重複贅述。
第三電阻式記憶體單元TM3係耦接於第三位元線BL3以及第二節點N2之間，第四電阻式記憶體單元TM4係耦接於第四位元線BL4以及第二節點N2之間。
第三電晶體M3之汲極端係耦接至第二節點N2，第三電晶體M3之閘極端係耦接至第一字元線WL1，第三電晶體M3之源極端係耦接至第三源極線SL3。
第四電晶體M4之汲極端係耦接至第二節點N2，第四電晶體M4之閘極端係耦接至第一字元線WL1，第四電晶體M4之源極端係耦接至第四源極線SL4。
第7圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路佈局圖。根據本發明之一實施例，第7圖之電阻式記憶體電路700係顯示第6圖之電阻式記憶體電路600之電路佈局。
如第7圖所示，位於第一金屬層ME1之第一節點N1係分別耦接至第一電晶體M1之汲極端（第7圖中無法顯示，位於第一電阻式記憶體單元TM1之下方）以及第二電晶體M2之汲極端（第7圖中無法顯示，位於第二電阻式記憶體單元TM2之下方），第一電晶體M1之第一源極端S1透過第一金屬層ME1以及第三導孔V3耦接至位於第二金屬層ME2之第一源極線SL1。
第一電晶體M1、第二電晶體M2、第三電晶體M3以及第四電晶體M4之閘極端，皆透過第一多晶矽層PY1耦接至位於第一金屬層ME1之第一字元線WL1。第二電晶體M2之第二源極端S2係耦接至位於第二金屬層ME2之第二源極線SL2。
第三電晶體M3之汲極端（第7圖中無法顯示，位於第三電阻式記憶體單元TM3之下方）以及第四電晶體M4之汲極端（第7圖中無法顯示，位於第四電阻式記憶體單元TM4之下方）係耦接至位於第一金屬層ME1之第二節點N2，第三電晶體M3之第三源極端S3係透過第一金屬層ME1耦接至位於第二金屬層ME2之第三源極線SL3，第四電晶體M4之第四源極端S4係耦接至位於第二金屬層ME2之第四源極線SL4。根據本發明之一實施例，第三源極線SL3係係與第二源極線SL2相互重疊。
第8圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之剖面圖，其中第8圖之電阻式記憶體電路800係沿著第7圖之縱軸Y之剖面圖。
如第8圖所示，第一擴散層DF1係為第一電晶體M1之汲極端，第二擴散層DF2係為第二電晶體M2之汲極端，第三擴散層DF3係為第三電晶體M3之汲極端，第四擴散層DF4係為第四電晶體M4之汲極端，其中第一擴散層DF1、第二擴散層DF2、第三擴散層DF3以及第四擴散層DF4之間係利用淺溝槽隔離層STI予以隔開。
第一擴散層DF1（即，第一電晶體M1之汲極端）以及第二擴散層DF2（即，第二電晶體M2之汲極端）係分別透過第一接觸點CT1以及第二接觸點CT2，耦接至位於第一金屬層ME1之第一節點N1。
第一節點N1透過第一第一導孔V11耦接至第一電阻式記憶體單元TM1後，再經由第一第二導孔V12、第二金屬層ME2以及第一第三導孔V13耦接至位於第三金屬層ME3之第一位元線BL1。
第一節點N1更透過第二第一導孔V21耦接至第二電阻式記憶體單元TM2後，再經由第二第二導孔V22、第二金屬層ME2以及第二第三導孔V23耦接至位於第三金屬層ME3之第二位元線BL2。
同樣的，第三擴散層DF3（即，第三電晶體M3之汲極端）以及第四擴散層DF4（即，第四電晶體M4之汲極端）係分別透過第三接觸點CT3以及第四接觸點CT4，耦接至位於第一金屬層ME1之第二節點N2。
第二節點N2透過第三第一導孔V31耦接至第三電阻式記憶體單元TM3後，再經由第三第二導孔V32、第二金屬層ME2以及第三第三導孔V33耦接至位於第三金屬層ME3之第三位元線BL3。
第二節點N2更透過第四第一導孔V41耦接至第二電阻式記憶體單元TM2後，再經由第四第二導孔V42、第二金屬層ME2以及第四第三導孔V43耦接至位於第三金屬層ME3之第二位元線BL2。
如第8圖所示，第二源極線SL2係位於第一金屬層ME1，第三源極線SL3係位於第二金屬層ME2。根據本發明之一實施例，由於第一源極線SL1以及第三源極線SL3接位於第二金屬層ME2，因此第7圖中所示之第二源極線SL2以及第四源極線SL4皆分別透過第三導孔V3跳線至第二金屬層ME2，使得第一源極線SL1與第二源極線SL2以及第三源極線SL3與第四源極線SL4所經歷之導線線阻值相同。
根據本發明之一實施例，由於第二源極線SL2係與第三源極線SL3重疊，使得電阻式記憶體電路800之電路佈局面積更緊密，進而降低電路生產成本。
第9A-9C圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之示意圖。根據本發明之一實施例，當電阻式記憶體電路進行初始化程序時，將依序執行形成程序、初始重置程序、設定程序以及重置程序。
當第一電阻式記憶體單元TM1進行形成程序時，如第9A圖所示，第一位元線BL1耦接至第一電壓VB1，第一字元線WL1耦接至第二電壓VB2，第二位元線BL2、第一源極線SL1以及第二源極線SL2耦接至接地端。根據本發明之一實施例，第一電壓VB1超過第二電壓VB2。
當第一電阻式記憶體單元TM1執行初始重置程序以及重置程序時，如第9B圖所示，第一字元線WL1耦接至第三電壓VB3，第二位元線BL2、第一源極線SL1以及第二源極線SL2耦接至第四電壓VB4，第一位元線BL1耦接至接地端。根據本發明之一實施例，第三電壓VB3係超過第四電壓VB4。
當第一電阻式記憶體單元TM1執行設定程序時，第一字元線WL1耦接至第五電壓VB5，第一位元線BL1耦接至第六電壓VB6，第二字元線BL2、第一源極線SL1以及第二源極線SL2耦接至接地端。根據本發明之一實施例，第五電壓VB5超過第六電壓VB6。
根據本發明之一實施例，當第一電阻式記憶體單元TM1結束初始化程序時，係為高阻態。由於初始化程序之最後一步驟係為重置程序，因此第一電阻式記憶體單元TM1結束初始化程序後係為高阻態。根據本發明之其它實施例，當第二電阻式記憶體單元TM2進行初始化程序時，動作流程係如上所述，在此不再重複贅述。
第10圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之示意圖。如第10圖所示，第一電阻式記憶體單元TM1以及第三電阻式記憶體單元TM3係皆耦接至第一位元線BL1，第二電阻式記憶體單元TM2以及第四電阻式記憶體單元TM4係皆耦接至第二位元線BL2，第一電晶體M1以及第三電晶體M3係皆耦接至第一源極線SL1，第二電晶體M2以及第四電晶體M4係皆耦接至第二源極線SL2。
根據本發明之一實施例，當第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2、第三電阻式記憶體單元TM3以及第四電阻式記憶體單元TM4皆完成初始化程序且第二電阻式記憶體單元TM2係位於低阻態時，係針對第三電阻式記憶體單元TM3進行設定程序。此時，第二字元線WL2耦接至第五電壓VB5，第一位元線BL1耦接至第六電壓VB6，第一字元線WL1、第一源極線SL1以及第二源極線SL2耦接至接地端，第二位元線BL2耦接至第七電壓VB7，其中第六電壓VB6超過第七電壓VB7，第七電壓VB7係為正電壓。
由於第一電阻式記憶體單元TM1以及第三電阻式記憶體單元TM3係共用第一位元線BL1，為了避免針對第三電阻式記憶體單元TM3進行設定程序時影響到第一電阻式記憶體單元TM1，第一字元線WL1係耦接至接地端而將第一電晶體M1不導通。
再者，由於第一位元線BL1係耦接至第六電壓VB6且第二電阻式記憶體單元TM2係為低阻態，為了避免自第一位元線BL1經第一電阻式記憶體單元TM1、第二電阻式記憶體單元TM2以及第二位元線BL2之位元電流，第二位元線BL2係耦接至第七電壓VB7，以避免發生誤動作。根據本發明之一實施例，第七電壓VB7係大於0V。
第11A-11B圖係顯示根據本發明之許多實施例所述之電阻式記憶體電路進行讀取操作之示意圖。由於第一電阻式記憶體單元TM1或第二電阻式記憶體單元TM2之讀取操作皆相同，以下將針對第一電阻式記憶體單元TM1進行說明解釋，第二電阻式記憶體單元TM2之讀取操作則完全相同，在此不再重複贅述。
根據本發明之一實施例，如第11A圖所示，當讀取電阻式記憶體電路1100A之第一電阻式記憶體單元TM1所儲存之資料時，第一字元線WL1係耦接至第一讀取電壓VR1，第一位元線BL1以及第二位元線BL2係耦接至第二讀取電壓VR2，第一源極線SL1以及第二源極線SL2係耦接至接地端（即，0V），其中第一讀取電壓VR1係大於第二讀取電壓VR2。
讀取電路（圖中並未顯示）偵測第一位元線BL1之第一位元電流IB1，並判斷第一位元電流IB1是否超過臨限值，進而判斷第一電阻式記憶體單元TM1係位於高阻態或低阻態。根據本發明之一實施例，當第一位元電流IB1並未超過臨限值時，讀取電路判斷第一電阻式記憶體單元TM1係為高阻態。根據本發明之另一實施例，當第一位元電流IB1超過臨限值時，讀取電路判斷第一電阻式記憶體單元TM1係為低阻態。
根據本發明之一實施例，當讀取第一電阻式記憶體單元TM1時，第二位元線BL2同樣耦接至第二讀取電壓VR2之目的在於避免第一位元線BL1經第一電阻式記憶體單元TM1以及第二電阻式記憶體單元TM2漏電至第二位元線BL2，而干擾第一位元電流IB1之數值。
根據本發明之一實施例，如第11B圖所示，當讀取電阻式記憶體電路1100B之第一電阻式記憶體單元TM1所儲存之資料時，第一字元線WL1係耦接至第一讀取電壓VR1，第一位元線BL1、第二位元線BL2以及第二源極線SL2係耦接至第二讀取電壓VR2，第一源極線SL1係耦接至接地端（即，0V），其中第一讀取電壓VR1係大於第二讀取電壓VR2。
由於第11B圖中之第二源極線SL2係耦接至第二讀取電壓VR2，代表讀取第一電阻式記憶體單元TM1時僅有第一電晶體M1導通，因此電阻式記憶體電路1100B之第一位元電流IB1係小於電阻式記憶體電路1100A之第一位元電流IB1。
根據本發明之一實施例，當第一電阻式記憶體單元TM1位於高阻態時，讀取電路偵測到之電阻式記憶體單元1100A之第一位元電流IB1係為第一邏輯狀態；當第一電阻式記憶體單元TM1位於低阻態時，讀取電路偵測到之電阻式記憶體單元1100A之第一位元電流IB1係為第二邏輯狀態；當第一電阻式記憶體單元TM1位於低阻態時，讀取電路偵測到之電阻式記憶體單元1100B之第一位元電流IB1係為第三邏輯狀態。
換句話說，當第一電晶體M1以及第二電晶體M2皆導通時，位於高阻態或低阻態之第一電阻式記憶體單元TM1可產生兩種不同的邏輯狀態。當僅第一電晶體M1導通時，位於低阻態之第一電阻式記憶體單元TM1可產生第三種邏輯狀態。
根據本發明之一實施例，當第一位元電流IB1不超過第一臨限值時（亦即，第一電阻式記憶體TM1係位於高阻態），第一電阻式記憶體單元TM1係位於第一邏輯狀態；當第一位元電流IB1超過第一臨限值而不超過第二臨限值時（亦即，第一電阻式記憶體TM1係位於低阻態且僅第一電晶體M1導通），第一電阻式記憶體單元TM1係位於第二邏輯狀態；當第一位元電流IB1超過第二臨限值時（亦即，第一電阻式記憶體TM1係位於低阻態且僅第一電晶體M1以及第二電晶體M2同時導通），第一電阻式記憶體單元TM1係位於第三邏輯狀態，其中上述第二臨限值係超過上述第一臨限值。
100、200、300、400、600、700、800、1000、1100A、1100B‧‧‧電阻式記憶體電路
WL2‧‧‧第二字元線
SL1‧‧‧第一源極線
SL2‧‧‧第二源極線
TM1‧‧‧第一電阻式記憶體單元
SL3‧‧‧第三源極線
SL4‧‧‧第四源極線
TM2‧‧‧第二電阻式記憶體單元
IB1‧‧‧第一位元電流
IB2‧‧‧第二位元電流
TM3‧‧‧第三電阻式記憶體單元
CT1‧‧‧第一接觸點
CT2‧‧‧第二接觸點
TM4‧‧‧第四電阻式記憶體單元
CT3‧‧‧第三接觸點
CT4‧‧‧第四接觸點
M1‧‧‧第一電晶體
CT5‧‧‧第五接觸點
M2‧‧‧第二電晶體
CT6‧‧‧第六接觸點
M3‧‧‧第三電晶體
ME1‧‧‧第一金屬層
M4‧‧‧第四電晶體
ME2‧‧‧第二金屬層
BL1‧‧‧第一位元線
ME3‧‧‧第三金屬層
BL2‧‧‧第二位元線
G1‧‧‧第一閘極端
BL3‧‧‧第三位元線
G2‧‧‧第二閘極端
BL4‧‧‧第四位元線
G3‧‧‧第三閘極端
N1‧‧‧第一節點
S1‧‧‧第一源極端
N2‧‧‧第二節點
S2‧‧‧第二源極端
WL1‧‧‧第一字元線
S3‧‧‧第三源極端
S4‧‧‧第四源極端
V33‧‧‧第三第三導孔
PY1‧‧‧第一多晶矽層
V41‧‧‧第四第一導孔
PY2‧‧‧第二多晶矽層
V42‧‧‧第四第二導孔
DF1‧‧‧第一擴散層
V43‧‧‧第四第三導孔
DF2‧‧‧第二擴散層
V3‧‧‧第三導孔
DF3‧‧‧第三擴散層
X‧‧‧橫軸
DF4‧‧‧第四擴散層
Y‧‧‧縱軸
STI‧‧‧淺溝槽隔離層
VB1‧‧‧第一電壓
V11‧‧‧第一第一導孔
VB2‧‧‧第二電壓
V12‧‧‧第一第二導孔
VB3‧‧‧第三電壓
V13‧‧‧第一第三導孔
VB4‧‧‧第四電壓
V21‧‧‧第二第一導孔
VB5‧‧‧第五電壓
V22‧‧‧第二第二導孔
VB6‧‧‧第六電壓
V23‧‧‧第二第三導孔
VB7‧‧‧第七電壓
V31‧‧‧第三第一導孔
VR1‧‧‧第一讀取電壓
V32‧‧‧第三第二導孔
VR2‧‧‧第二讀取電壓
第1圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之電路圖。
第2圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路圖。
第3圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之電路佈局圖。
第4圖係顯示根據本發明之一實施例之電阻式記憶體電路之剖面圖。
第5圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之剖面圖。
第6圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路圖。
第7圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之電路佈局圖。
第8圖係顯示根據本發明之另一實施例所述之電阻式記憶體電路之剖面圖。
第9A-9C圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之示意圖。
第10圖係顯示根據本發明之一實施例所述之電阻式記憶體電路之示意圖。
第11A-11B圖係顯示根據本發明之許多實施例所述之電阻式記憶體電路進行讀取操作之示意圖。

Claims (10)

  1. 一種電阻式記憶體電路，包括：
    一第一電阻式記憶體單元，耦接於一第一位元線以及一第一節點之間；
    一第二電阻式記憶體單元，耦接於一第二位元線以及上述第一節點之間；
    一第一電晶體，包括一第一閘極端、一第一汲極端以及一第一源極端，其中上述第一閘極端耦接至一第一字元線，上述第一汲極端耦接至上述第一節點，上述第一源極端耦接至一第一源極線；以及
    一第二電晶體，包括一第二閘極端、一第二汲極端以及一第二源極端，其中上述第二閘極端耦接至上述第一字元線，上述第二汲極端耦接至上述第一節點，上述第二源極端耦接至一第二源極線。
  2. 如申請專利範圍第1項所述之電阻式記憶體電路，其中上述第一汲極端以及上述第二汲極端分別透過一第一接觸點以及一第二接觸點耦接至位於一第一金屬層之上述第一節點，其中上述第一節點透過一第一第一導孔耦接至上述第一電阻式記憶體單元，上述第一電阻式記憶體單元透過一第一第二導孔耦接至位於一第二金屬層之上述第一位元線，其中上述第一節點透過一第二第一導孔耦接至上述第二電阻式記憶體單元，上述第二電阻式記憶體單元透過一第二第二導孔耦接至位於上述第二金屬層之上述第二位元線，其中上述第一閘極端以及上述第二閘極端係透過一第三接觸點耦接至位於上述第一金屬層之上述第一字元線，其中上述第一源極端係透過一第四接觸點耦接至位於上述第一金屬層之上述第一源極線，上述第二源極端係透過一第五接觸點耦接至位於上述第一金屬層之上述第二源極線。
  3. 如申請專利範圍第1項所述之電阻式記憶體電路，更包括：
    一第三電阻式記憶體單元，耦接於一第三位元線以及一第二節點之間；
    一第四電阻式記憶體單元，耦接於一第四位元線以及上述第二節點之間；
    一第三電晶體，包括一第三閘極端、一第三汲極端以及一第三源極端，其中上述第三閘極端耦接至一第二字元線，上述第三汲極端耦接至上述第二節點，上述第三源極端耦接至一第三源極線；以及
    一第四電晶體，包括一第四閘極端、一第四汲極端以及一第四源極端，其中上述第四閘極端耦接至上述第二字元線，上述第二汲極端耦接至上述第二節點，上述第四源極端耦接至一第四源極線。
  4. 如申請專利範圍第3項所述之電阻式記憶體電路，其中上述第二字元線耦接至上述第一字元線，上述第一源極線以及上述第三源極線係皆位於一第一金屬層且透過一第一導孔耦接至一第二金屬層，上述第二源極線以及上述第四源極線係位於上述第二金屬層，上述第一位元線、上述第二位元線、上述第三位元線以及上述第四位元線係位於一第三金屬層，其中上述第二源極線係與上述第三源極線相互重疊，其中當上述第一電阻式記憶體單元及/或上述第二電阻式記憶體單元進行一初始化程序時，依序執行一形成程序、一初始重設程序、一設定程序以及一重置程序。
  5. 如申請專利範圍第4項所述之電阻式記憶體電路，其中當上述第一電阻式記憶體單元或上述第二電阻式記憶體單元執行上述形成程序時，上述第一位元線耦接至一第一電壓，上述第一字元線耦接至一第二電壓，上述第二位元線、上述第一源極線以及上述第二源極線耦接至一接地端，其中上述第一電壓超過上述第二電壓。
  6. 如申請專利範圍第5項所述之電阻式記憶體電路，其中當上述第一電阻式記憶體單元執行上述初始重置程序以及上述重置程序時，上述第一字元線耦接至一第三電壓，上述第二位元線、上述第一源極線以及上述第二源極線耦接至一第四電壓，上述第一位元線耦接至上述接地端，其中上述第三電壓係超過上述第四電壓。
  7. 如申請專利範圍第6項所述之電阻式記憶體電路，其中當上述第一電阻式記憶體單元執行上述設定程序時，上述第一字元線耦接至一第五電壓，上述第一位元線耦接至一第六電壓，上述第二字元線、上述第一源極線以及上述第二源極線耦接至上述接地端，其中上述第五電壓超過上述第六電壓。
  8. 如申請專利範圍第7項所述之電阻式記憶體電路，其中上述第三位元線係耦接至上述第一位元線，上述第四位元線係耦接至上述第二位元線，上述第三源極線係耦接至上述第一源極線，上述第四源極線係耦接至上述第二源極線，其中當上述第一電阻式記憶體單元以及上述第二電阻式記憶體單元皆完成上述初始化程序且上述第三電阻式記憶體單元執行上述設定程序時，上述第一位元線耦接至上述第五電壓，上述第二字元線耦接至上述第六電壓，上述第一字元線、上述第一源極線以及上述第二源極線耦接至上述接地端，上述第二位元線耦接至一第七電壓，其中上述第六電壓超過上述第七電壓，上述第七電壓係為正電壓。
  9. 如申請專利範圍第1項所述之電阻式記憶體電路，其中當上述第一字元線耦接至一第一讀取電壓、上述第一位元線以及上述第二源極線耦接至一第二讀取電壓以及上述第一源極線耦接至上述接地端時，一讀取電路根據上述第一位元線之一位元電流是否超過一第一臨限值，而判斷上述第一電阻式記憶體單元係位於一第一邏輯狀態或一第二邏輯狀態，其中上述第一讀取電壓係超過上述第二讀取電壓。
  10. 如申請專利範圍第9項所述之電阻式記憶體電路，其中當上述第一字元線耦接至上述第一讀取電壓、上述第一位元線耦接至上述第二讀取電壓以及上述第一源極線以及上述第二源極線耦接至上述接地端時，上述讀取電路根據上述位元電流超過一第二臨限值，而判斷上述第一電阻式記憶體單元係位於一第三邏輯狀態，其中上述第二臨限值係超過上述第一臨限值。
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