TWI612526B - 記憶體裝置及其壓力測試方法 - Google Patents

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Abstract

本發明涉及一種包含記憶體單元陣列和控制單元的記憶體裝置。記憶體單元陣列包含：按列和行配置的多個記憶體單元；在列方向上延伸且耦合到記憶體單元的相應列的多個字元線；以及在行方向上延伸且耦合到記憶體單元的相應行的多個局部位元線。所述控制單元經配置以進行：編程記憶體單元的所述列中的所選列以具有數位狀態的預定模式，基於預定模式將所述局部位元線中的所選局部位元線耦合到全域位元線且將所述局部位元線中的非選局部位元線耦合到接地，將壓力電壓施加到所述全域位元線，且在預定時間段之後感測記憶體單元的所選列的數位狀態。

Description

記憶體裝置及其壓力測試方法
本發明涉及一種記憶體裝置和所述記憶體裝置的一種壓力測試方法。
記憶體裝置通常用於儲存電子裝置的可執行代碼和資料。許多電子裝置長時間操作，且持續向與其相關聯的記憶體裝置傳送大量資料且從與其相關聯的記憶體裝置傳送出大量資料。此類連續操作可能降低記憶體裝置的性能。因此，記憶體裝置被壓力測試以確定其是否將根據設計預期而執行以處理應付運行時操作的壓力。
根據本發明的實施例，記憶體裝置包含記憶體單元陣列和控制單元。所述記憶體單元陣列包含：按列和行配置的多個記憶體單元；在列方向上延伸且耦合到所述記憶體單元的相應列的多個字元線；以及在行方向上延伸且耦合到所述記憶體單元的相應行的多個局部位元線。所述控制單元經配置以進行：編程記憶體單元的所述列中的所選列以具有數位狀態的預定模式（predetermined pattern），基於所述預定模式將所述局部位元線中的所選局部位元線耦合到全域位元線且將所述局部位元線中的非選局部位元線耦合到接地，將壓力電壓施加到所述全域位元線，且在預定時間之後感測記憶體單元的所述所選列的數位狀態。
根據本發明的另一實施例，記憶體裝置的壓力測試方法包含提供記憶體單元陣列，所述記憶體單元陣列包含按列和行配置的多個記憶體單元、在列方向上延伸且耦合到記憶體單元的相應列的多個字元線和在行方向上延伸且耦合到記憶體單元的相應行的多個局部位元線。所述壓力測試方法更包含：編程記憶體單元的所述列中的所選列以具有數位狀態的預定模式，基於所述預定模式將所述局部位元線中的所選局部位元線耦合到全域位元線且將所述局部位元線中的非選局部位元線耦合到接地，將壓力電壓施加到所述全域位元線，以及在預定時間之後感測記憶體單元的所述所選列的數位狀態。
併入本申請案中且構成本申請案的一部分的附圖說明所揭示實施例，且連同描述用以解釋所揭示實施例。
現將詳細參考本發明的實施例，在附圖中說明所述實施例的實例。在可能的情況下，將圖式各處使用相同的元件符號來指示相同或類似的部分。
圖1為根據所說明實施例的記憶體裝置100的示意圖。根據圖1，記憶體裝置100包含記憶體陣列110，記憶體陣列110包含按列和行配置的多個記憶體單元。記憶體裝置100更包含行解碼器120、感測放大器130、列解碼器140和控制單元150。行解碼器120耦合到記憶體陣列110中的多個局部位元線以用於存取記憶體陣列110中的一行記憶體單元。列解碼器140耦合到記憶體陣列110中的多個字元線以用於存取記憶體陣列110中的一列記憶體單元。感測放大器130耦合到記憶體陣列110以用於讀取儲存於記憶體陣列110中的記憶體單元中的資料。儘管行解碼器120、感測放大器130和列解碼器140被說明為單獨電路，但所屬領域的技術人員將認識到，行解碼器120、感測放大器130和列解碼器140可組合在一個電路中。
控制單元150耦合到行解碼器120、感測放大器130和列解碼器140以用於響應於來自外部裝置（未繪示）的命令而控制行解碼器120、感測放大器130和列解碼器140的操作。在圖1中所說明的實施例中，控制單元150包含處理器152、儲存單元154和電壓產生器156。儲存單元154經配置以儲存指令，所述指令由處理器152執行以回應於來自外部裝置的命令信號而控制行解碼器120、感測放大器130和列解碼器140的操作。處理器152為可經配置以執行儲存於儲存單元154中的指令的通用處理器。電壓產生器156經配置以產生各種電壓以用於控制行解碼器120、感測放大器130和列解碼器140的操作。在替代實施例中，控制單元150可包含經配置以控制行解碼器120、感測放大器130和列解碼器140的操作的專用邏輯電路。
圖2為根據所說明實施例的記憶體裝置200的記憶體陣列210和行解碼器220的電路圖。記憶體裝置200為NOR快閃記憶體器裝置。記憶體陣列210包含第一記憶體陣列部分210a和第二記憶體陣列部分210b。行解碼器220包含具有相同結構的第一行解碼器部分220a和第二行解碼器部分220b。第一記憶體陣列部分210a經由第一行解碼器部分220a耦合到第一全域位元線GBL＜0＞。第二記憶體陣列部分210b經由第二行解碼器部分220b耦合到第二全域位元線GLB＜1＞。以下提供關於第一記憶體陣列部分210a和第一行解碼器部分220a的結構、測試方法和操作的詳細解釋。第二記憶體陣列部分210b和第二行解碼器部分220b的結構、控制方法和操作類似於第一記憶體陣列部分210a和第一行解碼器220a的結構、控制方法和操作，且因此將不重複其詳細解釋。
第一記憶體陣列部分210a包含多個記憶體單元M0_0、M0_1、…、和Mn_7，多個局部位元線LBL＜0＞、LBL＜1＞、…、和LBL＜7＞（在下文中統稱為“LBL＜0:7＞”），和多個字元線WL＜0＞、WL＜1＞、…、WL＜n-1＞和WL＜n＞ （在下文中統稱為“WL＜0:n＞”），其中n為大於或等於2的整數。
記憶體單元M0_0、M0_1、…、和Mn_7按列和行配置。每一記憶體單元包含耦合到局部位元線LBL＜0:7＞中的相應局部位元線的第一端子、經耦合以接收接地電壓（例如，0 V）的第二端子以及耦合到字元線WL＜0:n＞中的對應字元線的控制端子（例如，閘極）。舉例來說，記憶體單元M0_0包含耦合到局部位元線LBL＜0＞的第一端子、耦合到接地的第二端子和耦合到字元線WL＜0＞的控制端子。每列記憶體單元可分類為沿記憶體單元的平行列的列方向交替配置的偶數記憶體單元和奇數記憶體單元。舉例來說，記憶體單元M0_0、M0_1、…、和M0_7的列可分類為偶數記憶體單元M0_0、M0_2、M0_4和M0_6，以及與其交替配置的奇數記憶體單元M0_1、M0_3、M0_5和M0_7。
字元線WL＜0:n＞在列方向上延伸，且耦合到記憶體單元的相應列的控制端子。舉例來說，字元線WL＜0＞耦合到所述列的記憶體單元M0_0、M0_1、…、和M0_7的控制端子；字元線WL＜1＞耦合到所述列的記憶體單元M1_0、M1_1、…、和M1_7的控制端子；等等。
局部位元線LBL＜0:7＞在記憶體單元的平行行的行方向上延伸，且耦合到記憶體單元M0_0、M0_1、…、和Mn7的相應行的第一端子。舉例來說，局部位元線LBL＜0＞耦合到記憶體單元M0_0、M1_0、…、和Mn0的行的第一端子；局部位元線LBL＜1＞耦合到記憶體單元M0_1、M1_1、 … 、和Mn_1的行的第一端子。局部位元線LBL＜0:7＞可分類為偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞以及奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞，所述偶數局部位元線和奇數局部位元線沿列方向交替配置。偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞耦合到偶數記憶體單元的相應行。奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞耦合到奇數記憶體單元的相應行。
第一行解碼器部分220a耦合在第一記憶體陣列部分210a與第一全域位元線GBL＜0＞之間。第一行解碼器部分220a包含上半部分222和下半部分224。上半部分222包含多個偶數傳遞電晶體P0、P2、P4和P6。下半部分224包含多個奇數傳遞電晶體P1、P3、P5和P7。偶數傳遞電晶體P0、P2、P4和P6中的每一個包含耦合到偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞中的相應者的第一端子、耦合到第一全域位元線GBL＜0＞的第二端子和耦合到多個偶數選擇線YSA＜0＞、YSA＜2＞、YSA＜4＞和YSA＜6＞中的相應者的控制端子。類似地，奇數傳遞電晶體P1、P3、P5和P7中的每一個包含耦合到奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞中的相應者的第一端子、耦合到第一全域位元線GBL＜0＞的第二端子和耦合到多個奇數選擇線YSA＜1＞、YSA＜3＞、YSA＜5＞和YSA＜7＞中的相應者的控制端子。在一些實施例中，偶數傳遞電晶體P0、P2、P4和P6以及奇數傳遞電晶體P1、P3、P5和P7為N型金屬氧化物半導體場效應電晶體（N-type Metal-Oxide-Semiconductor Field-Effect Transistor；N-MOSFET）。
圖2中的記憶體裝置200的所說明配置僅為示範性的，且記憶體裝置200可包含更多或更少的局部位元線、全域位元線和傳遞電晶體。局部位元線、全域位元線和傳遞電晶體的數目並不受限。在一些實施例中，記憶體陣列部分210a和210b以及行解碼器部分220a和220b可複製多次且以週期性形式安置，其中圖2中僅繪示週期性形式的兩個部分。
圖3為根據所說明實施例的對記憶體裝置200執行壓力測試的過程300的流程圖。記憶體裝置200可由控制單元（例如，圖1的控制單元150）控制。
根據圖3，在步驟310處，控制單元150經配置以編程對應於所選字元線的記憶體單元的所選列以具有數位狀態的預定模式（predetermined pattern）。舉例來說，在一個實施例中，控制單元150可編程記憶體單元的所選列以使得記憶體單元的所選列中的所有奇數記憶體單元具有第一數位狀態，且記憶體單元的所選列中的所有偶數記憶體單元具有第二數位狀態。第一數位狀態為ON狀態或“1”狀態，且具有第一數位狀態的記憶體單元具有相對低的閾值電壓。第二數位狀態為OFF狀態或“0”狀態，且具有第二數位狀態的記憶體單元具有與具有第一數位狀態的記憶體單元的閾值電壓相比相對高的閾值電壓。另外，在步驟310處，控制單元150還編程記憶體單元的其它列（在下文中稱為“非選列”）以具有第二數位狀態。
圖4為根據所說明實施例的在壓力測試期間的記憶體裝置200的電路圖。如圖4中所說明，控制單元150將對應於字元線WL＜0＞的記憶體單元M0_0、M0_1、…、M0_7的列選擇為記憶體單元的所選列。在記憶體單元M0_0、M0_1、…、M0_7的所選列中，控制單元150編程奇數記憶體單元M0_1、M0_3、M0_5和M0_7以具有第一數位狀態（在圖4中表示為“ON單元”），且編程偶數記憶體單元M0_0、M0_2、M0_4和M0_6以具有第二數位狀態（在圖4中表示為“OFF單元”）。因此，記憶體單元M0_0、M0_1、…、M0_7的所選列經編程以具有“01010101”的狀態模式，其中“1”表示第一數位狀態且“0”表示第二數位狀態。
在替代實施例中，控制單元150可替代地編程記憶體單元的所選列中的所有偶數記憶體單元以具有第一數位狀態，且編程記憶體單元的所選列中的所有奇數記憶體單元以具有第二數位狀態。
返回參考圖3，在步驟312處，控制單元150基於數位狀態的預定模式將局部位元線中的所選局部位元線耦合到全域位元線中的其中一個且將局部位元線中的非選局部位元線耦合到接地。具體來說，控制單元150將耦合到偶數記憶體單元或奇數記憶體單元中的經編程以具有第二數位狀態的記憶體單元的奇數局部位元線或偶數局部位元線中的一些耦合到全域位元線，且將奇數局部位元線或偶數局部位元線中的其它者耦合到接地。舉例來說，如果記憶體單元的所選列中的偶數記憶體單元經編程以具有第二數位狀態，則控制單元150將偶數局部位元線耦合到全域位元線且將奇數局部位元線耦合到接地；以及如果記憶體單元的所選列中的奇數記憶體單元經編程以具有第二數位狀態，則控制單元150將奇數局部位元線耦合到全域位元線且將偶數局部位元線耦合到接地。
控制單元150通過將不同電壓施加到偶數選擇線YSA＜0＞、YSA＜2＞、YSA＜4＞和YSA＜6＞以及奇數選擇線YSA＜1＞、YSA＜3＞、YSA＜5＞和YSA＜7＞且將不同電壓施加到字元線WL＜0＞、WL＜1＞、…、和WL＜n＞而執行步驟312。舉例來說，在圖4中所說明的實施例中，當奇數記憶體單元M0_1、M0_3、M0_5和M0_7經編程以具有第一數位狀態且偶數記憶體單元M0_0、M0_2、M0_4和M0_6經編程以具有第二數位狀態時，控制單元150將選擇電壓（在圖4中表示為“YSA HV”）施加到偶數選擇線YSA＜0＞、YSA＜2＞、YSA＜4＞和YSA＜6＞以接通第一行解碼器部分220a中的偶數傳遞電晶體P0、P2、P4和P6，以便將第一記憶體陣列部分210a中的偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞耦合到第一全域位元線GBL＜0＞。控制單元150還將低電壓（例如，0 V）（在圖4中表示為“YSA 0 V”）施加到奇數選擇線YSA＜1＞、YSA＜3＞、YSA＜5＞和YSA＜7＞以關斷行解碼器部分220a中的奇數傳遞電晶體P1、P3、P5和P7，以便使第一記憶體陣列部分210a中的奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞與第一全域位元線GBL＜0＞斷開連接。
另外，控制單元150將第一字元線電壓施加到耦合到記憶體單元的所選列的所選字元線，且將第二字元線電壓施加到其它字元線（在下文中稱為“非選字元線”）。在圖4中所說明的實施例中，控制單元150將第一字元線電壓（在圖4中表示為“WL HV”）施加到字元線WL＜0＞，字元線WL＜0＞耦合到記憶體單元M0_0、M0_1、…、M0_7的所選列的控制端子，且將0 V施加到非選字元線WL＜1＞、WL＜2＞、…、和WL＜n＞。因為奇數記憶體單元M0_1、M0_3、M0_5和M0_7經編程以具有相對低的閾值電壓，所以由施加到字元線WL＜0＞的第一字元線電壓接通奇數記憶體單元M0_1、M0_3、M0_5和M0_7。另一方面，因為偶數記憶體單元M0_0、M0_2、M0_4和M0_6以及非選字元線WL＜1＞、WL＜2＞、…、和WL＜n＞上的記憶體單元經編程以具有相對高的閾值電壓，所以這些記憶體單元關斷。因此，在奇數記憶體單元M0_1、M0_3、M0_5和M0_7中的每一個的第一端子與第二端子之間形成電流路徑。由於電流路徑，連接到奇數記憶體單元M0_1、M0_3、M0_5和M0_7中的相應者的第一端子的奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞上的電壓經由到奇數記憶體單元M0_1、M0_3、M0_5和M0_7中的相應者的第二端子的接地的連接而下拉到接地。因此，奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞耦合到接地（在圖4中表示為“由單元接地”）。
在步驟314處，控制單元150將壓力電壓施加到全域位元線。舉例來說，在圖4中所說明的實施例中，控制單元150將壓力電壓（在圖4中表示為“壓力HV”）施加到第一全域位元線GBL＜0＞和第二全域位元線GBL＜1＞二者。因為偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞耦合到第一全域位元線GBL＜0＞，所以將壓力電壓（在圖4中表示為“HV”）施加到偶數局部位元線LBL＜0＞、LBL＜2＞、LBL＜4＞和LBL＜6＞。另一方面，因為奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞與第一全域位元線GBL＜0＞斷開連接，所以奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞保持耦合到接地。因此，在記憶體裝置200中的每對相鄰局部位元線之間施加壓力電壓。以此方式，對記憶體裝置200執行壓力測試。
在壓力測試期間，如果在奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞中的其中一個與其相鄰偶數局部位元線之間發生短路，則奇數記憶體單元M0_1、M0_3、M0_5和M0_7中的耦合到奇數局部位元線的記憶體單元的編程將從第一數位狀態變為第二數位狀態。
圖5為根據所說明實施例的在壓力測試期間在兩個相鄰局部位元線之間發生短路500時記憶體裝置200的電路圖。如圖5中所說明，當在第一記憶體陣列部分210a中的奇數局部位元線LBL＜1＞與偶數局部位元線LBL＜2＞之間發生短路500時，在局部位元線LBL＜1＞與LBL＜2＞之間形成短路電流路徑。如先前所描述，將壓力電壓施加到偶數局部位元線LBL＜2＞，而奇數局部位元線LBL＜1＞接地。因為在奇數局部位元線LBL＜1＞與偶數局部位元線LBL＜2＞之間形成短路電流路徑，所以奇數局部位元線LBL＜1＞上的電壓從接地電壓上拉到壓力電壓。因此，預編程為第一數位狀態的奇數記憶體單元M0_1（即，“ON單元”）由施加到其控制端子的字元線電壓和施加到其第一端子的壓力電壓編程為第二數位狀態（即，“OFF單元”）。因此，記憶體單元M0_0、M0_1、…、M0_7的所選列的狀態模式變成“00010101”。
一旦奇數記憶體單元M0_1編程為第二數位狀態，奇數記憶體單元M0_1就關斷且不再傳導電流。因此，局部位元線LBL＜1＞上的電壓保持為壓力電壓。除了奇數記憶體單元M0_1被編程為第二數位狀態以外，其它奇數記憶體單元M0_3、M0_5和M0_7保持處於第一數位狀態。然後，記憶體裝置200的壓力測試可繼續以檢測其它奇數局部位元線LBL＜3＞、LBL＜5＞和LBL＜7＞與其相鄰偶數局部位元線之間的其它短路。
在圖5中所說明的實例中，在第一記憶體陣列部分210a的區域中的奇數局部位元線LBL＜1＞與偶數局部位元線LBL＜2＞之間發生短路。然而，可能在第一行解碼器部分220a的區域中（例如，在記憶體單元Mn_0、Mn_1、…、和Mn_7上方的區域中或在記憶體單元M0_0、M0_1、…、M0_7下方的區域中）的奇數局部位元線LBL＜1＞與偶數局部位元線LBL＜2＞之間發生短路。在此情況下，奇數記憶體單元M0_1也將編程為第二數位狀態。因此，所揭示的實施例的壓力測試方法不僅可檢測記憶體陣列部分210a的區域中的短路，而且可檢測行解碼器部分220a的區域中的短路。
返回參考圖3，在步驟316處，在經過一預定時間內進行記憶體裝置200的壓力測試之後，控制單元150感測記憶體單元M0_0、M0_1、…、M0_7的所選列的數位狀態。具體來說，控制單元150控制感測放大器（例如，圖1的感測放大器130）以感測記憶體單元M0_0、M0_1、…、M0_7的所選列的數位狀態。如果奇數記憶體單元M0_1、M0_3、M0_5和M0_7中的任一個具有第二數位狀態，則控制單元150將確定在奇數局部位元線LBL＜1＞、LBL＜3＞、LBL＜5＞和LBL＜7＞中的耦合到奇數記憶體單元的局部位元線周圍發生短路。舉例來說，如圖5中所說明，如果感測放大器130感測到數位狀態M0_1從第一數位狀態變成第二數位狀態，則控制單元150將確定在奇數局部位元線LBL＜1＞周圍發生短路。
在此已描述第一記憶體陣列部分210a的結構和壓力測試方法。所屬領域的技術人員現將顯而易見的是，第二記憶體陣列部分210b具有與針對第一記憶體陣列部分210a描述的結構和壓力測試方法類似的結構和壓力測試方法。
另外，所屬領域的技術人員現將顯而易見的是，過程300並不限於圖3中所說明的實施例。也就是說，過程300可包含圖3中所說明的步驟中的一或多個。另外，過程300可包含一或多個額外步驟。此外，過程300中的步驟的序列並不限於圖3中所說明的實施例。舉例來說，替代在圖3中所說明的實施例中在步驟314之後執行步驟316，也可在步驟314之前執行步驟316。
根據所揭示的實施例的用於記憶體裝置的壓力測試方法和系統具有優於常規技術的明顯優點。所揭示的實施例的壓力測試方法可檢測記憶體裝置中的一個以上短路而不受任何短路中斷。另一方面，在常規壓力測試方法中，當檢測到短路時，將停止整個壓力測試。另外，所揭示的實施例的壓力測試方法可檢測記憶體陣列區域和行解碼器區域兩者中的短路。因此，與常規壓力測試方法相比，所揭示的實施例的壓力測試方法更有效。
通過考慮說明書並且實踐本文中所揭示的本發明，本發明的其它實施例對於所屬領域的技術人員而言將是顯而易見的。希望本說明書和實例僅被視為示範性的，其中本發明的真實範圍和精神由申請專利範圍來界定。
100、200‧‧‧記憶體裝置
110、210‧‧‧記憶體陣列
120、220‧‧‧行解碼器
130‧‧‧感測放大器
140‧‧‧列解碼器
150‧‧‧控制單元
152‧‧‧處理器
154‧‧‧儲存單元
156‧‧‧電壓產生器
210a‧‧‧第一記憶體陣列部分
210b‧‧‧第二記憶體陣列部分
220a‧‧‧第一行解碼器部分
220b‧‧‧第二行解碼器部分
222‧‧‧上半部分
224‧‧‧下半部分
300‧‧‧過程
310、312、314、316‧‧‧步驟
500‧‧‧短路
GBL＜0＞‧‧‧第一全域位元線
GBL＜1＞‧‧‧第二全域位元線
LBL＜0＞～LBL＜15＞‧‧‧局部位元線
M0_0～M0_15、M1_0～M1_15、Mn_0～Mn_15‧‧‧記憶體單元
P0、P2、P4、P6、P8、P10、P12、P14‧‧‧偶數傳遞電晶體
P1、P3、P5、P7、P9、P11、P13、P15‧‧‧奇數傳遞電晶體
WL＜0＞、WL＜1＞、WL＜n-1＞、WL＜n＞‧‧‧字元線
YSA＜0＞、YSA＜2＞、YSA＜4＞、YSA＜6＞‧‧‧偶數選擇線
YSA＜1＞、YSA＜3＞、YSA＜5＞、YSA＜7＞‧‧‧奇數選擇線
圖1為根據所說明實施例的記憶體裝置的示意圖。 圖2為根據所說明實施例的記憶體裝置的記憶體陣列和行解碼器的電路圖。 圖3為根據所說明實施例的對記憶體裝置執行壓力測試的過程的流程圖。 圖4為根據所說明實施例的在壓力測試期間記憶體裝置的電路圖。 圖5為根據所說明實施例的在壓力測試期間在兩個相鄰局部位元線之間發生短路時記憶體裝置的電路圖。
100‧‧‧記憶體裝置
110‧‧‧記憶體陣列
120‧‧‧行解碼器
130‧‧‧感測放大器
140‧‧‧列解碼器
150‧‧‧控制單元
152‧‧‧處理器
154‧‧‧儲存單元
156‧‧‧電壓產生器

Claims (16)

  1. 一種記憶體裝置，包括記憶體單元陣列以及控制單元， 所述記憶體單元陣列，包含： 多個記憶體單元，按列和行配置； 多個字元線，在列方向上延伸且耦合到所述記憶體單元的相應列；以及 多個局部位元線，在行方向上延伸且耦合到所述記憶體單元的相應行， 所述控制單元經配置以進行： 編程所述記憶體單元的所述列中的所選列以具有數位狀態的預定模式； 基於所述預定模式將所述局部位元線中的所選局部位元線耦合到全域位元線且將所述局部位元線中的非選局部位元線耦合到接地； 將壓力電壓施加到所述全域位元線；以及 在一預定時間之後，感測所述記憶體單元的所述所選列的數位狀態。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體單元的每一列包含沿所述列方向交替配置的偶數記憶體單元和奇數記憶體單元， 所述控制單元經配置以在編程所述記憶體單元的所述所選列以具有數位狀態的所述預定模式時： 編程所述記憶體單元的所述所選列中的所述偶數記憶體單元或所述奇數記憶體單元中的記憶體單元以具有第一數位狀態； 編程所述記憶體單元的所述所選列中的所述偶數記憶體單元或所述奇數記憶體單元中的其它記憶體單元以具有第二數位狀態；以及 編程所述記憶體單元的非選列以具有所述第二數位狀態， 具有所述第一數位狀態的所述記憶體單元的閾值電壓低於具有所述第二數位狀態的所述記憶體單元的閾值電壓。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述多個局部位元線包含耦合到所述偶數記憶體單元的偶數局部位元線和耦合到所述奇數記憶體單元的奇數局部位元線， 所述控制單元經配置以在基於所述預定模式將所述局部位元線的所述所選局部位元線耦合到所述全域位元線且將所述局部位元線的所述非選局部位元線耦合到接地時進行： 如果所述記憶體單元的所述所選列中的所述偶數記憶體單元經編程以具有所述第二數位狀態，則將所述偶數局部位元線耦合到所述全域位元線且將所述奇數局部位元線耦合到接地；以及 如果所述記憶體單元的所述所選列中的所述奇數記憶體單元經編程以具有所述第二數位狀態，則將所述奇數局部位元線耦合到所述全域位元線且將所述偶數局部位元線耦合到接地。
  4. 如申請專利範圍第3項所述的記憶體裝置，更包含行解碼器，所述行解碼器包含： 多個偶數傳遞電晶體，耦合在所述全域位元線與所述偶數局部位元線中的相應偶數局部位元線之間；以及 多個奇數傳遞電晶體，耦合在所述全域位元線與所述奇數局部位元線中的相應奇數局部位元線之間， 其中所述控制單元經配置以進行： 在將所述偶數局部位元線耦合到所述全域位元線且將所述奇數局部位元線耦合到接地時，接通所述偶數傳遞電晶體且關斷所述奇數傳遞電晶體；以及 在將所述奇數局部位元線耦合到所述全域位元線且將所述偶數局部位元線耦合到接地時，接通所述奇數傳遞電晶體且關斷所述偶數傳遞電晶體。
  5. 如申請專利範圍第3項所述的記憶體裝置，其中所述控制單元進一步經配置以進行： 將第一字元線電壓施加到耦合到所述記憶體單元的所述所選列的所選字元線；以及 將第二字元線電壓施加到所述記憶體陣列中的非選字元線。
  6. 如申請專利範圍第2項所述的記憶體裝置，其中所述控制單元進一步經配置以在所述預定時間之後： 如果經編程以具有所述第一數位狀態的所述記憶體單元中的其中一個的數位狀態變為所述第二數位狀態，則確定在耦合到所述記憶體單元的所述局部位元線周圍發生短路。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體單元中的每一個包含耦合到相應字元線的控制端子、耦合到相應局部位元線的第一端子和經耦合以接收接地電壓的第二端子。
  8. 如申請專利範圍第4項所述的記憶體裝置，其中所述偶數傳遞電晶體和奇數傳遞電晶體為N型金屬氧化物半導體場效應電晶體。
  9. 一種記憶體裝置的壓力測試方法，包括： 提供記憶體單元陣列，所述記憶體單元陣列包含：多個記憶體單元，按列和行配置；多個字元線，在列方向上延伸且耦合到所述記憶體單元的相應列；以及多個局部位元線，在行方向上延伸且耦合到所述記憶體單元的相應行； 編程所述記憶體單元的所述列中的所選列以具有數位狀態的預定模式； 基於所述預定模式將所述局部位元線中的所選局部位元線耦合到全域位元線，且將所述局部位元線中的非選局部位元線耦合到接地； 將壓力電壓施加到所述全域位元線；以及 在一預定時間之後，感測所述記憶體單元的所述所選列的數位狀態。
  10. 如申請專利範圍第9項所述的壓力測試方法，其中所述記憶體單元的每一列包含沿所述列方向交替配置的偶數記憶體單元和奇數記憶體單元， 所述編程所述記憶體單元的所述列中的所述所選列以具有數位狀態的所述預定模式包含： 編程所述記憶體單元的所述所選列中的所述偶數記憶體單元或所述奇數記憶體單元中的記憶體單元以具有第一數位狀態； 編程所述記憶體單元的所述所選列中的所述偶數記憶體單元或所述奇數記憶體單元中的其它記憶體單元以具有第二數位狀態；以及 編程所述記憶體單元的非選列以具有所述第二數位狀態， 具有所述第一數位狀態的所述記憶體單元的閾值電壓低於具有所述第二數位狀態的所述記憶體單元的閾值電壓。
  11. 如申請專利範圍第10項所述的壓力測試方法，其中所述多個局部位元線包含耦合到所述偶數記憶體單元的偶數局部位元線和耦合到所述奇數記憶體單元的奇數局部位元線， 所述基於所述預定模式將所述局部位元線中的所述所選局部位元線耦合到所述全域位元線，且將所述局部位元線中的所述非選局部位元線耦合到接地包含： 如果所述記憶體單元的所述所選列中的所述偶數記憶體單元經編程以具有所述第二數位狀態，則將所述偶數局部位元線耦合到所述全域位元線且將所述奇數局部位元線耦合到接地；以及 如果所述記憶體單元的所述所選列中的所述奇數記憶體單元經編程以具有所述第二數位狀態，則將所述奇數局部位元線耦合到所述全域位元線且將所述偶數局部位元線耦合到接地。
  12. 如申請專利範圍第11項所述的壓力測試方法，更包含： 提供行解碼器，所述行解碼器包含： 多個偶數傳遞電晶體，耦合在所述全域位元線與所述偶數局部位元線中的相應偶數局部位元線之間；以及 多個奇數傳遞電晶體，耦合在所述全域位元線與所述奇數局部位元線中的相應奇數局部位元線之間， 其中所述壓力測試方法更包含： 在將所述偶數局部位元線耦合到所述全域位元線且將所述奇數局部位元線耦合到接地時，接通所述偶數傳遞電晶體且關斷所述奇數傳遞電晶體；以及 在將所述奇數局部位元線耦合到所述全域位元線且將所述偶數局部位元線耦合到接地時，接通所述奇數傳遞電晶體且關斷所述偶數傳遞電晶體。
  13. 如申請專利範圍第11項所述的壓力測試方法，更包含： 將第一字元線電壓施加到耦合到所述記憶體單元的所述所選列的所選字元線；以及 將第二字元線電壓施加到所述記憶體陣列中的非選字元線。
  14. 如申請專利範圍第10項所述的壓力測試方法，更包含： 接通所述記憶體單元的所述所選列中的所述偶數記憶體單元和所述奇數記憶體單元中的經編程以具有所述第一數位狀態的記憶體單元；以及 關斷所述記憶體單元的所述所選列中的所述偶數記憶體單元和所述奇數記憶體單元中的其它經編程以具有所述第二數位狀態的記憶體單元。
  15. 如申請專利範圍第10項所述的壓力測試方法，更包含： 在所述預定時間之後，如果經編程以具有所述第一數位狀態的記憶體單元中的其中一個的所述數位狀態變為所述第二數位狀態，則確定在耦合到所述記憶體單元的所述局部位元線周圍發生短路。
  16. 如申請專利範圍第9項所述的壓力測試方法，其中提供所述記憶體單元陣列包含： 將所述記憶體單元中的每一個的第一端子耦合到所述局部位元線中的相應局部位元線； 將所述記憶體單元中的每一個的第二端子耦合到接地；以及 將所述記憶體單元中的每一個的控制端子耦合到所述字元線中的相應字元線。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677875B (zh) * 2018-07-20 2019-11-21 衡宇科技股份有限公司 偵測固態儲存裝置儲存狀態的方法
US11276463B2 (en) 2020-06-16 2022-03-15 Micron Technology, Inc. Matching patterns in memory arrays
US20230267987A1 (en) * 2022-02-24 2023-08-24 Changxin Memory Technologies, Inc. Method and apparatus for intensifying current leakage between adjacent memory cells, and method and apparatus for current leakage detection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6973005B2 (en) * 2001-12-12 2005-12-06 Micron Technology, Inc. Flash array implementation with local and global bit lines
US8120960B2 (en) * 2007-11-07 2012-02-21 Spansion Israel Ltd. Method and apparatus for accessing a non-volatile memory array comprising unidirectional current flowing multiplexers
US20120218845A1 (en) * 2011-02-25 2012-08-30 Elpida Memory Inc. Semiconductor device and control method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056671A (ja) 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
JP2004227710A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 半導体記憶装置
EP1788582B1 (en) 2004-08-30 2010-04-28 Spansion LLc Erasing method for nonvolatile storage, and nonvolatile storage
JP2011198406A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 半導体記憶装置および半導体記憶装置の検査方法
CN103531245B (zh) * 2012-07-04 2016-06-08 宜扬科技股份有限公司 非挥发性记忆装置中的位线的检测方法
GB2512844B (en) * 2013-04-08 2017-06-21 Surecore Ltd Reduced Power Memory Unit
CN104347121B (zh) * 2014-10-28 2018-05-01 武汉新芯集成电路制造有限公司 一种闪存可靠性的筛选测试方法
CN104681102B (zh) * 2015-03-10 2018-08-14 武汉新芯集成电路制造有限公司 快闪存储器位线间缺陷的检测方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6973005B2 (en) * 2001-12-12 2005-12-06 Micron Technology, Inc. Flash array implementation with local and global bit lines
US7042778B2 (en) * 2001-12-12 2006-05-09 Micron Technology, Inc. Flash array implementation with local and global bit lines
US8120960B2 (en) * 2007-11-07 2012-02-21 Spansion Israel Ltd. Method and apparatus for accessing a non-volatile memory array comprising unidirectional current flowing multiplexers
US20120218845A1 (en) * 2011-02-25 2012-08-30 Elpida Memory Inc. Semiconductor device and control method thereof

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