TWI677875B - 偵測固態儲存裝置儲存狀態的方法 - Google Patents

偵測固態儲存裝置儲存狀態的方法 Download PDF

Info

Publication number
TWI677875B
TWI677875B TW107125145A TW107125145A TWI677875B TW I677875 B TWI677875 B TW I677875B TW 107125145 A TW107125145 A TW 107125145A TW 107125145 A TW107125145 A TW 107125145A TW I677875 B TWI677875 B TW I677875B
Authority
TW
Taiwan
Prior art keywords
voltage
sensing voltage
region
strong
memory
Prior art date
Application number
TW107125145A
Other languages
English (en)
Other versions
TW202008376A (zh
Inventor
彭祥恩
Hsiang En Peng
吳昇翰
Sheng Han Wu
Original Assignee
衡宇科技股份有限公司
Storart Technology Co. Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 衡宇科技股份有限公司, Storart Technology Co. Ltd. filed Critical 衡宇科技股份有限公司
Priority to TW107125145A priority Critical patent/TWI677875B/zh
Priority to CN201810846776.3A priority patent/CN110739023B/zh
Application granted granted Critical
Publication of TWI677875B publication Critical patent/TWI677875B/zh
Publication of TW202008376A publication Critical patent/TW202008376A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Read Only Memory (AREA)

Abstract

本發明提供一種偵測固態儲存裝置儲存狀態的方法，包含以下步驟：施加多個感測電壓至各個記憶單元；比對各個記憶單元的臨界電壓與多個感測電壓，並據以定義儲存狀態，多個儲存狀態依記憶單元落在強正確區、弱正確區、強錯誤區或弱錯誤區來分類；計算在每一儲存狀態的記憶單元數量；計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的多個記憶單元數量的強正確比例；計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例；以及基於強正確比例及強錯誤比例，產生對數概度比。

Description

偵測固態儲存裝置儲存狀態的方法
本發明有關於固態儲存裝置，且特別是有關於一種偵測固態儲存裝置儲存狀態的方法。
現在記憶體應用越來越普及化，在使用過程中會隨著抹除與寫入次數一些因素造成記憶體內部損傷，進而造成錯誤率上升，使得非揮發性記憶體(non-volatile memory)可靠度急遽下降，因此可以透過可靠性設計技術，特別是更正錯誤技術來提高非揮發性記憶體的可靠性，可以讓產品更為長壽與穩定。
為了確保延長非揮發性記憶體的使用壽命，控制電路中會設計錯誤更正模塊，對從非揮發性記憶體讀出來的數據進行錯誤糾正，消除非揮發性記憶體因為外在因素造成的錯誤。傳統上，主流的錯誤更正編碼都是採用BCH，這種編碼的計算速度相當快，糾正能力隨著冗餘位元越多，更正能力會越強。但是隨著非揮發性記憶體製造技術越來越高，BCH編碼技術已經無法提供足夠的更正能力，所以開始轉向使用在通訊領域廣泛應用的LDPC糾錯技術，藉由強大的更正能力開始成為儲存領域中的新趨勢。
本發明實施例的目的在於提供一種偵測固態儲存裝置儲存狀態的方法，其具有進一步提升的非揮發性記憶體的儲存數據的錯誤糾正能力。
本發明實施例提供一種偵測固態儲存裝置儲存狀態的方法，固態儲存裝置包含多個記憶單元，偵測方法包含以下步驟：施加具有不同電壓值的多個感測電壓至各記憶單元；比對各記憶單元的臨界電壓與多個感測電壓，並據以定義多個儲存狀態，多個儲存狀態依讀取記憶單元落在強正確區、弱正確區、強錯誤區以及弱錯誤區可分群成強正確、弱正確、強錯誤、弱錯誤；計算在強正確區、弱正確區、強錯誤區以及弱錯誤區中的每一區的多個記憶單元數量；計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的多個記憶單元數量的強正確比例；計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例；以及基於強正確比例及強錯誤比例產生對數概度比。
如上所述，本發明提供偵測固態儲存裝置儲存狀態的方法，其透過施加N個感測電壓，劃分強正確區、弱正確區、強錯誤區以及弱錯誤區等，以定義非揮發性記憶體的記憶晶胞的儲存狀態，計算在不同臨界電壓下的每一區的記憶晶胞數量，並據以計算出對數概度比作為解碼器的輸入，使解碼器可針對不同儲存狀態以不同對數概度比對數據位元值進行解碼，進而提高取得正確數據位元值的機率。
S101~S111、S201~S239、S301~S339、S401~S409、S501~S511‧‧‧步驟
Bit‧‧‧位元值
SC0、SC1‧‧‧強正確區
WC0、WC1‧‧‧弱正確區
SE0、SE1‧‧‧強錯誤區
WE0、WE1‧‧‧弱錯誤區
Vt1‧‧‧中位感測電壓
Vt2‧‧‧低位感測電壓
Vt3‧‧‧高位感測電壓
LLR1、LLR2、LLR3‧‧‧對數概度比
圖1是本發明第一實施例的偵測固態儲存裝置儲存狀態的方法的步驟流程圖。
圖2a是本發明第二實施例的偵測固態儲存裝置儲存狀態的方法的施加感測電壓判斷記憶單元的位元值的步驟流程圖。
圖2b是本發明第二實施例的偵測固態儲存裝置儲存狀態的方法的計算對數概度比的步驟流程圖。
圖3a是本發明第三實施例的偵測固態儲存裝置儲存狀態的方法的施加感測電壓判斷記憶單元的位元值的步驟流程圖。
圖3b是本發明第三實施例的偵測固態儲存裝置儲存狀態的方法的計算對數概度比的步驟流程圖。
圖4是本發明第四實施例的偵測固態儲存裝置儲存狀態的方法的利用解碼器解碼記憶單元儲存的位元的步驟流程圖。
圖5是本發明第五實施例的偵測固態儲存裝置儲存狀態的方法的利用解碼器以對應對數概度比的機率解碼演算法解碼記憶單元的步驟流程圖。
圖6是本發明施加感測電壓的固態儲存裝置的SLC記憶單元的數量對臨界電壓的曲線圖。
圖7是本發明施加感測電壓的固態儲存裝置的TLC記憶單元的數量對臨界電壓的曲線圖。
圖8是本發明特定比例區間使用分群法分析出可實作性對數概度比的三維示意圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來實現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，類似數字始終指示類似元件。
請參閱圖1，其是為本發明第一實施例的偵測固態儲存裝置儲存狀態的方法的步驟流程圖。如圖1所示，本實施例的偵測固態儲存裝置儲存狀態的方法可包含下列步驟S101~S111，適用於固態 儲存裝置，其中固態儲存裝置可包含記憶體，例如NAND Flash非揮發性記憶體，非揮發性記憶體可具有由多個記憶單元或稱為記憶晶胞(Cell)排列而成的記憶體陣列，每個記憶單元可用以儲存N個位元，N為大於等於1的整數值。
步驟S101：施加多個感測電壓至各個記憶單元，這些感測電壓可具有不同電壓值。多個感測電壓可依序或同時施加。多個感測電壓的施加順序可例如按照電壓值大小依序施加；或者先施加中位感測電壓，接著依據其他感測電壓與中位感測電壓的差值由小至大或由大至小依序施加。
舉例來說，可施加三感測電壓，包含低位感測電壓、中位感測電壓以及高位感測電壓，但不以此為限。具體地，本發明實施例的偵測固態儲存裝置儲存狀態的方法可進一步包含：取得中位感測電壓；以及例如基於中位感測電壓值，設定低位感測電壓以及高位感測電壓。如轉至參照圖6的曲線圖，中位感測電壓Vt1、低位感測電壓Vt2以及高位感測電壓Vt3。應理解，在本實施例中的低位感測電壓值意指小於中位感測電壓，高位感測電壓意指大於中位感測電壓，兩感測電壓的「低位」和「高位」用語僅用以表示與另一「中位」感測電壓的關係，而非限制感測電壓小於或大於或等於一特定電壓值，亦非指落入一特定電壓範圍值。
當電源供應器或其他電壓供應元件供應感測電壓至記憶體陣列時，配置距離電源供應器較近的記憶單元相比於配置距離電源供應器較遠的記憶單元，接收到感測電壓的時間點可能較早。就記憶體陣列整體而言，對多個記憶單元的處理程序順序，例如供應相同電壓值的一感測電壓至所有記憶單元後，接著再供應具有不同電壓值的另一感測電壓至所有記憶單元，依序施加不同感測電壓值至所有記憶單元。亦或者，供應具有不同電壓值的所有多個感測電壓至其中一記憶單元，並利用後續步驟偵測此記憶單元的儲存狀態後，再針對另一記憶單元施加感測電壓。
步驟S103：比對各個記憶單元的臨界電壓(Threshold voltage)與多個感測電壓，並據以落在不同感測電壓定義多個儲存狀態，多個儲存狀態至少包含強正確(Strong Correct,SC)、弱正確(Weak Correct,WC)、強錯誤(Strong Error,SE)以及弱錯誤(Weak Error,WE)或更多狀態。詳細地說，各個記憶單元可為具有浮動閘極電晶體(floating gate transistor)或是電荷捕獲(charge trap)的記憶晶胞，例如：浮動閘極電晶體可用以儲存熱載子，依據所儲存的熱載子數量可決定浮動閘極電晶體的臨界電壓值的大小。因此，應理解，記憶單元的臨界電壓為可變數值，可依據不同臨界電壓值，決定所欲施加至各個記憶單元的感測電壓值。
本發明實施例的偵測固態儲存裝置儲存狀態的方法可進一步包含：取得各記憶單元可儲存的位元量；基於多個記憶單元可儲存的位元量，決定施加至多個記憶單元的多個感測電壓的數量和數值；及/或可包含基於所欲定義出的多個儲存狀態的區域量，決定施加至多個記憶單元的多個感測電壓的數量和數值。也就是說，不以本實施例施加三個感測電壓，以定義四個區域為限。實務上，可透過增加感測電壓的供應，劃分更多區域，以更精確定義記憶單元的儲存狀態。
步驟S105：計算在每一儲存狀態的記憶單元數量，包含計算強正確區、弱正確區、強錯誤區以及弱錯誤區中的每一區的區域面積。每一區的區域面積將隨著記憶單元的臨界電壓和施加至記憶單元的感測電壓而改變。
步驟S107：計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的多個記憶單元數量的一強正確比例(Strong correct ratio,SCR)。以下列計算式表示為：
Figure TWI677875B_D0001
其中，SCR代表強正確比例，其可介於0.0%~100%，例如 SCR=90%，在此僅舉例說明，不以此為限。SC表示強正確區的記憶單元數量，WC表示弱正確區的記憶單元數量。
步驟S109：計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例(Strong Error Ratio,SER)。以下列計算式表示為：
Figure TWI677875B_D0002
其中，SER代表強錯誤比例，其可介於0.0%~100%，例如SER=10%，在此僅舉例說明，不以此為限。SE表示強錯誤區的記憶單元數量，WE表示弱錯誤區的記憶單元數量。
步驟S111：基於強正確比例及強錯誤比例，產生對數概度比(Log-Likelihood ratio,LLR)。
請參閱圖2a和圖2b，圖2a是本發明第二實施例的偵測固態儲存裝置儲存狀態的方法的施加感測電壓判斷記憶單元的位元值的步驟流程圖；圖2b是本發明第二實施例的偵測固態儲存裝置儲存狀態的方法的計算對數概度比的步驟流程圖。本實施例的偵測固態儲存裝置儲存狀態的方法可包含如圖2a所示的步驟S201~S223，以及如圖2b所示的步驟S225~S239，適用於原具有位元值為邏輯1的記憶單元。
首先，如圖2a所示，步驟S201~S223如下。
步驟S201：取得中位感測電壓，如圖6所示的中位感測電壓Vt1，接著施加中位感測電壓至記憶單元。在本實施例中，假設中位感測電壓為出廠值。然而，實際上，隨著非揮發性記憶體的使用時間愈久，可能導致圖6所示的代表邏輯1和邏輯0的兩曲線相隔距離改變，此時可重新取得/設定較適當的中位感測電壓。
步驟S203：比對記憶單元的臨界電壓是否小於中位感測電壓，若是，即若記憶單元的臨界電壓小於中位感測電壓，執行步驟S205：判斷位元值為邏輯1； 若否，即若記憶單元的臨界電壓大於中位感測電壓，執行步驟S207：判斷位元值為邏輯0。
步驟S209：可基於中位感測電壓，設定低位感測電壓，如圖6所示的低位感測電壓Vt2，接著施加低位感測電壓至記憶單元。
步驟S211：比對記憶單元的臨界電壓是否小於低位感測電壓， 若是，即若記憶單元的臨界電壓小於低位感測電壓，執行步驟S213：判斷位元值為邏輯1；若否，即若記憶單元的臨界電壓大於低位感測電壓，執行步驟S215：判斷位元值為邏輯0。
步驟S217：可基於中位感測電壓和低位感測電壓，設定高位感測電壓，如圖6所示的高位感測電壓Vt3，接著施加高位感測電壓至記憶單元。例如，低位感測電壓與中位感測電壓的差值，可以和高位感測電壓與中位感測電壓的差值相同，但不以此為限。
步驟S219：比對記憶單元的臨界電壓是否小於高位感測電壓，若是，即若記憶單元的臨界電壓小於高位感測電壓，執行步驟S221：判斷位元值為邏輯1；若否，即若記憶單元的臨界電壓大於高位感測電壓，執行步驟S223：判斷位元值為邏輯0。
經過步驟S201~S223，依序施加多個感測電壓，並與記憶單元的臨界電壓比對後，進一步如圖2b所示的步驟S225~S239定義記憶單元的儲存狀態，說明如下。
步驟S225：定義臨界電壓小於低位感測電壓的記憶單元屬於強正確區。具體地，如圖6所示的代表位元值為邏輯1的曲線，記憶單元的臨界電壓小於低位感測電壓Vt2，判斷位元值為邏輯1，定義為強正確區SC1。
步驟S227：定義臨界電壓大於低位感測電壓且小於中位感測電壓的記憶單元屬於弱正確區。具體地，如圖6所示的代表位元值為邏輯1的曲線，記憶單元的臨界電壓大於低位感測電壓Vt2 且小於中位感測電壓Vt1，即臨界電壓落在低位感測電壓Vt2以及中位感測電壓Vt1之間，判斷位元值為邏輯1，定義為弱正確區WC1。
步驟S229：定義臨界電壓大於中位感測電壓且小於高位感測電壓的記憶單元屬於弱錯誤區。如圖6所示的代表位元值為邏輯1的曲線，記憶單元的臨界電壓大於中位感測電壓Vt1且小於高位感測電壓Vt3，即臨界電壓落在中位感測電壓Vt1以及高位感測電壓Vt3之間，判斷位元值為邏輯0，定義為弱錯誤區WE1。
步驟S231：定義臨界電壓大於高位感測電壓的記憶單元屬於強錯誤區。如圖6所示的代表位元值為邏輯1的曲線，記憶單元的臨界電壓大於高位感測電壓Vt3，判斷位元值為邏輯0，定義為強錯誤區SE1。
步驟S233：計算每一儲存狀態的記憶單元數量，計算如圖6的強正確區SC1、弱正確區WC1、弱錯誤區WE1以及強錯誤區SE1的每一區的區域面積。
步驟S235：計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的多個記憶單元數量的強正確比例。具體地，如分別計算圖6所示的數據位元值為邏輯1對應的強正確區SC1的區域面積以及弱正確區WC1的區域面積，並據以計算強正確區SC1的區域面積占強正確區SC1與弱正確區WC1的總區域面積的比例。
步驟S237：計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。具體地，如計算圖6所示的數據位元值為邏輯1對應的強錯誤區SE1的區域面積，占強錯誤區SE1與弱正確區WE1的總區域面積的比例。
步驟S239：基於強正確比例及強錯誤比例產生對數概度比。
請參閱圖3a和圖3b，圖3a是本發明第三實施例的偵測固態儲存裝置儲存狀態的方法的施加感測電壓判斷記憶單元的位元值 的步驟流程圖；圖3b是本發明第三實施例的偵測固態儲存裝置儲存狀態的方法的計算對數概度比的步驟流程圖。如圖3a所示，本實施例的偵測固態儲存裝置儲存狀態的方法可包含如圖3a所示的步驟S301~S323，以及如圖3b所示的步驟S325~S339，適用於原具有位元值為邏輯0的記憶單元。以下假設施加至固態儲存裝置的記憶單元的感測電壓不等於記憶單元的臨界電壓。
首先，如圖3a所示，步驟S301~S323如下。
步驟S301：取得中位感測電壓，如圖6所示的中位感測電壓Vt1，接著施加中位感測電壓至記憶單元。
步驟S303：比對記憶單元的臨界電壓是否大於中位感測電壓，若是，即若記憶單元的臨界電壓大於中位感測電壓，執行步驟S305：判斷位元值為邏輯0；若否，即若記憶單元的臨界電壓小於中位感測電壓，執行步驟S307：判斷位元值為邏輯1。
步驟S309：設定高位感測電壓，如圖6所示的高位感測電壓Vt3，接著施加高位感測電壓至記憶單元。
步驟S311：比對記憶單元的臨界電壓是否大於高位感測電壓，若是，即若記憶單元的臨界電壓大於高位感測電壓，執行步驟S313：判斷位元值為邏輯0；若否，即若記憶單元的臨界電壓小於高位感測電壓，執行步驟S315：判斷位元值為邏輯1。
步驟S317：設定低位感測電壓，如圖6所示的低位感測電壓Vt3，接著施加低位感測電壓至記憶單元。
步驟S319：比對記憶單元的臨界電壓是否大於低位感測電壓，若是，即若記憶單元的臨界電壓大於低位感測電壓，執行步驟S321：判斷位元值為邏輯0；若否，即若記憶單元的臨界電壓小於低位感測電壓，執行步驟S323：判斷位元值為邏輯1。
經過步驟S301~S323，依序施加多個感測電壓，並與記憶單元的臨界電壓的比對後，定義記憶單元的儲存狀態，如圖3b所示的步驟S325~S339，說明如下。
步驟S325：定義臨界電壓大於高位感測電壓的記憶單元屬於強正確區。如圖6所示的代表位元值為邏輯0的曲線，記憶單元的臨界電壓大於高位感測電壓Vt3，判斷位元值為邏輯0，定義為強正確區SC0。
步驟S327：定義臨界電壓大於中位感測電壓且小於高位感測電壓的記憶單元屬於弱正確區。如圖6所示的代表位元值為邏輯0的曲線，記憶單元的臨界電壓大於中位感測電壓Vt1且小於高位感測電壓Vt3，即臨界電壓落在中位感測電壓Vt1以及高位感測電壓Vt3之間，判斷位元值為邏輯0，定義為弱正確區WC0。
步驟S329：定義臨界電壓大於低位感測電壓且小於中位感測電壓的記憶單元屬於弱錯誤區。如圖6所示的代表位元值為邏輯0的曲線，記憶單元的臨界電壓大於低位感測電壓Vt2且小於中位感測電壓Vt1，即臨界電壓落在低位感測電壓Vt2以及中位感測電壓Vt1之間，判斷位元值為邏輯1，定義為弱錯誤區WE0。
步驟S331：定義臨界電壓小於低位感測電壓的記憶單元屬於強錯誤區。如圖6所示的代表位元值為邏輯0的曲線，記憶單元的臨界電壓小於低位感測電壓Vt2，判斷位元值為邏輯1，定義為強錯誤區SE0。
步驟S333：計算每一儲存狀態的記憶單元數量，計算如圖6的強正確區SC0、弱正確區WC0、弱錯誤區WE0以及強錯誤區SE0的每一區的區域面積。
步驟S335：計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的多個記憶單元數量的強正確比例。具體地，分別計算圖6所示的數據位元值為邏輯0對應的強正確區SC0的區域面積以及弱正確區WC0的區域面積，並據以計算強正確區SC0 的區域面積占強正確區SC0與弱正確區WC0的總區域面積的比例。
步驟S337：計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。如計算圖6所示的數據位元值為邏輯0對應的強錯誤區SE0的區域面積，占強錯誤區SE0與弱錯誤區WE0的總區域面積的比例。
步驟S339：基於強正確比例及強錯誤比例產生對數概度比。
請參閱圖4，其是本發明第四實施例的偵測固態儲存裝置儲存狀態的方法的利用解碼器解碼記憶單元儲存的位元的步驟流程圖。如圖4所示，本實施例偵測固態儲存裝置儲存狀態的方法包含下列步驟S401~S409。
步驟S401：輸入記憶單元所儲存的位元值至解碼器。
步驟S403：利用解碼器解碼記憶單元的位元值。
步驟S405：判斷解碼器是否能成功解碼記憶單元的位元值，藉此判斷記憶單元在存取時是否將位元值為邏輯1誤判為0，或將邏輯0誤判為1，若解碼器解碼記憶單元的位元值成功，步驟S407：判定記憶單元所儲存的數據的位元值正確；若解碼器解碼記憶單元的位元值失敗，步驟S409：判定記憶單元所儲存的數據的位元值錯誤。
本實施例的方法可進一步包含以下步驟：利用上述步驟S401~S409重覆測試固態儲存裝置的揮發性記憶體的記憶單元後，評估記憶單元儲存數據正確的機率是否高於一正確機率門檻範圍值，若是，將記憶單元歸類於強正確區，計數屬於強正確區的記憶單元數量，若否，將此記憶單元歸類屬於弱正確區，計數屬於弱正確區的記憶單元數量；評估儲存數據錯誤的機率是否高於一錯誤機率門檻範圍值，若是，將記憶單元歸類於強錯誤區，計數屬於強錯誤區的記憶單元數量，若否，將記憶單元歸類屬於弱錯誤區，計數屬於弱錯誤區的記憶單元數量。進一步，比對執 行上述第二和第三實施例步驟施加感測電壓劃分出的強正確區、弱正確區、強錯誤區以及弱錯誤區是否與透過解碼測試的統計結果相符，若不相符，即若例如透過施加感測電壓歸類為強正確區的記憶單元，實際上解碼成功機率低，應歸類為弱正確區，則調整施加的感測電壓量和數值大小，以更正確地劃分各區域。
請參閱圖5，其是本發明第五實施例的偵測固態儲存裝置儲存狀態的方法的利用解碼器以對應對數概度比的機率解碼演算法解碼記憶單元的步驟流程圖。如圖5所示，本發明偵測固態儲存裝置儲存狀態的方法包含下列步驟S501~S509。
步驟S501：取得對數概度比。例如，用於固態儲存裝置的控制電路利用上述步驟產生對數概度比後，可將從對數概度比輸入至解碼器。
步驟S503：輸入記憶單元所儲存的數據位元值至解碼器。
步驟S505：以包含對應對數概度比的解碼程序，以軟解碼記憶單元的數據位元值。對數概度比與圖6所示的強正確區SC、弱正確區WC、強錯誤區SE以及弱錯誤區WE相關聯，針對不同區域可選擇不同的解碼程序。解碼程序可採用的機率解碼演算法，包含代數解碼如BCH code，或採用機率解碼算法如低密度奇偶檢查碼(Low Density Parity Code,LDPC)，以上僅舉例說明，不以此為限。
進一步，可依據對數概度比，利用解碼器進行解碼，特別是針對強錯誤區、弱錯誤區以及弱正確區。舉例來說，歸類於強正確區代表記憶單元多次讀取數據皆為正確，即正確機率高，解碼器採用較大的對數概度比進行解碼。相反地，針對強錯誤區的記憶單元所儲存的數據，解碼器採用較小對數概度比進行解碼，使解碼器具有一定機率翻轉碼字中的位元值，將誤判為邏輯0的位元值翻轉為實際的邏輯1，或將誤判為邏輯1的位元值翻轉為實際的邏輯0，提升解碼器的錯誤更正能力，以對記憶單元在存取位元 值時的誤判做後續更正處理。如此，無法解碼的碼字有可能在翻轉後解碼器可以成功解碼，藉此可增加解碼器解碼的成功率。
步驟S507：計算利用解碼器解碼在強正確區、弱正確區、強錯誤區以及弱錯誤區中的每一區的各個記憶單元的位元值的成功率。本實施例的方法可進一步包含以下步驟：將以對應對數概度比的解碼程序進行解碼的成功率，與第四實施例以預設的固定碼率進行解碼的成功率進行比對，判斷以對應對數概度比的解碼程序進行解碼的成功率是否獲得提升，以及比對出提升幅度。
步驟S509：基於解碼器解碼的成功率調整感測電壓。若解碼器解碼的成功率仍不符合需求，則可調整施加至記憶單元的感測電壓，進而調整對數概度比。
步驟S511：判斷和紀錄感測電壓與對數概度比的關聯性。
請參閱圖6，其是本發明施加感測電壓的固態儲存裝置的SLC記憶單元的數量對臨界電壓的曲線圖。固態儲存裝置的非揮發性內存包括多個記憶單元或稱為記憶晶胞。依據每個記憶單元所儲存的數據量可區分為不同種類的記憶單元。若每一記憶單元可以儲存1個位元，即邏輯為0和1的位元(Bit)值，稱為單層式記憶單元(Single-Level Cell,SLC)。也就是說，在第一實施例中所提及的「記憶單元可用以儲存N位元的數據」，對於三層記憶單元的記憶單元而言，N=1，2N=21=2，如圖6所示的曲線圖，縱軸代表單層式記憶單元的數量，橫軸代表單層式記憶單元的臨界電壓值，依據記憶單元的數量相對於臨界電壓值的變化關係形成位元值為邏輯1和邏輯0的兩曲線。
多個感測電壓，例如中位感測電壓Vt1、低位感測電壓Vt2以及高位感測電壓Vt3，將代表邏輯1的曲線劃分出多個儲存狀態，包含強正確區SC1、弱正確區WC1、強錯誤區SE1以及弱錯誤區WE1，以及將代表邏輯0的曲線劃分出強正確區SC0、弱正確區WC0、強錯誤區SE0以及弱錯誤區WE0。
理想上，中位感測電壓Vt1與邏輯1和邏輯0的兩曲線的交叉點交錯。然而，在本實施例的圖6所示為非理想狀態，意味著在非理想狀態下，本文所述的上述步驟亦可具體實施。
若低位感測電壓Vt2與中位感測電壓Vt1的差值，和中位感測電壓Vt1與高位感測電壓Vt3的差值相同時，兩曲線劃分的強正確區SC1和強正確區SC0兩區域可呈對稱，弱正確區WC1和弱正確區WC0可呈對稱，其他區域依此類推，在此僅舉例說明，不以此為限。
進一步說，強正確區SC1和SC0代表評估記憶晶胞儲存的數據正確率高；而弱正確區WC1和WC0則代表評估記憶晶胞儲存的數據正確率較低。相對的，強錯誤區SE1和SE0代表評估記憶晶胞儲存的數據錯誤率高；而弱錯誤區WE1和WE0則代表評估記憶晶胞儲存的數據錯誤率較低。可依據需求決定施加的感測電壓的數值和數量，可藉由施加更多具不同電壓值的感測電壓，將各曲線進一步劃分出更多區域，以更精確地定義記憶晶胞的多種儲存狀態。
請參閱圖7，其是本發明施加感測電壓的固態儲存裝置的TLC記憶單元的數量對臨界電壓的曲線圖。不同於圖6所示的單層式記憶單元，本實施例圖7所示為三層記憶單元(Triple-Level Cell,TLC)，可用以儲存三個數據位元。也就是說，在第一實施例中所提及的「記憶單元可用以儲存N位元的數據」，對於三層記憶單元的記憶單元而言，N=3，2N=23=8，如圖7所示具有四組如同圖6所示的邏輯1和邏輯0的兩曲線。類似上述步驟應用於圖6的實施例，這些步驟亦可轉用於TLC。
另外，多層記憶單元(Multi-Level Cell,MLC)可儲存兩個位元的數據，N=2，2N=22=4，有兩組如同圖6所示的邏輯1和邏輯0的兩曲線。四層記憶單元(Quad-Level Cell,QLC)，N=4，2N=24=16，有八組如同圖6所示的邏輯1和邏輯0的兩曲線。類 似上述步驟應用於圖6的實施例，這些步驟亦可轉用於MLC和QLC。實務上，亦可針對TLC、MLC和QLC的特性進一步調整所施加的感測電壓。
請參閱圖8，其是本發明特定比例區間使用分群法分析出可實作性對數概度比的三維示意圖。參照上述實施例的方法步驟，供應不同的感測電壓後，劃分出強正確區、弱正確區、強錯誤區以及弱錯誤區，並據以計算出多個強正確比例、強錯誤比例，計算多個各種比例的對數概度比。如圖8所示，各軸線代表進行N次感測取得的N組對數概度比LLR1~LLRN，圓圈代表取得的LLR群，每群具有多個LLR值。
不受於圖8所示的LLR群數量，可依序求增減感測電壓值，調整定義的儲存狀態的區域面積大小，取得不同的SCR和SER比例。例如，可針對NAND Flash非揮發性記憶的SCR和SER的特定比例區間，或是使用者期望的SCR和SER的特定比例區間，使用分群法從LLR群分析出可實作性LLR值，如上述步驟S503，作為解碼器的輸入。
應理解，本發明實施例所提及的步驟，可依操作需求，適當調整步驟的執行順序，或同時執行部分步驟，不受限於實施例排列的步驟順序。
以上所述僅為本發明之較佳可行實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (9)

  1. 一種偵測固態儲存裝置儲存狀態的方法，其中該固態儲存裝置包含多個記憶單元，該方法包含以下步驟：設定具有不同電壓值的多個感測電壓，該多個感測電壓包含一低位感測電壓、一中位感測電壓以及一高位感測電壓，其中該低位感測電壓值小於該中位感測電壓，該高位感測電壓大於該中位感測電壓；施加該中位感測電壓至各該記憶單元，接著施加其他該多個感測電壓至各該記憶單元；比對各該記憶單元的一臨界電壓與該多個感測電壓，並據以定義多個儲存狀態，該多個儲存狀態包含一強正確區、一弱正確區、一強錯誤區以及一弱錯誤區；計算在該強正確區、該弱正確區、該強錯誤區以及該弱錯誤區中的每一區的該多個記憶單元數量；計算該強正確區的該多個記憶單元數量，占該強正確區與該弱正確區總和的該多個記憶單元數量的一強正確比例；計算該強錯誤區的該多個記憶單元數量，占該強錯誤區與該弱錯誤區總和的該多個記憶單元數量的一強錯誤比例；以及基於該強正確比例及該強錯誤比例產生一對數概度比。
  2. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，其中該低位感測電壓與該中位感測電壓的差值，和該高位感測電壓與該中位感測電壓的差值相同。
  3. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟，適用於原具有位元值為邏輯1的該記憶單元：施加該中位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否小於該中位感測電壓，若是，判斷該記憶單元為邏輯1，若否，則判斷該記憶單元為邏輯0；施加該低位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否小於該低位感測電壓，若是，判斷該記憶單元為邏輯1，若否，則判斷該記憶單元為邏輯0；施加該高位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否小於該高位感測電壓，若是，判斷該記憶單元為邏輯1，若否，則判斷該記憶單元為邏輯0；定義該臨界電壓小於該低位感測電壓的該記憶單元屬於該強正確區；定義該臨界電壓大於該低位感測電壓且小於該中位感測電壓的該記憶單元屬於該弱正確區；定義該臨界電壓大於該中位感測電壓且小於該高位感測電壓的該記憶單元屬於該弱錯誤區；以及定義該臨界電壓大於該高位感測電壓的該記憶單元屬於該強錯誤區。
  4. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟，適用於原具有位元值為邏輯0的該記憶單元：施加該中位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否大於該中位感測電壓，若是，判斷該記憶單元為邏輯0，若否，則判斷該記憶單元為邏輯1；施加該高位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否大於該高位感測電壓，若是，判斷該記憶單元為邏輯0，若否，則判斷該記憶單元為邏輯1；施加該低位感測電壓至各該記憶單元；比對各該記憶單元的該臨界電壓是否大於該低位感測電壓，若是，判斷該記憶單元為邏輯0，若否，則判斷該記憶單元為邏輯1；定義該臨界電壓大於該高位感測電壓的該記憶單元屬於該強正確區；定義該臨界電壓大於中位感測電壓且小於該高位感測電壓的該記憶單元屬於該弱正確區；定義該臨界電壓大於該低位感測電壓且小於該中位感測電壓的該記憶單元屬於該弱錯誤區；以及定義該臨界電壓小於該低位感測電壓的該記憶單元屬於該強錯誤區。
  5. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟：調整施加至該多個記憶單元的該低位感測電壓以及該高位感測電壓的電壓值，以調整該對數概度比。
  6. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟：基於所欲定義出的該多個儲存狀態的區域量，決定施加至該多個記憶單元的該多個感測電壓。
  7. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟：取得各該記憶單元可儲存的位元量；以及基於該多個記憶單元可儲存的位元量，決定施加至該多個記憶單元的該多個感測電壓。
  8. 如請求項1所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟：輸入各該記憶單元所儲存的一或多個位元值至一解碼器；利用該解碼器解碼各該記憶單元的該一或多個位元值；以及判斷該解碼器是否能成功解碼各該記憶單元的該一或多個位元值，若是，判定該記憶單元所儲存的該一或多個位元值正確，若否，判定該記憶單元所儲存的該一或多個位元值錯誤。
  9. 如請求項8所述的偵測固態儲存裝置儲存狀態的方法，更包含以下步驟：輸入該對數概度比至該解碼器；以及利用該解碼器以包含對應該對數概度比的一解碼程序解碼該一或多個位元值。
TW107125145A 2018-07-20 2018-07-20 偵測固態儲存裝置儲存狀態的方法 TWI677875B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107125145A TWI677875B (zh) 2018-07-20 2018-07-20 偵測固態儲存裝置儲存狀態的方法
CN201810846776.3A CN110739023B (zh) 2018-07-20 2018-07-27 检测固态存储装置存储状态的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107125145A TWI677875B (zh) 2018-07-20 2018-07-20 偵測固態儲存裝置儲存狀態的方法

Publications (2)

Publication Number Publication Date
TWI677875B true TWI677875B (zh) 2019-11-21
TW202008376A TW202008376A (zh) 2020-02-16

Family

ID=69189059

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107125145A TWI677875B (zh) 2018-07-20 2018-07-20 偵測固態儲存裝置儲存狀態的方法

Country Status (2)

Country Link
CN (1) CN110739023B (zh)
TW (1) TWI677875B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413735A (zh) * 2012-08-04 2014-04-01 Lsi Corp 非揮發性記憶體之以單一讀取爲基礎的軟決定解碼
US8910028B1 (en) * 2011-10-27 2014-12-09 Marvell International Ltd. Implementation of LLR biasing method in non-binary iterative decoding
US9407294B2 (en) * 2014-07-07 2016-08-02 Kabushi Kaisha Toshiba. Non-volatile memory controller with error correction (ECC) tuning via error statistics collection
TW201640345A (zh) * 2015-05-07 2016-11-16 愛思開海力士有限公司 控制器、半導體記憶體系統及其操作方法
TWI592937B (zh) * 2016-07-05 2017-07-21 大心電子（英屬維京群島）股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283708A (ja) * 1992-04-02 1993-10-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置，その製造方法および試験方法
US20020184557A1 (en) * 2001-04-25 2002-12-05 Hughes Brian William System and method for memory segment relocation
CN106170773A (zh) * 2014-01-09 2016-11-30 桑迪士克科技有限责任公司 用于裸芯上缓冲式非易失性存储器的选择性回拷
US9653184B2 (en) * 2014-06-16 2017-05-16 Sandisk Technologies Llc Non-volatile memory module with physical-to-physical address remapping
KR102420588B1 (ko) * 2015-12-04 2022-07-13 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법
US9627091B1 (en) * 2016-07-18 2017-04-18 Winbond Electronics Corporation Memory device and stress testing method of same
TWI615852B (zh) * 2017-01-19 2018-02-21 群聯電子股份有限公司 記憶體重讀方法、記憶體儲存裝置及記憶體控制電路單元

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8910028B1 (en) * 2011-10-27 2014-12-09 Marvell International Ltd. Implementation of LLR biasing method in non-binary iterative decoding
TW201413735A (zh) * 2012-08-04 2014-04-01 Lsi Corp 非揮發性記憶體之以單一讀取爲基礎的軟決定解碼
US9407294B2 (en) * 2014-07-07 2016-08-02 Kabushi Kaisha Toshiba. Non-volatile memory controller with error correction (ECC) tuning via error statistics collection
TW201640345A (zh) * 2015-05-07 2016-11-16 愛思開海力士有限公司 控制器、半導體記憶體系統及其操作方法
TWI592937B (zh) * 2016-07-05 2017-07-21 大心電子（英屬維京群島）股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TW201802822A (zh) * 2016-07-05 2018-01-16 大心電子（英屬維京群島）股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Also Published As

Publication number Publication date
TW202008376A (zh) 2020-02-16
CN110739023B (zh) 2021-07-02
CN110739023A (zh) 2020-01-31

Similar Documents

Publication Publication Date Title
US8374026B2 (en) System and method of reading data using a reliability measure
US11610116B2 (en) Storage device performance optimization using deep learning
CN107305791B (zh) 存储装置和存储系统
TWI397076B (zh) 非揮發性儲存器中利用以多重讀取為基礎之可靠度計量的解碼資料方法及系統
US9021331B2 (en) Method and apparatus for generation of soft decision error correction code information
US7995387B2 (en) System and method to read data subject to a disturb condition
US9502137B2 (en) Method and device for optimizing log likelihood ratio (LLR) used for nonvolatile memory device and for correcting errors in nonvolatile memory device
US8693258B2 (en) Obtaining soft information using a hard interface
TWI478167B (zh) 在記憶體裝置及系統中判定及使用軟性資料
US10388394B2 (en) Syndrome weight based evaluation of memory cells performance using multiple sense operations
US8942037B2 (en) Threshold acquisition and adaption in NAND flash memory
US9001587B2 (en) Flash memory and reading method of flash memory
US20140082458A1 (en) Methods of Performing Error Detection/Correction in Nonvolatile Memory Devices
US20120063227A1 (en) System and method for adjusting read voltage thresholds in memories
US11783185B2 (en) Analysis of memory sub-systems based on threshold distributions
TW201333952A (zh) 減緩由同時多狀態感測引起的變異
US11749354B2 (en) Systems and methods for non-parametric PV-level modeling and read threshold voltage estimation
US11514999B2 (en) Systems and methods for parametric PV-level modeling and read threshold voltage estimation
US10573393B1 (en) Method for detecting storing states of solid state storage device
US11769556B2 (en) Systems and methods for modeless read threshold voltage estimation
US11600354B2 (en) Determination of state metrics of memory sub-systems following power events
US11955194B2 (en) Tracking and refreshing state metrics in memory sub-systems
US11630722B2 (en) Method and system for decoding data based on association of first memory location and second memory location
US11960989B2 (en) Read threshold estimation systems and methods using deep learning
US20220165337A1 (en) Systems and methods for determining change of read threshold voltage