KR20130017267A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130017267A
KR20130017267A KR20110079600A KR20110079600A KR20130017267A KR 20130017267 A KR20130017267 A KR 20130017267A KR 20110079600 A KR20110079600 A KR 20110079600A KR 20110079600 A KR20110079600 A KR 20110079600A KR 20130017267 A KR20130017267 A KR 20130017267A
Authority
KR
South Korea
Prior art keywords
layer
fixed
magnetization direction
induction
pinned
Prior art date
Application number
KR20110079600A
Other languages
English (en)
Inventor
박지호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR20110079600A priority Critical patent/KR20130017267A/ko
Priority to US13/331,371 priority patent/US8809977B2/en
Publication of KR20130017267A publication Critical patent/KR20130017267A/ko
Priority to US14/328,401 priority patent/US9087984B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 자화방향이 제1 방향으로 고정된 고정층, 상기 고정층 상에 형성된 터널절연층, 상기 터널절연층 상에 형성되고, 자화방향이 가변하는 자유층 및 상기 고정층을 이격하여 감싸고, 자화방향이 상기 제1 방향과 반대되는 제2 방향으로 고정된 자화방향 고정유도층을 포함하는 자기저항소자를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 구체적으로 설명하면 고정층의 자화방향을 수직으로 형성하는 자기저항소자를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
현재 널리 사용되고 있는 대표적인 반도체 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 한편, 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장점이 있다.
자기저항 메모리는 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자를 말한다. 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 큰 특징이 있다. 이와 같이 자기저항소자가 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여, 자기저항 메모리 는 데이터를 저장한다. 최근에 자기저항소자로는 MTJ(Magnetic Tunneling Junction) 소자가 널리 사용되고 있다.
MTJ 구조의 자기저항 메모리는 일반적으로 강자성층/절연층/강자성층 구조로 되어 있다. 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 된다. 예를 들어, 터널링 전류에 딸 정해지는 저항값이 클 때 데이터 '1'(또는 '0')이, 그리고 저항값이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 일반적으로 칭한다.
자기저항소자는 자화방향의 형성 방향에 따라 수평형과 수직형으로 나뉜다. 수직형 자기저항소자는 자화방향이 수직으로 형성되기 때문에 적은 평면적을 차지한다. 따라서, 자기저항 메모리 소자의 집적도를 향상시킬 수 있다.
본 발명은 고정층의 자화방향을 수직으로 형성하고 스트레이 필드(stray field) 영향을 최소화시켜 대칭적인 스위칭(symmetric switching)이 가능한 자기저항소자 를 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명은 자화방향이 제1 방향으로 고정된 고정층, 상기 고정층 상에 형성된 터널절연층, 상기 터널절연층 상에 형성되고, 자화방향이 가변하는 자유층 및 상기 고정층을 이격하여 감싸고, 자화방향이 상기 제1 방향과 반대되는 제2 방향으로 고정된 자화방향 고정유도층을 포함하는 반도체 장치를 포함한다.
본 발명은 자화방향이 제1 방향으로 고정된 고정층, 상기 고정층 상에 형성된 터널절연층, 상기 터널절연층 상에 형성된 자유층 및 상기 고정층의 측면에 이격하여 배치되고, 자화방향이 상기 제1 방향과 반대되는 제2 방향으로 고정된 자화방향 고정유도층를 포함하는 반도체 장치를 포함한다.
본 발명은 기판 상에 고정층, 터널절연층, 자유층, 제1 전도막 및 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각장벽으로 상기 제1 전도막을 식각하는 단계, 식각된 상기 제1 전도막을 식각장벽으로, 상기 자유층, 상기 터널절연층, 상기 고정층을 식각하는 단계, 식각된 상기 제1 전도막, 상기 자유층, 상기 터널절연층, 상기 고정층의 측벽에 스페이서패턴을 형성하는 단계, 상기 고정층과 접촉하는 스페이서패턴을 감싸는 자화방향 고정유도막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 포함한다.
본 발명의 자기저항소자는 고정층의 자화방향이 수직으로 형성되지 않는 종래의 문제점을 해결하기 위해, 고정층을 감싸는 자화방향 고정유도막을 더 포함한다. 자화방향 고정막과 자화방향 고정유도막은 자기력의 커플링(synthetic antiferromagnet coupling)에 의해 서로 간의 자화방향에 영향을 준다. 결과적으로, 자화방향 고정유도막의 자기력에 의해 고정층의 자화방향은 수직이 된다. 또한, Hin 쉬프트 개선으로 인해 대칭적인 스위칭이 가능해진다. 따라서, 본 발명의 자기저항소자는 높은 TMR 값을 가지게 되어 자기저항 메모리 소자의 신뢰도 및 안정성을 향상시키는 요인이 된다.
도 1은 본원발명을 설명하기 위해 제공되는 수직형 자기저항소자를 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 따른 자기저항소자를 나타낸 구성도이다.
도 3은 도 2와 같은 자기저항소자를 포함하는 메모리셀을 나타낸 구성도이다.
도 4a 내지 도 4f는 도 3에 도시된 메모리셀의 제조 방법을 나타낸 공정순서도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도1은 본원발명을 설명하기 위해 제공되는 수직형 자기저항소자를 나타낸 단면도이다.
도1에 도시된 바와 같이, 수직형 자기저항소자는 수직 고정층(1), 터널절연층(2) 및 수직 자유층(3)을 포함한다. 자유층(3)은 자화방향이 제1 방향(X) 또는 제2 방향(Y)으로 가변되어야 하고, 고정층(1)은 자화방향이 제1 방향(X)으로 고정되어야 한다. 그런데, 고정층(1)을 형성하는 과정에서 고정층(1)으로 사용된 박막의 결정방향이 [001]이 아닌 [111]으로 형성되는 경우가 발생하며, 이 때문에 자화방향이 제1 방향(X)이 아닌 제3 방향(Z)으로 형성된다. 따라서, 고정층(1)과 자유층(3)간의 자화방향이 동일하거나 반대되지 않기 때문에, 자기저항소자의 TMR(Tunnel Magneto-Resistance)이 낮아지는 문제가 있다.
또한, 고정층인 핀드층(pinnedlayer)으로부터 나오는 스트레이 필드(stray field) 영향에 따른 Hin shift로 인해 대칭적인 스위칭이 불가능하다. 즉, Vc+, Vc- 가 다른 값을 가지게 된다. 동일한 Vc를 가지게 하기 위해서는 Hin 센터링(centering)이 필요하다.
이와 같은 문제점을 해결하기 위해, 본 발명은 고정층의 자화방향을 수직으로 형성하고 스트레이 필드(stray field) 영향을 최소화시켜 대칭적인 스위칭(symmetric switching)이 가능한 자기저항소자 및 그 제조 방법을 제공한다.
도 2는 본 발명의 일실시예에 따른 자기저항소자를 나타낸 구성도이다.
도 2에 도시된 바와 같이, 자기저항소자는 지화방향 고정층(11), 터널절연층(12), 자유층(13), 미정층(14) 및 자화방향 고정유도층(15)을 포함한다.
고정층(11)은 자화방향이 제1 방향(X)으로 고정되는 층이다. 특히, 고정층(11)은 자화방향 고정유도층(15)에 의해 자화방향이 수직으로 형성된다. 즉, 고정층(11)으로 사용된 막의 결정방향이 [001]이 아니더라도 고정층(11)은 자화방향 고정유도층(15)에 의해 수직의 자화방향을 갖는다. 이를 위해, 고정층(11)은 자성막으로서, CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 고정층(11)은 희토류(rare earth)금속일 수 있다.
터널절연층(12)은 MgO를 포함할 수 있다. 또는, 터널절연층(12)은 4족의 반도체막으로 형성되거나, 전기전도도를 조절하기 위해 반도체막에 B, P, As와 같은 3족 또는 5족 원소를 첨가하여 형성될 수도 있다.
자유층(13)은 전류의 공급방향에 따라 자화방향이 제1 방향(X) 또는 제2 방향(Y)으로 형성되는 층이다. 이를 위해, 자유층(13)은 자성막으로서, CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 자유층(13)은 희토류금속일 수 있다.
스페이서패턴(14)은 고정층(11), 터널절연층(12) 및 자유층(13)을 감싸서 각 층(11, 12, 13)을 보호하는 역할을 한다. 이를 위해, 스페이서패턴(14)은 절연막으로 형성되며, 구체적으로는 산화막 또는 질화막일 수 있다.
자화방향 고정유도층(15)은 고정층(11)의 자화방향을 제어하는 역할을 한다. 특히, 자화방향 고정유도층(15)은 고정층(11)의 자화방향을 수직이 되도록 유도하는 역할을 한다. 이를 위해, 자화방향 고정유도층(15)은 고정층(11)을 일측면 또는 양측면에 형성되거나 고정층(11)을 감싸며, 자화방향은 고정층(11)과 반대되는 제2 방향(Y)으로 형성된다. 자화방향 고정유도층(15)과 고정층(11)의 자화방향이 반대이면, 자화방향 고정유도층(15)에서 생성된 자기력에 의해 고정층(11)의 자화방향은 수직이 된다. 구체적으로 자화방향 고정유도층(15)과 고정층(11)은 자기력의 커플링(synthetic antiferromagnet coupling)에 의해 서로 간의 자화방향에 영향을 주며, 이때, 고정층(11)의 자화방향이 수직으로 형성되는 것이다. 자화방향 고정유도층(15)은 자성막으로서, CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 자화방향 고정유도층(15)은 희토류금속일 수 있다. 이때, 중요한 것은 고정층(11)과 자화방향 고정유도층(15)은 동일한 물질로 형성되어서는 안 된다 것이다. 만약, 두 층(11, 15)이 동일한 물질로 형성되면 자화방향이 동일한 방향으로 형성될 수 있기 때문이다. 고정층(11)의 자화방향이 고정된 상태에서 고정층(11)과 다른 물질로 자화방향 고정유도층(15)을 형성하면, 고정층(11)의 자기력에 의해 자화방향 고정유도층(15)의 자화방향은 고정층(11)과 반대가 된다.
자화방향 고정유도층(15)의 높이는 고정층(11)과 같거나 높지 않아야 한다. 자화방향 고정유도층(15)의 높이가 고정층(11)보다 높으면 자유층(13)의 자화방향에도 영향을 줄 수 있기 때문이다. 바람직하게는 자화방향 고정유도층(15)의 높이는 고정층(11)과 같아야 한다.
도 3은 도 2와 같은 자기저항소자를 포함하는 자기저항 메모리 소자의 메모리셀을 나타낸 구성도이다.
도 3에 도시된 바와 같이, 메모리셀은 1개의 스위칭소자(21)와 1개의 자기저항소자(22)를 포함한다. 스위칭소자(21)는 어드레스신호에 응답하여 자기저항소자(22)를 선택하고, 일정레벨의 전류를 공급하는 역할을 한다. 이를 위해, 스위칭소자(21)는 게이트전극(G)과 소스드레인영역(S/D)으로 구성된 트랜지스터를 포함한다. 자기저항소자(22)는 도 2와 동일한 구조이되, 하부전극(16)과 상부전극(17)을 더 포함한다. 그리고, 스위칭소자(21)와 자기저항소자(22)는 콘택플러그(18)에 의해 전기적으로 연결된다.
도 4a 내지 도 4f는 도 3과 같은 메모리셀의 제조 방법을 나타낸 공정순서도이다.
도 4a에 도시된 바와 같이, 게이트패턴(G), 소스드레인영역(S/D)을 포함하는 트랜지스터가 형성된 기판(21) 상에 제1 층간절연막(22)을 형성한다.
제1 층간절연막(22)은 층간을 절연하거나, 소자간을 절연하는 역할을 한다. 이를 위해, 제1 층간절연막(22)은 산화막 계열, 예를 들어 BSG(Boro Silicate Glass), BPSG(Boro Phopho Silicate Glass), PSG(Phospho Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막 및 SOG(Spin On Glass) 중 적어도 어느 하나일 수 있다.
이어서, 제1 층간절연막(22)을 관통하여 소스드레인영역(S/D)과 접촉하는 제1 콘택플러그(23)를 형성한다. 제1 콘택플러그(23)는 트랜지스터와 자기저항소자를 전기적으로 연결하는 역할을 한다. 이를 위해, 제1 콘택플러그(23)는 전도막으로 형성된다.
도 4b에 도시된 바와 같이, 제1 콘택플러그(23)가 형성된 기판(21) 상에 제1 전도막(24), 제1 자성막(25), 제1 절연막(26), 제2 자성막(27), 제2 전도막(28) 및 마스크패턴(29)을 형성한다.
제1 전도막(24)은 하부전극의 역할을 한다. 이를 위해 제1 전도막(24)은 Ti, W, Ta, TiN 중 적어도 어느 하나로 형성된다.
제1 자성막(25)은 고정층의 역할을 한다. 이를 위해, 제1 자성막(25)은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 제1 자성막(25)은 희토류금속일 수 있다.
제1 절연막(26)은 터널절연막의 역할을 한다. 이를 위해, 제1 절연막(26)은 MgO를 포함할 수 있다. 또는, 제1 절연막(26)은 4족의 반도체막으로 형성되거나, 전기전도도를 조절하기 위해 반도체막에 B, P, As와 같은 3족 또는 5족 원소를 첨가하여 형성될 수도 있다.
제2 자성막(27)은 자유층의 역할을 한다. 이를 위해, 제2 자성막(27)은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 제2 자성막(27)은 희토류금속일 수 있다.
제2 전도막(28)은 상부전극의 역할을 한다. 이를 위해 제2 전도막(27)은 Ti, W, Ta 중 적어도 어느 하나로 형성된다.
마스크패턴(29)은 자기저항소자를 형성하기 위한 식각장벽의 역할을 한다. 이를 위해, 마스크패턴(29)은 포토레지스트일 수 있다.
도 4c에 도시된 바와 같이, 마스크패턴(29)을 식각장벽으로 제2 전도막(28), 제2 자성막(27), 제1 절연막(26), 제1 자성막(25) 및 제1 전도막(24)을 식각한다. 구체적으로는, 마스크패턴(29)을 식각장벽으로 제2 전도막(28)을 패터닝하고, 패터닝된 제2 전도막(28)을 식각장벽으로 제2 자성막(27), 제1 절연막(26), 제1 자성막(25) 및 제1 전도막(24)을 패터닝한다. 마스크패턴(29)은 제2 전도막(28)을 패터닝하는 과정에서 소모되어 제거되거나, 별도의 공정을 통해 제거된다.
도 4d에 도시된 바와 같이, 기판(21)에 제2 절연막(30)을 증착한다.
제2 절연막(3)은 산화막 또는 질화막일 수 있다.
도 4e에 도시된 바와 같이, 제2 절연막(30)에 대한 에치백(etch back)을 진행하여 스페이서패턴(30A)을 형성한다.
스페이서패턴(30A)은 고정층(25), 터널절연층(26) 및 자유층(27)을 감싸서 각 층(25, 26, 27)을 보호하는 역할을 한다.
도 4f에 도시된 바와 같이, 기판(21) 상에 제3 자성막(31)을 증착한 후, 에치백(EB)을 진행하여 자화방향 고정유도층(32)을 형성한다. 이로써 메모리셀이 형성된다.
자화방향 고정유도층(32)은 고정층(25)의 자화방향을 제어하는 역할을 한다. 특히, 자화방향 고정유도층(32)은 고정층(25)의 자화방향을 수직이 되도록 유도하는 역할을 한다. 이를 위해, 자화방향 고정유도층(32)은 고정층(25)을 감싸며, 자화방향은 고정층(25)과 반대되는 방향으로 형성된다. 자화방향 고정유도층(32)은 자성막으로서, CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나로 형성할 수 있다. 예를 들어, Co/Pd는 Pd가 하부층에 Co가 상부층에 적층된 구조를 의미하거나, Co와 Pd가 교차 적층된 구조를 의미한다. 그리고, 자화방향 고정유도층(32)은 희토류금속일 수 있다. 이때, 중요한 것은 고정층(25)과 자화방향 고정유도층(32)은 동일한 물질로 형성되어서는 안 된다 것이다. 만약, 두 층(25, 32)이 동일한 물질로 형성되면 자화방향이 동일한 방향으로 형성될 수 있기 때문이다.
정리해 보면, 본 발명의 일실시예에 따른 자기저항소자는 고정층의 자화방향이 수직으로 형성되지 않는 종래의 문제점을 해결하기 위해, 고정층을 감싸는 자화방향 고정유도막을 더 포함한다. 자화방향 고정막과 자화방향 고정유도막은 자기력의 커플링(synthetic antiferromagnet coupling)에 의해 서로 간의 자화방향에 영향을 준다. 결과적으로, 자화방향 고정유도막의 자기력에 의해 고정층의 자화방향은 수직이 된다. 따라서, 본 발명의 일실시예에 따른 자기저항소자는 높은 TMR 값을 가지게 되어 자기저항 메모리 소자의 신뢰도 및 안정성을 향상시키는 요인이 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
11: 고정층 12: 터널절연층
13: 자유층 14: 스페이서패턴
15: 자화방향 고정유도층

Claims (23)

  1. 자화방향이 제1 방향으로 고정된 고정층;
    상기 고정층 상에 형성된 터널절연층;
    상기 터널절연층 상에 형성되고, 자화방향이 가변하는 자유층; 및
    상기 고정층을 이격하여 감싸고, 자화방향이 상기 제1 방향과 반대되는 제2 방향으로 고정된 자화방향 고정유도층
    을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 자화방향 고정유도층은 상기 고정층과 높이가 동일한 반도체 장치.
  3. 제 1 항에 있어서,
    상기 자화방향 고정유도층은 상기 고정층보다 높이가 낮은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 자화방향 고정유도층과 상기 고정층은 서로 다른 물질로 형성된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 고정층 또는 상기 자화방향 고정유도층은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 자유층은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나이거나, 희토류금속인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 고정층, 상기 자화방향 고정유도층 및 상기 자유층중 적어도 하나는 희토류금속을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 터널절연막은 MgO를 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 고정층과 상기 자화방향 고정유도층 사이에 형성된 스페이서패턴을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 스페이서패턴은 절연막인 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 방향은 수직인 반도체 장치.
  12. 자화방향이 제1 방향으로 고정된 고정층;
    상기 고정층 상에 형성된 터널절연층;
    상기 터널절연층 상에 형성된 자유층; 및
    상기 고정층의 측면에 이격하여 배치되고, 자화방향이 상기 제1 방향과 반대되는 제2 방향으로 고정된 자화방향 고정유도층
    를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 자화방향 고정유도층은 상기 고정층과 높이가 동일한 반도체 장치.
  14. 제 12 항에 있어서,
    상기 자화방향 고정유도층은 상기 고정층보다 높이가 낮은 반도체 장치.
  15. 기판 상에 고정층, 터널절연층, 자유층, 제1 전도막 및 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각장벽으로 상기 제1 전도막을 식각하는 단계;
    식각된 상기 제1 전도막을 식각장벽으로, 상기 자유층, 상기 터널절연층, 상기 고정층을 식각하는 단계;
    식각된 상기 제1 전도막, 상기 자유층, 상기 터널절연층, 상기 고정층의 측벽에 스페이서패턴을 형성하는 단계; 및
    상기 고정층과 접촉하는 스페이서패턴을 감싸는 자화방향 고정유도막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 자화방향 고정유도층을 상기 고정층과 동일한 높이로 형성하는 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 자화방향 고정유도층을 상기 고정층보다 낮은 높이로 형성하는 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 자화방향 고정유도층과 상기 고정층을 서로 다른 물질로 형성하는 반도체 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 고정층 또는 상기 자화방향 고정유도층은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나인 반도체 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 자유층은 CoFeB, FePt, CoPt, Co/Pd, Co/Pt, Fe/Pd, Fe/Pt, CoFe/Pd 및 CoFe/Pt 중 적어도 어느 하나인 반도체 장치의 제조 방법.
  21. 제 15 항에 있어서,
    상기 고정층, 상기 자화방향 고정유도층, 및 상기 자유층중 적어도 하나는 희토류금속을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 15 항에 있어서,
    상기 터널절연막은 MgO를 포함하는 반도체 장치의 제조 방법.
  23. 제 15 항에 있어서,
    상기 고정층의 자화방향은 수직으로 형성되는 반도체 장치의 제조 방법.
KR20110079600A 2011-08-10 2011-08-10 반도체 장치 및 그 제조 방법 KR20130017267A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20110079600A KR20130017267A (ko) 2011-08-10 2011-08-10 반도체 장치 및 그 제조 방법
US13/331,371 US8809977B2 (en) 2011-08-10 2011-12-20 Semicondcutor device and method for fabricating the same
US14/328,401 US9087984B2 (en) 2011-08-10 2014-07-10 Semicondcutor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20110079600A KR20130017267A (ko) 2011-08-10 2011-08-10 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130017267A true KR20130017267A (ko) 2013-02-20

Family

ID=47676996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20110079600A KR20130017267A (ko) 2011-08-10 2011-08-10 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8809977B2 (ko)
KR (1) KR20130017267A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113015A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법, 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3065181B1 (en) * 2013-10-31 2019-06-26 Japan Science and Technology Agency Spin control mechanism and spin device
US10043967B2 (en) * 2014-08-07 2018-08-07 Qualcomm Incorporated Self-compensation of stray field of perpendicular magnetic elements
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
JP2019196916A (ja) * 2018-05-07 2019-11-14 株式会社デンソー 回転検出装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3097667B2 (ja) * 1998-06-30 2000-10-10 日本電気株式会社 磁気検出素子
JP3558951B2 (ja) * 2000-03-16 2004-08-25 シャープ株式会社 磁気メモリ素子及びそれを用いた磁気メモリ
US6624490B2 (en) * 2000-10-26 2003-09-23 The University Of Iowa Research Foundation Unipolar spin diode and the applications of the same
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6627932B1 (en) * 2002-04-11 2003-09-30 Micron Technology, Inc. Magnetoresistive memory device
US6621730B1 (en) * 2002-08-27 2003-09-16 Motorola, Inc. Magnetic random access memory having a vertical write line
US6838740B2 (en) * 2002-09-27 2005-01-04 Grandis, Inc. Thermally stable magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6893741B2 (en) * 2003-06-24 2005-05-17 Hitachi Global Storage Technologies Netherlands B.V. Magnetic device with improved antiferromagnetically coupling film
JP3824600B2 (ja) * 2003-07-30 2006-09-20 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US7344896B2 (en) * 2004-07-26 2008-03-18 Infineon Technologies Ag Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
JP5040105B2 (ja) * 2005-12-01 2012-10-03 ソニー株式会社 記憶素子、メモリ
US7419891B1 (en) * 2006-02-13 2008-09-02 Western Digital (Fremont), Llc Method and system for providing a smaller critical dimension magnetic element utilizing a single layer mask
JP4876708B2 (ja) * 2006-05-11 2012-02-15 Ｔｄｋ株式会社 トンネル磁気抵抗効果素子の製造方法、薄膜磁気ヘッドの製造方法及び磁気メモリの製造方法
JP4352271B2 (ja) * 2006-06-09 2009-10-28 セイコーエプソン株式会社 半導体装置
US7957179B2 (en) * 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7881104B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Magnetic memory with separate read and write paths
US7935435B2 (en) * 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
US8043732B2 (en) * 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
JP4952725B2 (ja) * 2009-01-14 2012-06-13 ソニー株式会社 不揮発性磁気メモリ装置
JPWO2011052475A1 (ja) * 2009-10-26 2013-03-21 日本電気株式会社 磁気メモリ素子、磁気メモリ、及びその初期化方法
US8238151B2 (en) * 2009-12-18 2012-08-07 Micron Technology, Inc. Transient heat assisted STTRAM cell for lower programming current
JP5664556B2 (ja) * 2009-12-24 2015-02-04 日本電気株式会社 磁気抵抗効果素子及びそれを用いた磁気ランダムアクセスメモリ
JP5127861B2 (ja) * 2010-03-24 2013-01-23 株式会社東芝 磁気メモリ
US8358534B2 (en) * 2010-09-17 2013-01-22 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8300454B2 (en) * 2010-09-17 2012-10-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8530988B2 (en) * 2010-12-22 2013-09-10 HGST Netherlands B.V. Junction isolation for magnetic read sensor
US20120161263A1 (en) * 2010-12-28 2012-06-28 Stefan Maat Current perpendicular to plane (CPP) magnetoresistive sensor having dual composition hard bias layer
US8704319B2 (en) * 2010-12-31 2014-04-22 Samsung Electronics Co., Ltd. Method and system for providing magnetic layers having insertion layers for use in spin transfer torque memories
JP5695453B2 (ja) * 2011-03-07 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8790798B2 (en) * 2011-04-18 2014-07-29 Alexander Mikhailovich Shukh Magnetoresistive element and method of manufacturing the same
US8508006B2 (en) * 2011-05-10 2013-08-13 Magic Technologies, Inc. Co/Ni multilayers with improved out-of-plane anisotropy for magnetic device applications
US9142758B2 (en) * 2011-06-14 2015-09-22 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction configured for precessional switching using a bias structure
US8553451B2 (en) * 2011-06-24 2013-10-08 Micron Technology, Inc. Spin-torque transfer memory cell structures with symmetric switching and single direction programming
JP2013008868A (ja) * 2011-06-24 2013-01-10 Toshiba Corp 半導体記憶装置
JP5665707B2 (ja) * 2011-09-21 2015-02-04 株式会社東芝 磁気抵抗効果素子、磁気メモリ及び磁気抵抗効果素子の製造方法
US9076953B2 (en) * 2012-05-09 2015-07-07 Qualcomm Incorporated Spin transistors employing a piezoelectric layer and related memory, memory systems, and methods
US8963264B2 (en) * 2012-06-29 2015-02-24 Seagate Technology Llc Magnetic stack with orthogonal biasing layer
US9129690B2 (en) * 2012-07-20 2015-09-08 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved characteristics
US9490421B2 (en) * 2012-12-21 2016-11-08 Samsung Electronics Co., Ltd. Method and system for providing vertical spin transfer switched magnetic junctions and memories using such junctions
US8835889B1 (en) * 2013-03-13 2014-09-16 International Business Machines Corporation Parallel shunt paths in thermally assisted magnetic memory cells
JP6161026B2 (ja) * 2013-03-14 2017-07-12 株式会社東芝 磁気メモリ
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9070868B2 (en) * 2013-06-04 2015-06-30 International Business Machines Corporation Thermally assisted MRAM with a multilayer encapsulant for low thermal conductivity

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113015A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법, 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Also Published As

Publication number Publication date
US20140322829A1 (en) 2014-10-30
US9087984B2 (en) 2015-07-21
US20130037892A1 (en) 2013-02-14
US8809977B2 (en) 2014-08-19

Similar Documents

Publication Publication Date Title
US11925122B2 (en) Magnetoresistive structure having two dielectric layers, and method of manufacturing same
KR102099879B1 (ko) 자기 소자
KR101331511B1 (ko) 보호 측벽 패시베이션을 이용하는 자기 엘리먼트
JP5502627B2 (ja) 磁気ランダムアクセスメモリ及びその製造方法
KR101659106B1 (ko) Ｓｔｔ-ｍｒａｍ 셀 구조들
US8357982B2 (en) Magnetic memory
US6379978B2 (en) Memory cell configuration in which an electrical resistance of a memory element represents an information item and can be influenced by a magnetic field, and method for fabricating it
JP2010114143A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2007273493A (ja) 磁気メモリ装置及びその製造方法
KR20170037716A (ko) 자기 메모리 장치 및 그 제조 방법
KR20160090954A (ko) 자기 메모리 소자 및 그 제조 방법
US8685757B2 (en) Method for fabricating magnetic tunnel junction
US20150069554A1 (en) Magnetic memory and method of manufacturing the same
KR20130008836A (ko) 자기터널 접합 소자 및 그 제조방법
US9087984B2 (en) Semicondcutor device and method for fabricating the same
KR101049651B1 (ko) 자기저항 메모리셀, 및 이를 포함하는 메모리 소자의 제조 방법
JP5691604B2 (ja) 磁気トンネル接合素子及び磁気ランダムアクセスメモリ
KR20020046036A (ko) 반도체소자의 제조방법
KR20130103125A (ko) 자기 소자
KR20120108297A (ko) 저항 메모리 소자 제조 방법
JP2008251796A (ja) 磁気記録装置
KR20100104497A (ko) 자기터널접합 소자를 포함하는 반도체 메모리 소자 및 그의제조 방법
JP2011171430A (ja) 磁気記憶装置
JP2010045387A (ja) スピンメモリ
KR20120063320A (ko) 수평 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid