JP6161026B2 - 磁気メモリ - Google Patents

Description

本発明の実施形態は、磁気メモリに関する。

ＭＲＡＭ (Magnetoresistive Random Access Memory)は磁化の反転を使ったメモリであり、スピン注入による書き込みを用いたスピン注入ＭＲＡＭは高速性、高集積性、耐久性に優れており、汎用的な不揮発ランダムアクセスメモリとして期待されている。

スピン注入ＭＲＡＭの記憶素子としてＭＴＪ(Magnetic Tunnel Junction)素子が用いられる。このＭＴＪ素子は、メモリの書き込み動作によって磁化の方向が可変の磁性層を含む記憶層と、磁化の方向が一方向に固定している磁性層を含む参照層と、記憶層と参照層の間に挟まれトンネル障壁を作るトンネル障壁層とを備えている。記憶層と参照層の磁化が平行状態かまたは反平行状態かによって、ＭＴＪ素子の膜面に垂直に通電した場合の電気抵抗が低抵抗状態あるいは高抵抗状態になる。この平行状態と反平行状態との抵抗差を用いて、ＭＴＪ素子からデータ（情報）を読み出すことができる。

スピン注入による書き込みは、ＭＴＪ素子の膜面に垂直方向に電流を流すことによって、記憶層の磁化を反転させることにより行う。例えば、反平行状態から平行状態に磁化を反転させる場合には参照層から記憶層に電子が流れる方向に通電する。電流の向きは逆に記憶層から参照層に向かう方向になる。この通電により記憶層の磁化に対して、参照層の磁化と平行に向くようなスピントルクが働き、ある閾値以上の電流の電流を通電することにより記憶層の磁化を反転させることができる。一方、平行状態から反平行状態に磁化を反転させる時には記憶層から参照層方向に電子が流れる方向に通電を行う。スピントルクは記憶層の磁化に対して、参照層の磁化に反平行となるように働く。このように通電方向を変えることにより、データの書き換えが可能になる。

スピン注入書き込みを用いた抵抗変化型メモリにおいては、読み出し時と、書き込み時とは、ＭＴＪ素子に対して同じ経路で電流を印加する。そのため、潜在的に読み出し時にデータが書き換わってしまうリードディスターブのリスクを負っている。このリスクを回避するために、読み出し時にＭＴＪ素子に通電する読み出し電流を、書き込み時にＭＴＪ素子に通電する書き込み電流よりも小さく設定する方法が取られている。この技術により、リードディスターブが生じる確率は低減される。しかし、読み出し電流を下げることは読み出し感度の低下を引き起こすことになる。このため、実用的な読み出し電流には下限がある。

そこで、このリードディスターブが生じるのを回避するため、読み出し電流のパルス幅を書き込み電流のパルス幅より小さくすることで、リードディスターブが生じる確率を低減する方法が提案されている。しかし、高速動作が必要なメモリでは、書き込み動作の高速化の要請から書き込み電流のパルス幅が小さくなる。そのため、読み出し電流のパルスはさらに短パルスで行う必要があるが、読み出し感度や電流パルスの配線遅延の問題のため、読み出し電流のパルス幅にも下限がある。

米国特許出願公開明細書第２０１２／００６９６４７号 特開２００５−１８３５７９号公報

Shiota et al., Nature Nanotech. 4, 158 (2009) Kanai et al., Appl. Phys. Lett. 101, 122403 (2012) Bonell et al., Appl. Phys. Lett. 98, 232510 (2011)

本実施形態は、リードディスターブが生じるのを回避することができる磁気メモリを提供する。

本実施形態の磁気メモリは、磁化の向きが固定された第１磁性層と、磁化の向きが可変である第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、を有する磁性積層構造と、前記第１磁性層に対して前記トンネル障壁層と反対側の前記磁性積層構造の第１面に設けられた第１電極と、前記第２磁性層に対して前記トンネル障壁層と反対側の前記磁性積層構造の第２面に設けられた第２電極と、前記磁性積層構造の前記第１面および前記磁性積層構造の前記第２面と異なる前記磁性積層構造の側面に設けられた絶縁膜と、前記絶縁膜を挟んで前記磁性積層構造の前記側面に設けられ、読み出しの際に電圧が印加される制御電極と、を有するＭＴＪ素子を少なくとも１個備え、前記読み出しの際に前記制御電極に印加される電圧は、前記第２磁性層の磁化反転のエネルギー障壁が大きくなる電圧である。

磁化が膜面に垂直な磁性層の側面に電圧を印加することによる、磁化反転に必要なエネルギー障壁の制御の原理を説明する図。 第１実施形態による磁気メモリのＭＴＪ素子を示す断面図。 図３（ａ）乃至図３（ｃ）は、第１実施形態による磁気メモリにおける記憶層と制御電極との配置を説明する図。 図４（ａ）乃至図４（ｃ）は、第２実施形態による磁気メモリの断面図。 図５（ａ）、図５（ｂ）は、メモリセルアレイを説明する図。 メモリセルを選択して読み出し、書き込みを行なう時のビット線および制御配線の電位設定の一例を示す図。 第２実施形態の磁気メモリの回路構成の一例を示す回路図。 第３実施形態の磁気メモリにおける記憶層と制御電極との配置関係を説明する斜視図。

実施形態を説明する前に、実施形態に至った経緯を説明する。

（原理）
磁性層と絶縁膜の積層構造の上下に配置した電極に電圧を印加することにより、電圧を印加した方向の磁気異方性エネルギーが変化する現象が知られている。この現象は磁性層と絶縁膜との界面近傍に誘起された電荷と、磁性層のスピン偏極電子との相互作用によって生じる。

本発明者達は、磁化が膜面に垂直な磁性層とその側面に絶縁膜を挟んで設けられた電極間に電圧を印加することによって、磁化反転のエネルギー障壁を高効率で制御することができることを初めて見出した。ここで、膜面とは、磁性層の上面を示す。その原理を図１（ａ）乃至１（ｄ）を参照して説明する。図１（ａ）は原理を説明するための単純化したモデルを示す。このモデルは、円板状の磁性層２と、この磁性層２の側面を囲む絶縁膜４と、この絶縁膜４を挟んで磁性層２と反対側に設けられた制御電極６とを有している。

この磁性層２はＭＴＪ素子の記憶層を模擬した物である。制御電極６と磁性層２との間には電圧を印加することができるようになっている。例えば、図１（ｂ）、１（ｃ）に示すように、制御電極６には電源８が接続されており、磁性層２の電位はゼロ電位に固定される。太い矢印は磁化３を示している。磁化３は、全て同じ方向を向いているマクロスピンモデルであると仮定している。図１（ｂ）は磁化が膜面内の方向（以下、面内方向ともいう）を向いた場合の図１（ａ）に示すモデルの水平断面を示す。磁性層２においては、膜面に対して垂直方向が磁化容易軸であるので、図１（ｂ）は磁化３が磁化困難軸を向いた状態を示している。ただし、磁性層２の形状は円板状であるので、磁化が面内方向を向いていれば、面内のどの方向を向いていてもエネルギー的には等価である。

図１（ｂ）に示すように円板の中心を原点とし、膜面内にｘ軸およびｙ軸を設け、磁化３の向いている方向をｘ軸とする。制御電極６と磁性層２との間に電圧を印加すると、それに応じて絶縁膜４と磁性層２の界面に電荷が誘起され、界面に対して垂直方向の磁気異方性エネルギーが変化する。

例えば、ＭｇＯからなる絶縁膜と、Ｆｅを含み磁化が面内方向である磁性層との界面においては、磁性層に対して絶縁膜と反対側に設けた電極に負の電圧を印加することにより、界面に垂直な方向の磁気異方性エネルギーが増加して界面に垂直な方向がより安定状態になる。また、上記電極に正の電圧を印加することにより界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行な方向、すなわち界面の法線に対して垂直な方向がより安定状態になる。

また、垂直磁気異方性を持つＣｏＦｅＢと、ＭｇＯと、ＣｏＦｅＢとの積層構造を有するＭＴＪ素子でも、同様に電圧を印加することによって磁気異方性エネルギーが変化することが知られている。つまり、ＭｇＯからなるトンネル障壁層に対して記憶層側に設けられた電極に負の電圧、参照層側に設けられた電極に正の電圧を印加することによって記憶層の垂直磁気異方性エネルギーが減少する。また、記憶層側に設けられた電極に正の電圧、参照層側に設けられた電極に負の電圧を印加することによって記憶層の垂直磁気異方性エネルギーが増加する。

また、磁性層と反対側に設けられた電極に正の電圧を印加することで界面に垂直方向の磁気異方性エネルギーが増加することも知られている。例えば、磁化が膜面に垂直な、Ｌ１_０構造のＦｅＰｄからなる磁性層とＭｇＯからなる絶縁層との積層膜（ＭｇＯ／ＦｅＰｄ）に電圧を印加した場合について考える。ＦｅＰｄからなる磁性層側に設けられた電極に対してＭｇＯからなる絶縁層側に設けられた電極に正の電圧を印加した場合に垂直磁気異方性エネルギーが増加し、逆に負の電圧を印加した場合に垂直磁気異方性エネルギーが減少することが知られている。

図１（ａ）に示すモデルにおいては、絶縁膜４との界面は磁性層２の側面を覆う形で設けられているので、界面の各点の微小領域における磁気異方性エネルギーの変化量を全ての側面について積分することにより、磁性層２全体の磁気異方性エネルギーの変化量を求めることができる。磁化の方向が界面に対して垂直の場合における、界面の単位面積当たりの磁気異方性エネルギーの変化量をＫｓとする。図１（ｂ）に示すように、磁化の方向（ｘ軸方向）に対して方位角θの方向における点において、界面の法線ベクトル５と磁化の方向とがなす角はθとなる。よって、この点における界面の微小領域に印加された電界に起因する磁気異方性エネルギーの変化量δＥ_ｓは、
δＥ_ｓ＝Ｋ_ｓｃｏｓ^２θδＳ （１）
で表される。ここで、δＳは界面の微小領域の面積である。このエネルギー変化量δＥ_ｓを界面全体で積分することにより、印加電圧による磁気異方性エネルギーの変化量が得られ、その値は、

となる。ここで、Ｓは界面全体の面積である。

一方、図１（ｃ）は、モデルの磁性層２の磁化が、容易軸である垂直方向を向いている状態を示す図である。この場合、法線ベクトル５と磁化３の成す角度θが直角になるため、（１）式の値は界面の全ての点でゼロになる。そのため、界面全体で積分した磁気異方性エネルギーの変化量Ｅ_ｓもゼロになる。

図１（ｄ）は、磁性層２のポテンシャルエネルギーを磁化の方向に対して模式的にプロットした図である。ポテンシャルエネルギーが極小となる２つの状態は磁化３が膜面に対して垂直でそれぞれ、上向きおよび下向きの状態を表している。ポテンシャルエネルギーが極大となる状態は磁化３が膜面方向を向いている状態を表している。磁化反転のエネルギー障壁は、これらのポテンシャルエネルギーの差になる。実線１０は制御電極６の電位が磁性層２と等しい場合のポテンシャルエネルギーを示しており、この条件における反転に必要なエネルギー障壁をΔＥで示している。一方、鎖線１１および鎖線１２は磁性層２と制御電極６との間に電圧を印加した状態におけるポテンシャルエネルギーを示している。

印加電圧による磁気異方性エネルギーの変化量Ｅ_ｓが正の場合には、磁化が面内方向を向いているポテンシャルの極大状態は電圧を印加しない場合と比較して安定になるので、ポテンシャルエネルギーの極大値が｜Ｅ_ｓ｜だけ減少することになる。この状態の例を鎖線１２に示す。逆に変化量Ｅｓが負の場合にはポテンシャルの極大状態が不安定になり、鎖線１１で示すようにポテンシャルエネルギーの極大値が｜Ｅ_ｓ｜だけ増加することになる。このように電圧を印加することにより、ポテンシャルエネルギーの極大値が｜Ｅ_ｓ｜だけ変化する。

一方、ポテンシャルエネルギーの極小値は、図１（ｃ）で説明したように電圧の印加によって変化しない。その結果、界面に電圧を印加することにより磁化反転のエネルギー障壁ΔＥが変化することになる。磁性層２と絶縁膜４との界面における垂直磁気異方性エネルギーが増加する極性に電圧を印加した場合には、ΔＥが減少し、界面における垂直磁気異方性エネルギーが減少する極性に電圧を印加した場合にはΔＥが増加する。その変化量の絶対値は（２）式で与えられる値と等しくなる。

なお、図１（ｄ）からわかるように、記憶層の磁化反転のエネルギー障壁ΔＥが大きくなることは、記憶層の磁化が反転しにくくなることを意味しているので、このエネルギー障壁ΔＥを記憶保持エネルギーと言い換えることも可能である。

また、電圧の印加による、スピン偏極に寄与する電子軌道の占有状態の再配置を誘起した際に、各軌道を占める電子の占有率の依存性により、側壁への電圧印加によっても膜面に垂直方向の磁気異方性を直接制御することもできる場合がある。この場合、界面磁気異方性だけでなく、高い結晶磁気異方性を有する材料の垂直磁気異方性を直接制御することができる。

次に、ＭＴＪ素子の記憶層の側面に電圧を印加することによる、垂直磁気異方性エネルギーの変化率についての見積もり計算を単純化したモデルについて行なった結果を説明する。図１（ｂ）に示したように磁性層２の半径をａ、磁性層２と制御電極６との間の絶縁膜４の厚さをｂ、図１（ｃ）に示すように磁性層２の厚さをｔとする。この構造において、磁性層２、絶縁膜４、および制御電極６が形成する円筒型コンデンサの静電容量Ｃは下記の式（３）で表される。

ここで、ε_０＝８．８５×１０^−１２（Ｆ／ｍ）は真空の誘電率、ε_ｒは絶縁膜４の比誘電率を表す。磁性層２と電極６との間に電圧Ｖ（Ｖ）を印加することによって生じる表面蓄積電荷量は（３）式より

となる。また、電荷蓄積が生じる表面積はＳ＝２πａｔである。

界面の単位面積当たりの磁気異方性エネルギーの変化量Ｋ_ｓは、界面の単位面積当たりに生じる電荷量に比例し、

とおける。ここで、ｃ_ｓは比例定数であり、磁性層２の材料やその界面状態によって決まる。ｃ_ｓが大きいほど、電圧の印加による磁気異方性エネルギーの変化の効率が良いことになる。

（２）式、（４）式および（５）式を用いて、界面に電圧を印加することによる磁化反転エネルギー障壁の変化量は、

で表される。

したがって、磁気異方性エネルギーの変化の効率を改善するためには、比例定数ｃ_ｓの大きな材料の磁性層２と、この磁性層２との界面を形成する高誘電率の絶縁膜４とを用いてε_ｒを増大させればよい。

（第１実施形態）
第１実施形態による磁気メモリについて図２乃至図３（ｃ）を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１個のメモリセルを有し、このメモリセルは、記憶素子として図２に示すＭＴＪ素子２０を備えている。このＭＴＪ素子２０は、下部電極２１と、下部電極２１上に設けられた磁性層２２と、磁性層２２上に設けられたトンネル障壁層２３と、トンネル障壁層２３上に設けられた磁性層２４と、磁性層２４上に設けられた上部電極２６と、を備えている。ＭＴＪ素子２０は、磁性層２２、トンネル障壁層２３、および磁性層２４を有する積層構造２５の側面に設けられた絶縁膜２７と、絶縁膜２７の積層構造２５と反対側の面上に設けられた制御電極２８と、を更に備えている。なお、図２では、絶縁膜２７は、積層構造２５の側面に設けられる他に、下部電極２１の上面に延在するとともに上部電極２６の側面の一部にも設けられている。また、磁性層２２および磁性層２４の膜面形状は、図１（ａ）で説明した円形状であってもよいし、閉曲線で囲まれた任意の形状であってもよい。

磁性層２２および磁性層２４のうちの一方は、磁化の方向が膜面に垂直でかつ固定された参照層であり、他方は磁化の方向が膜面に垂直でかつ可変である記憶層である。ここで、磁化の方向が固定とは、下部電極２１と上部電極２６との間に書き込み電流を流したときに、書き込み電流を流す前後で、磁化の方向が変わらないことを意味する。また、磁化の方向が可変であるとは、下部電極２１と上部電極２６との間に書き込み電流を流したときに、書き込み電流を流す前後で、磁化の方向が変化可能であることを意味する。図２では、磁性層２２が参照層で、磁性層２４が記憶層である。しかし、図２に示す場合と逆に、磁性層２２が記憶層で、磁性層２４が参照層であってもよい。

制御電極２８は、少なくとも記憶層となる磁性層の側面に、例えば図２では磁性層２４の側面に絶縁膜２７を挟んで設けられていればよい。このとき、図３（ａ）に示すように、制御電極２８は記憶層となる磁性層２４の側面を取り囲むように設けられていてもよい。また、制御電極２８として、図３（ｂ）に示すように、記憶層となる磁性層２４の側面に、複数個（図面上では２個）に分割された制御電極２８ａ、２８ｂが絶縁膜２７を挟んで設けられていてもよい。また、図３（ｃ）に示すように、記憶層となる磁性層２４の側面の一部に絶縁膜２７を挟んで設けられていてもよい。このように、本実施形態においては、少なくとも記憶層となる磁性層の側面に絶縁膜２７を挟んで制御電極２８が設けられている。なお。図３（ａ）乃至図３（ｃ）は、記憶層となる磁性層の膜面に平行な面で切断した断面図である。

ＭＴＪ素子２０の記憶層となる磁性層としては、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）およびニッケル（Ｎｉ）等の磁性元素から選択された１つの磁性元素を含む金属、これらの磁性元素を少なくとも１個含む合金、またはこれらの磁性元素を少なくとも１個含む酸化物（フェライト）が用いられる。また、希土類元素ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）およびテルビウム（Ｔｂ）などと、磁性元素とを含む化合物または合金からなる層を用いることもできる。また、記憶層としては、第１磁性膜と、第２磁性膜と、第１および第２磁性膜との間に設けられた非磁性膜とを備えた積層構造を有していてもよい。

また、参照層となる磁性層としては、磁性元素としてのＦｅ、ＣｏおよびＮｉからなる群からなる少なくとも１つの元素とＰｔ、Ｐｄ、ＲｕおよびＲｅからなる群から選択された少なくとも１つの元素との合金層、規則合金層、またはこれらの層が複数積層された多層積層構造を用いることができる。また、参照層としては、第１磁性膜と、第２磁性膜と、第１および第２磁性膜との間に設けられた非磁性膜とを備えた積層構造を有していてもよい。この場合、第１および第２磁性膜は非磁性膜を挟んで磁気結合している。

また、トンネル障壁層２３としては、例えばＭｇＯ、またはＡｌ_２Ｏ_３等の酸化物の薄膜等を用いることができる。

また、絶縁膜２７としては、例えばシリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、セリウム（Ｃｅ）、ストロンチウム（Ｓｒ）、タンタル（Ｔａ）、およびチタン（Ｔｉ）からなる群から選択された少なくとも１つの元素を含む酸化物、窒化物、ならびにフッ化物などからなる層を用いることができる。また、絶縁膜２７としては、電圧を印加することによるエネルギー障壁の制御の効率を向上させるため、比誘電率の高い誘電体を用いることが好ましい。絶縁膜２７の膜厚は、エネルギー障壁を制御する制御電極２８と、ＭＴＪ素子２０の積層膜２５との間の電圧によって発生するリーク電流が、ＭＴＪ素子２０の書きこみ時や読み出し時にＭＴＪ素子２０の上部電極２６と下部電極２１間に通電する電流よりも充分小さくなるように設定する必要がある（第１の要件）。しかし、一方では、電圧による異方性エネルギーの制御は絶縁膜２７の膜厚が薄い方が、制御の効率が高くなる（第２の要件）。そのため、これら第１および第２の要件の両方を満たす膜厚に設定する必要がある。実際には絶縁膜２７の材料、およびＭＴＪ素子２０を構成する磁性層２２、２４の材料によって好ましい値は異なるが、１ｎｍ〜１０ｎｍの範囲で設定することが好ましい。

（動作方法）
次に、第１実施形態の磁気メモリの動作方法について説明する。

（読み出し動作）
まず、読み出し動作について説明する。ＭＴＪ素子２０に記憶されているデータを読み出す時には、図２に示す上部電極２６と下部電極２１間に通電を行い、ＭＴＪ素子２０の記憶層２４の磁化が参照層２２の磁化と平行（低抵抗）状態であるかまたは反平行（高抵抗）状態であるかを読み取る。読み出し電流を通電する際に、記憶層２４と制御電極２８との間に電圧の印加を行ない、図１（ｄ）の鎖線１１で示したようにエネルギー障壁を大きくする。例えば、記憶層２４の材料として垂直磁化を有するＣｏＦｅＢを用いた場合、あるいはこれと同じ極性の電圧効果、つまり制御電極に記憶層よりも高い電位を印加した場合に界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行な方向、すなわち界面の法線に対して垂直な方向がより安定状態になる特性を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して正の電位になるように設定する。一方、記憶層２４としてＬ１_０構造のＦｅＰｄを用いた場合、あるいはこれと同じ極性の電圧効果、つまり制御電極に記憶層よりも低い電位を印加した場合に界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行な方向、すなわち界面の法線に対して垂直な方向がより安定状態になる特性を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して負の電位になるように設定する。この操作により、読み出し電流で記憶層２４の磁化が反転する確率が小さくなり、リードディスターブが生じるのを防ぐことができる。

（データ保持状態）
ＭＴＪ素子２０に書き込みも読み出しも行なわないデータ保持状態では、制御電極２８の電位は記憶層２４に対してほぼ同電位、例えば電位差が０．１Ｖ以内になるように設定する。例えば、制御電極２８と、上部電極２６および下部電極２１の一方とを電気的に接続することで実現される。この場合、記憶層２４のポテンシャルエネルギーは図１（ｄ）の実線１０で示した状態になる。データ保持状態のエネルギー障壁ΔＥは、必要なデータ保持時間（例えば１０年）の間に熱擾乱により磁化が反転してしまわないように充分大きくなるように設定する必要がある。

また、データ保持状態では、磁化反転に必要なエネルギー障壁ΔＥが大きくなるように制御電極２８の電位を設定してもよい。この場合でも、データ保持時間が長くなるので弊害は発生しない。

（書きこみ動作）
書き込み動作時にはＭＴＪ素子２０の上部電極２６と下部電極２１との間に通電を行い、スピン注入書き込みによって記憶層２４の磁化を反転させる。書き込み電流の印加時における制御電極２８の電位は、記憶層２４と制御電極２８との間がほぼ同電位、例えば電位差が０．１Ｖ以内になるように設定するか、あるいは反転に必要なエネルギー障壁ΔＥが小さくなるように電位を印加する。ほぼ同電位に設定した場合には、記憶層２４の磁化のポテンシャルエネルギーは図１（ｄ）の実線１０に示す程度になるので、反転に必要なエネルギー障壁ΔＥは読み出し時の値よりも小さくなって、書きこみに必要な電流の増大を防ぐことができる。

また、書き込み電流の印加時に、図１（ｄ）の鎖線１２に示すように、反転に必要なエネルギー障壁ΔＥが小さくなるように、制御電極２８に電圧を印加しても良い。この場合、電圧の極性は、読み出し時に印加する電圧とは逆向きになる。つまり、記憶層２４の材料として、垂直磁化を有するＣｏＦｅＢを用いた場合、あるいはこれと同じ極性の電圧効果を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して負の電位になるように設定する。一方、記憶層２４としてＬ１_０構造のＦｅＰｄを用いた場合、あるいはこれと同じ極性の電圧効果を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して正の電位になるように設定する。この操作により、書き込み時の反転に必要なエネルギー障壁ΔＥが小さくなるため、スピン注入書き込みの書き込み電流を小さくすることができる。

なお、第１実施形態の磁気メモリが複数個のメモリセルを有し、同じ配線に接続している複数のメモリセルの制御電極に同時に電圧が印加されると、書き込みを行わないＭＴＪ素子もエネルギー障壁が下がることによる誤書き込みのリスクが発生する。そのため、書き込み時の電圧の印加は誤書き込みが起きない程度に制限する必要がある。

以上説明したように、第１実施形態によれば、記憶層の磁化の反転に必要なエネルギー障壁を高効率で制御することが可能となり、リードディスターブが生じるのを回避することができ、かつ書き込みおよび読み出しのパルス幅のばらつきや変動に対してマージンをとることのできる磁気メモリを提供することができる。

（第２実施形態）
第２実施形態による磁気メモリについて図４（ａ）乃至図６を参照して説明する。この第２実施形態の磁気メモリのメモリセルアレイの断面図を図４（ａ）乃至４（ｃ）に示す。図４（ａ）は図４（ｂ）に示す切断線Ａ−Ａで切断した断面図、図４（ｂ）は図４（ａ）に示す切断線Ｂ−Ｂで切断した断面図、図４（ｃ）は図４（ａ）に示す切断線Ｃ−Ｃで切断した断面図である。

この第２実施形態の磁気メモリは、マトリクス状、例えば４行×４列に配列された複数のメモリセルを有し、各メモリセルは、第１実施形態で説明したＭＴＪ素子２０_１１、２０_１２、２０_２１、２０_２２を記憶素子として有している。各ＭＴＪ素子２０_ｉｊ（ｉ＝１，２、ｊ＝１，２）は、下側電極２１と、磁性層２２と、トンネル障壁層２３と、磁性層２４と、上側電極２６と、がこの順序で積層された積層構造２５Ａを有している。この積層構造２５Ａの周囲は絶縁膜２７によって覆われており、その外側の周囲に制御電極２８が設けられている。各ＭＴＪ素子２０_ｉｊ（ｉ＝１，２、ｊ＝１，２）においては、制御電極２８は、記憶層となる磁性層２４の側面を、絶縁膜２７を挟んで取り囲むように設けられている。そして、同じ行に配列されたＭＴＪ素子、例えばＭＴＪ素子２０_１１、２０_１２の制御電極２８は電気的に接続され共通の制御配線になっている。

図５（ａ）、５（ｂ）を参照して、第２実施形態のメモリセル構造を説明する。図５（ａ）に示すように、ＭＴＪ素子２０_１１〜２０_２２の上部電極２６にはビット線が接続されており、ＭＴＪ素子２０_１１とＭＴＪ素子２０_２１の上部電極２６に接続しているビット線をＢＬ＜ｔ＞とし、ＭＴＪ素子２０_１２とＭＴＪ素子２０_２２の上部電極２６に接続しているビット線をＢＬ＜ｔ＋１＞とする。

一方、制御配線はビット線と交差する方向に配置されており、ＭＴＪ素子２０_１１とＭＴＪ素子２０_１２の側面に絶縁膜２７を挟んで設けられた制御電極２８に接続された配線を制御配線ＥＬ＜ｓ＞とし、ＭＴＪ素子２０_２１とＭＴＪ素子２０_２２の側面に絶縁膜２７を挟んで設けられた制御電極２８に接続された配線をＥＬ＜ｓ＋１＞とする。

図５（ｂ）はＭＴＪ素子２０_１１を含むメモリセル４０を示す図である。図５（ａ）では省略されているが、ＭＴＪ素子２０_１１の下部電極２１は、選択トランジスタ３０のソースおよびドレインの一方に接続されている。選択トランジスタ３０のソースおよびドレインの他方は、ビット線ｂＢＬ＜ｔ＞に接続されている。また、選択トランジスタ３０のゲートにはワード線ＷＬ＜ｓ＞が接続されている。ワード線ＷＬ＜ｓ＞は制御配線ＥＬ＜ｓ＞と並行に配置される。図５（ｂ）は、ＭＴＪ素子２０_１１を含むメモリセルを例にとって説明した図であるが、他のメモリセルも同様の構成となっている。

図５（ａ）に示すＭＴＪ素子２０_１１を選択して読み出し、書き込みを行なう時のビット線および制御配線の電位設定の一例を図６に示す。先に説明したようにＣｏＦｅＢからなる磁性層等のように、制御電極２８の電位を記憶層２４の電位より高く設定することにより、エネルギー障壁が大きくなり、記憶層２４の磁化の向きが安定する場合と、逆にＦｅＰｄからなる磁性層のように制御電極２８の電位を記憶層２４の電位よりも低く設定することで記憶層２４の磁化が安定する場合とで、電位の設定が異なる。ここでは電位設定の１例として、書き込み時のビット線電位を０．５Ｖ、読み出し時のビット線電位を０．３Ｖと仮定する。

ＣｏＦｅＢからなる磁性層等のように制御電極２８の電位を記憶層２４の電位より高く設定することにより、エネルギー障壁が大きくなり記憶層２４の磁化が安定する場合、書き込み時には制御配線ＥＬ＜ｓ＋１＞の電位は、高電位（例えば１．５Ｖ）に設定し、接続しているＭＴＪ素子の記憶層２４の磁化を安定化する。

一方、選択されたセルが接続している制御配線ＥＬ＜ｓ＞は、書き込みを行なうＭＴＪ素子２０_１１の記憶層２４の電位（例えば０．５Ｖ）と同程度かそれ以下の電位に設定する。これにより、ＭＴＪ素子２０_１１の記憶層２４のエネルギー障壁の増大による、書き込み電流の増大を防ぐことができる。このような設定を行なった状態で、ビット線ＢＬ＜ｔ＞にパルス電圧を印加し、ＭＴＪ素子２０_１１に書き込みを行なう。その間、ビット線ＢＬ＜ｔ＋１＞は０Ｖに固定しておく。これにより、ＭＴＪ素子２０_１２も記憶層２４の電位よりも制御電極２８の電位の方が高い状態に維持され、誤書き込みを防ぐことができる。

一方、読み出し時には制御配線ＥＬ＜ｓ＞および制御配線ＥＬ＜ｓ＋１＞は、共に高電位（例えば１．５Ｖ）に設定する。この状態で、ビット線ＢＬ＜ｔ＞に読み出しのパルス電位を印加し、ＭＴＪ素子２０_１１の記憶層２４の磁化の状態をセンスアンプで検出する。この間、ビット線ＢＬ＜ｔ＋１＞は０Ｖに固定しておく。

ＦｅＰｄからなる磁性層のように制御電極２８の電位を記憶層２４の電位よりも低く設定することで記憶層２４の磁化が安定する場合、制御配線ＥＬ＜ｓ＋１＞の電位は０Ｖに設定し、非選択セルの誤書き込みを防ぐ。書き込み時には制御配線ＥＬ＜ｓ＞は書き込みを行なうメモリセルの記憶層２４の電位（例えば０．５Ｖ）かそれ以上の電位に設定し、反転電流が増大しないようにする。この状態でビット線ＢＬ＜ｔ＞に書き込み電圧パルス（例えば０．５Ｖ）を印加し、書き込みを行なう。この間、ビット線ＢＬ＜ｔ＋１＞は高電位（例えば１．５Ｖ）を維持する。

一方、読み出し時には制御配線ＥＬ＜ｓ＞および制御配線ＥＬ＜ｓ＋１＞は共に０Ｖに設定する。ビット線ＢＬ＜ｔ＞に読み出し電圧（例えば０．３Ｖ）を印加し、ＭＴＪ素子２０_１１の磁化状態をセンスアンプで検出する。このような動作により、リードディスターブを回避することが可能になる。この間、ビット線ＢＬ＜ｔ＋１＞は高電位（例えば１．５Ｖ）を維持する。

なお、上記説明では、書き込み時に必要な電圧はＭＴＪ素子における記憶層の磁化を参照層の磁化に対して平行状態にする時の書き込みと、反平行状態にする時の書き込みでは異なるが、説明を簡単にするために１例のみ示し、詳細な説明は省略している。すなわち、この例は、記憶層が参照層に対して選択トランジスタと反対側にあるＭＴＪでは平行状態にする書き込みになる。実際にはそれぞれの書き込みや読み出しの条件によって、各ビット線および制御配線の電位を調整する。

次に、第２実施形態の磁気メモリの回路図の一例を図７に示す。メモリセルアレイ１００内のメモリセル４０は、図５（ｂ）に示したものと同じであり、第１のビット線（導電線）ＢＬ＜ｔ＞，ＢＬ＜ｔ＋１＞、第２のビット線（導電線）ｂＢＬ＜ｔ＞，ｂＢＬ＜ｔ＋１＞、ワード線（導電線）ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞、および制御配線（導電線）ＥＬ＜ｓ＞，ＥＬ＜ｓ＋１＞に接続される。

第１のビット線ＢＬ＜ｔ＞，ＢＬ＜ｔ＋１＞は、ビット線選択回路１１０を介して、書き込み回路１２０および読み出し回路１３０に接続される。ビット線選択回路１１０は、制御信号Ａｙｎ＜ｔ＞，Ａｙｎ＜ｔ＋１＞によりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１１２＜ｔ＞、１１２＜ｔ＋１＞を備える。

書き込み回路１２０は、制御信号ＳＲＣｎ，ＳＮＫｎによりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１２２ａ、１２２ｂを備える。

また読み出し回路１３０は、制御信号ＳＲＣｒによりオン／オフ制御されるスイッチ素子（ＦＥＴ）１３０ａとセンスアンプ１３０ｂとを備える。

第２のビット線ｂＢＬ＜ｔ＞，ｂＢＬ＜ｔ＋１＞は、ビット線選択回路１１５を介して、書き込み回路１２５および読み出し回路１３５に接続される。ビット線選択回路１１５は、制御信号Ａｙｓ＜ｔ＞，Ａｙｓ＜ｔ＋１＞によりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１１７＜ｔ＞，１１７＜ｔ＋１＞を備える。

書き込み回路１２５は、制御信号ＳＲＣｓ，ＳＮＫｓによりそれぞれオン／オフ制御されるスイッチ素子（ＦＥＴ）１２７ａ、１２７ｂを備える。

また、読み出し回路１３５は、制御信号ＳＮＫｒによりオン／オフ制御されるスイッチ素子（ＦＥＴ）１３５を備える。

ワード線ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞は、ワード線選択回路１４０に接続される。ワード線選択回路１４０は、制御信号Ａｘ＜ｓ＞，Ａｘ＜ｓ＋１＞により、ワード線ＷＬ＜ｓ＞，ＷＬ＜ｓ＋１＞をそれぞれ駆動する。

制御配線ＥＬ＜ｓ＞，ＥＬ＜ｓ＋１＞は、制御配線選択回路１５０に接続される。制御配線選択回路１５０は、制御信号Ｂｘ＜ｓ＞，Ｂｘ＜ｓ＋１＞により、制御配線ＥＬ＜ｓ＞，ＥＬ＜ｓ＋１＞をそれぞれ駆動する。

制御回路１６０は制御信号ＳＲＣｎ，ＳＮＫｎ，ＳＲＣｓ，ＳＮＫｓ，ＳＲＣｒ，ＳＮＫｒを生成する。デコーダ１７０は制御信号Ａｙｎ，Ａｙｓ，Ａｘ，Ｂｘを生成する。ただし、制御信号Ａｙｎ，Ａｙｓ，Ａｘ，Ｂｘは対応する全ての制御信号を総称している。

第２実施形態も第１実施形態と同様に、記憶層の磁化の反転に必要なエネルギー障壁を高効率で制御することが可能となり、リードディスターブが生じるのを回避することができ、かつ書き込みおよび読み出しのパルス幅のばらつきや変動に対してマージンをとることのできる磁気メモリを提供することができる。

（第３実施形態）
第３実施形態による磁気メモリについて図８を参照して説明する。第３実施形態による磁気メモリは、少なくとも１個のメモリセルを有し、このメモリセルは記憶素子としてＭＴＪ素子を備えている。このＭＴＪ素子は、図３に示す第１実施形態のＭＴＪ素子において、参照層と記憶層が共に、磁化が膜面に平行な磁性層である。磁化が膜面に平行な磁性層は、素子形状（膜面形状）が長軸と短軸を持つ形状異方性であり、長軸方向が磁化容易軸、短軸方向が磁化困難軸になる。

図８は、第３実施形態の磁気メモリにおける記憶層と制御電極との配置関係を説明する斜視図である。この第３実施形態による磁気メモリのＭＴＪ素子においては、記憶層２４ａの側面に図示しない絶縁膜を挟んで制御電極２８が設けられている。この制御電極２８は、記憶層２４ａの長軸側の側面に沿って、２つの制御電極２８ａ、２８ｂに分割されて配置される。この電極２８ａ、２８ｂに電源８から電圧を印加することにより、第１実施形態と同様に、磁化３が磁化困難軸である短軸方向を向いた時のエネルギー障壁を制御することが可能となり、リードディスターブの確率を低減することができる。なお、図８に示す場合と異なり、図３（ａ）に示すように、記憶層２４ａの側面全体を囲うように制御電極２８を配置した場合には、磁化容易軸である長軸方向にも電界が発生するため、反転のエネルギー障壁の制御効率は悪くなる。しかし、長軸側と短軸側で、記憶層２４ａの側面（界面）の長さが異なるため、短軸側の方が優勢になり、エネルギー障壁の制御は可能である。

第３実施形態も第１実施形態と同様に、記憶層の磁化の反転に必要なエネルギー障壁を高効率で制御することが可能となり、リードディスターブが生じるのを回避することができ、かつ書き込みおよび読み出しのパルス幅のばらつきや変動に対してマージンをとることのできる磁気メモリを提供することができる。

以上説明したように、各実施形態によれば、リードディスターブが生じる確率を低減させることができる。書きこみはスピン注入効果による書きこみが可能であり、書きこみエラーの発生率およびリードディスターブが生じる確率が共に充分小さなメモリ動作の実現が可能になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

２ 磁性層
３ 磁化
４ 絶縁膜
６ 電極
８ 電源
２０ ＭＴＪ素子
２１ 下部電極
２２ 磁性層（参照層）
２３ トンネル障壁層
２４ 磁性層（記憶層）
２５ 積層構造
２６ 上部電極
２７ 絶縁膜
２８ 制御電極
２９ 絶縁膜
３０ 選択トランジスタ
４０ メモリセル

Claims (7)

1. 磁化の向きが固定された第１磁性層と、磁化の向きが可変である第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、を有する積層構造と、
   前記第１磁性層に対して前記トンネル障壁層と反対側の前記積層構造の第１面に設けられた第１電極と、
   前記第２磁性層に対して前記トンネル障壁層と反対側の前記積層構造の第２面に設けられた第２電極と、
   前記第１及び第２面とは異なる前記積層構造の側面に設けられた絶縁膜と、
   前記絶縁膜を挟んで前記積層構造の前記側面に設けられた制御電極と、
   を有する記憶素子と、
   前記制御電極と前記第２磁性層との間に電圧を印加する電圧印加回路と、
   前記第１電極と前記第２電極との間に読み出し電流を流し、前記記憶素子から情報を読み出す読み出し回路と、
   前記第１電極と前記第２電極との間に書き込み電流を流し、前記記憶素子に情報を書き込む書き込み回路と、
   を備え、
   前記書き込み回路によって前記記憶素子に情報を書き込む場合に前記電圧印加回路が印加する電圧の極性は、前記読み出し回路によって前記記憶素子から情報を読み出す場合に前記電圧印加回路が印加する電圧の極性に対して逆向きである磁気メモリ。
2. ソースおよびドレインの一方が前記記憶素子の前記第１および第２電極の一方に接続される選択トランジスタと、
   前記選択トランジスタのゲートに接続される第１配線と、
   前記記憶素子の前記第１および第２電極の他方に接続される第２配線と、
   前記選択トランジスタの前記ソースおよびドレインの他方に接続される第３配線と、
   前記制御電極に接続される第４配線と、
   を更に備えている請求項１記載の磁気メモリ。
3. 前記第１および第２磁性層はそれぞれ、磁化が膜面に垂直である請求項１または２記載の磁気メモリ。
4. 前記第１および第２磁性層はそれぞれ、磁化が膜面に平行である請求項１または２記載の磁気メモリ。
5. 前記制御電極は、前記第２磁性層の前記側面の全てを囲むように設けられている請求項１乃至４のいずれかに記載の磁気メモリ。
6. 前記制御電極は複数個に分割され、分割された部分がそれぞれ前記絶縁膜を挟んで前記第２磁性層の前記側面の一部に設けられている請求項１乃至４のいずれかに記載の磁気メモリ。
7. 前記記憶素子を複数個備え、これらの記憶素子はマトリクス状に配列され、同一行の記憶素子の前記制御電極は互いに接続されている請求項１乃至６のいずれかに記載の磁気メモリ。

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