JP5360774B2 - 磁化制御方法、情報記憶方法、情報記憶素子及び磁気機能素子 - Google Patents

磁化制御方法、情報記憶方法、情報記憶素子及び磁気機能素子 Download PDF

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Description

本発明は、電界による磁化制御方法、及びそれを用いた情報記憶方法、ならびに磁気機能素子の提供に関するものであり、特に不揮発性固体磁気メモリや不揮発性ロジックを構成可能なスピントランジスタに関する。
１９９０年代以降、パーソナルコンピューター、携帯電話といったＩＴ機器が一般家庭、さらには個人レベルで急速な普及を見せ、もはや日常生活に無くてはならない存在にまで押し上げられてきた。これらの普及を支えてきた代表的なメモリＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とフラッシュメモリである。この成長は今後も続き、メモリＬＳＩ市場を牽引する商品は、これまでのパーソナルコンピューター、携帯電話などを中心とした市場から、モバイル端末、情報家電などの第３の市場へと拡大することは確実と見られている。これらのデバイスに使用されるメモリやロジック回路には大容量及び高速応答に加え、低消費電力駆動が要求される。特にメモリに関しては、低消費電力の観点から不揮発性を有することが必須となり、上記特性をすべて満たしうるユニバーサルメモリの開発が活発に行われている。現在すでに普及している不揮発性メモリとしてはフラッシュメモリが挙げられるが、電荷注入を原理としているため、書込み速度がμｓオーダーと遅く、かつ書き換え回数も１０6台と低いなどの面でユニバーサルメモリとしては克服すべき問題を多く抱えているのが現状である。
これに対し、最近注目を集めている不揮発性メモリが磁気抵抗効果型固体磁気メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である（例えば非特許文献１を参照）。ＭＲＡＭでは、磁性素子を含む積層構造体がマトリックス状に配置され、個々の素子記録情報が磁性素子の有する磁気抵抗効果を利用して読み出される。情報の書込みは磁性素子の磁化方向を制御することにより行われる。磁化状態を記録状態に置き換えるため原理的に不揮発性であるため、低消費電力性、高速性、大容量性、書込み耐性、及び半導体との整合性などすべての条件を満たしうる不揮発性メモリとして期待されている。ただし、書込み方法に関してはＧｂｉｔ級を超える大容量を考えた際に消費電力が大きくなる可能性が高いため、問題視されている。
ＭＲＡＭで利用され得る磁化方向の制御方法としてこれまで大まかに２種類の方法が提案されている。１つは古典的な電流磁場を用いる方法であり、目的の磁性素子の極近接に配置された配線を利用する。しかしこの方法は（１）磁性素子のサイズが小さくなるほど、必要な電流が大きくなる、（２）配線からの漏れ磁場により目的の磁性素子に近接する磁性素子に書込みエラーが発生するといった点が問題となるため、Ｇｂｉｔ級の大容量化には適応できないと考えられている。この問題を解決可能と期待されている方法がもう一つの方法であるスピン注入磁化反転を用いる方法である（非特許文献２を参照）。スピン注入磁化反転は、伝導電子のスピン角運動量を反転させる磁性素子の局在スピンに直接的に移行することにより生じる現象であり、反転に必要な電流密度は素子サイズに依存しないため、原理的には素子サイズが小さくなるほど必要な書込み電流が小さくなるという特徴を有する。そのため、次世代ＭＲＡＭの有力な書込み方法として注目されているが、現状では書込みに必要な臨界電流密度を十分に下げることに成功しておらず、競合メモリを凌駕するだけの低消費電力化には成功していない。
これに対し素子に対する電界効果によって磁気的な応答を誘起する手法もこれまでにいくつか提案されている。例えば非特許文献３には、非常に薄い半導体層を強磁性層２層で挟んだサンドイッチ構造において、半導体層を介して生じる磁気的な層間交換結合を、半導体層中のキャリア濃度を印加電界によって制御することによって変化させることが提案されている。また、特許文献１では、強磁性層／非磁性層／強磁性層からなるサンドイッチ構造を半導体（もしくは絶縁体）上に成長させ、電圧の印加によって生じる半導体（もしくは絶縁体）／強磁性層界面での表面障壁高さの変調を利用して、非磁性層を介した強磁性層間の層間交換結合を制御する方法が提案されている。このような電界刺激による磁化反転制御は電流磁場（外部磁場）やスピントランスファー効果を利用する方法よりも低消費電力での情報書込みを実現できる可能性が高く、不揮発性の小型固体磁気メモリへの適用が期待される。
また、本発明に関連する特許として特許文献２記載の磁化反転制御法がある。この磁化反転制御法では、磁性薄膜に対して針状のメタルチップから高電界を印加することで局所的に磁性薄膜の磁気異方性を制御し、そこに外部より磁場を印加することによって局所磁化反転が行われる。つまり、磁性媒体に対して外部駆動型のメタルチップを位置制御して、任意の位置に磁気記録情報を書き込む手法を提案するものである。これは、ハードディスクなどの大容量記憶媒体への適用を対象としており、ランダムアクセス可能な固体磁気メモリ等への適用は難しい。一方、非特許文献４では、電解質を介して強磁性ＦｅＰｔおよびＦｅＰｄ薄膜に高電界を印加することにより、磁性薄膜の磁気異方性制御が可能であることが開示されている。これは電解質／強磁性層界面に形成される電気二重層を利用して効果的に高電界を印加することにより実現される現象である。しかし、電解質を用いるため、固体磁気メモリ等の構成が難しい。また、特許文献３では、電気的刺激を誘起可能なＰＺＴなどの圧電・電歪材料と磁性体を接するように構成することで、磁歪誘起によって磁化状態を制御する方法が提案されているが、現状では圧電・電歪材料の疲労耐性が十分では無い点が問題となっている。さらに、非特許文献５では、強磁性半導体ＩｎＭｎＡｓに電界を印加することによってキャリア密度を変化させることで強磁性を制御する方法が提案されているが、キュリー温度が室温を超える強磁性半導体が実現されていないため、応用に至っていないのが現状である。
特開２００１−１９６６６１号公報 欧州特許第１０９９２１７号明細書 特開２００１−９３２７３号公報
C. Chappert et al. Nature materials, 6, 813 (2007). J. C. Slonczewski, J. Magn. Magn. Mater. 159, L1 (1996). J. E. Mattsonet et al. Phys. Rev. Lett. 71, 185 (1993). M. Weisheit et al. Science 315, 349 (2007). H. Ohono et al. Nature 408, 944 (2007).
非特許文献３や特許文献１等の電界効果によって磁気的な応答を誘起する手法については、応用はもちろん基礎研究レベルにおいてもこれらの手法が実現された報告例はない。さらに、電界を利用した磁化反転制御として、上述のように半導体、もしくは絶縁体による表面障壁高さを制御することにより強磁性層／非磁性層／強磁性層の層間交換結合力を変調させることを考える場合、層間交換結合の起源となる量子干渉効果が多層に渡って生じる必要があるため、非常に高品質な積層構造が求められる。例えば、これまで強磁性層を含めた層間交換結合の振動現象が観測された例は、エピタキシャル成長させたＦｅ／ＡｕおよびＦｅ／Ｃｒ系のみであり、応用を考えた場合に非常に厳しい制限を与える。また、上述の特許文献１〜３や非特許文献１〜５の手法では、既に述べた理由により室温においてランダムアクセス可能な固体磁気メモリを実現することが不可能である。
そこで、本発明は、これらの従来技術における諸問題を鑑みて提案されるものであり、電流磁場やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御する磁化制御方法、情報記憶方法、情報記憶素子および磁気機能素子を提供することを目的とする。
上記課題を解決するための本発明の磁化制御方法は、磁性層の磁化方向を制御する磁化制御方法であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と前記超薄膜強磁性層に直接接して積層されたポテンシャル障壁となる絶縁層とからなる構造体を形成する形成ステップと、前記構造体を挟む対向電極に電圧を印加する、又は、前記構造体に対して電界を印加することによって前記超薄膜強磁性層の磁気異方性を変調し、当該変調によって前記超薄膜強磁性層の磁化方向を制御する制御ステップとを含むことを特徴とする。
これにより、電流磁場やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御することができる。その結果、非常に低消費電力な不揮発性固体磁気メモリや不揮発性ロジックを構成可能なスピントランジスタを実現することができる。
このとき、前記形成ステップでは、前記絶縁層として、単位面積当たりの抵抗値が１０Ωμｍ2以上となる絶縁層を形成するステップを含むことが好ましい。
また、前記形成ステップでは、前記超薄膜強磁性層と前記絶縁層との界面における電界によって前記超薄膜強磁性層において面内磁気異方性と垂直磁気異方性との間での遷移が起こるように、前記超薄膜強磁性層の膜厚を決定するステップを含むことが好ましい。
また、前記制御ステップでは、前記超薄膜強磁性層で発生する垂直磁気異方性エネルギーが、磁化が面に垂直に向いた時の形状磁気異方性エネルギーの５０〜９９％となるように、前記電圧を印加することが好ましい。
また、前記制御ステップでは、前記電圧として、ステップ状に変化する電圧を印加することが好ましい。
また、前記制御ステップでは、前記電圧として、立ち上がり時間が前記超薄膜強磁性層の磁気緩和時間以下であり、かつ、立下り時間が前記超薄膜強磁性層の磁気緩和時間以上であるパルス電圧を印加することが好ましい。
また、前記制御ステップでは、極性が異なる電圧を掃印して印加することで、前記超薄膜強磁性層の磁化方向を制御することが好ましい。
また、本発明は、情報を記憶する方法であって、前記磁化制御方法によって磁化方向を制御することによって情報を記憶することを特徴とする情報記憶方法とすることもできる。
また、本発明は、情報を記憶する素子であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と、前記超薄膜強磁性層に直接接して積層されたポテンシャル障壁となる絶縁層と、前記超薄膜強磁性層及び前記絶縁層を挟む１対の対向電極とを備えることを特徴とする情報記憶素子とすることもできる。
このとき、さらに、前記対向電極に挟まれ、かつ、前記超薄膜強磁性層から見て前記絶縁層の反対側に積層された強磁性金属を含む層である参照層を備えることが好ましい。
また、さらに、基板を備え、前記対向電極の一方は、前記基板の上に積層され、前記超薄膜強磁性層又は前記参照層を成長させるための下地となる下地層であることが好ましい。
また、本発明は、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、第１の端子と接続される第１の電極層と、前記第１の電極層の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第１の磁性層と、前記第１の磁性層の上面の一部の領域に直接接して積層されたポテンシャル障壁となる絶縁層と、前記絶縁層の上に形成され、第２の端子と接続される第２の電極層と、前記第１の磁性層の上面の他の一部の領域に積層された非磁性層と、前記非磁性層の上に積層された第２の磁性層と、前記第２の磁性層の上に積層され、第３の端子と接続される第３の電極層とを備えることを特徴とする磁気機能素子とすることもできる。
また、本発明は、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第１の磁性層と、前記第１の磁性層の下面に直接接して積層されたポテンシャル障壁となる絶縁層と、前記絶縁層の下に形成され、第１の端子と接続される第１の電極層と、前記第１の磁性層の上に積層された非磁性層と、前記非磁性層の上に積層された第２の磁性層と、前記第２の磁性層の上面の一部の領域に積層され、第２の端子と接続される第２の電極層と、前記第２の磁性層の上面の他の一部の領域に積層され、第３の端子と接続される第３の電極層とを備えることを特徴とする磁気機能素子とすることもできる。
また、本発明は、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、第１の磁性層と、前記第１の磁性層の上に積層された非磁性層と、前記非磁性層の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第２の磁性層と、前記第２の磁性層の上面の一部の領域に直接接して積層されたポテンシャル障壁となる絶縁層と、前記絶縁層の上に形成され、第１の端子と接続される第１の電極層と、前記第２の磁性層の上面の他の一部の領域に積層され、第２及び第３の端子のそれぞれと接続される第２及び第３の電極層とを備えることを特徴とする磁気機能素子とすることもできる。
これらにより、従来よりも低消費電力で磁化方向を制御することが可能な情報記憶方法、情報記憶素子及び磁気機能素子を実現することができる。その結果、従来技術であるＭＲＡＭなどの磁気記憶技術を電流磁場印加用電極やスピントランスファー効果を誘起するための高い書込み電流密度を必要とすること無く実現することが可能となる。
本発明は、電流磁場やスピントランスファートルクを利用することなく磁化方向を制御することができる。また、独立した個々の素子が電界印加用絶縁層と異方性制御を行う磁性層とを有するランダムアクセス可能な全固体磁気メモリを実現することが可能である。また、磁化方向制御用の電圧印加端子と超薄膜強磁性層との間の抵抗値（ゲート抵抗）を非常に高くできるため、出力回路との干渉の無い多端子磁気機能素子（スピントランジスタ）を提供することが可能である。これにより、従来の技術において問題となる書込み電流の増大、漏れ磁場などの懸念事項を解決し、不揮発性でかつ書き換え可能回数が多く、低消費電力な固体磁気メモリ、及び不揮発性ロジックが構成可能なスピントランジスタなどの磁気機能素子を実現することができる。
図１は、本発明の第１の実施形態による磁気機能素子の断面図である。 図２は、同実施形態の磁気機能素子の実験結果を示す図である。 図３は、電圧及びそれによって生じる電界による垂直磁気異方性変化を用いて磁化反転制御が可能であることを説明するための図である。 図４は、同実施形態の磁気機能素子の実験結果を示す図である。 図５は、同実施形態の磁気機能素子の実験結果を示す図である。 図６は、同実施形態の磁気機能素子の実験結果を示す図である。 図７は、同実施形態の磁気機能素子の実験結果を示す図である。 図８は、同実施形態の磁気機能素子の実験結果を示す図である。 図９は、同実施形態の磁気機能素子の性能指数の絶縁材料依存性を示す図である。 図１０は、本発明の第２の実施形態による磁気機能素子の断面図である。 図１１は、本発明の第３の実施形態による磁気記録素子の断面図である。 図１２は、本発明の第４の実施形態による磁気記録素子の断面図である。 図１３は、本発明の第５の実施形態によるスピントランジスタの構造を示す図である。 図１４は、本発明の第６の実施形態による磁気機能素子の断面図である。 図１５は、本発明の第７の実施形態による磁気機能素子の断面図である。 図１６は、本発明の第８の実施形態による磁気機能素子の断面図である。
以下、本発明の実施形態について、図面を用いて詳細に説明する。
（第１の実施形態）
図１は本発明の第１の実施形態による磁気機能素子の断面図を示している。
この磁気機能素子において、電圧印加による磁化制御の対象となる磁性層１０は基板１３上に下地層１４を介して積層され、ポテンシャル障壁となる絶縁層１１が磁性層１０に直接的に接するように配置される。絶縁層１１上には磁性層１０に電圧を印加するための電極１２が配置される。
基板１３には、例えばシリコン基板、プラスチック基板、ガラス基板、サファイア基板、及び酸化マグネシウム基板などの半導体基板、並びに絶縁体基板を用いることができる。
下地層１４には、例えば金(Ａｕ)、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、及びルテニウム（Ｒｕ）などの貴金属や遷移金属元素からなる層、並びにそれらの積層構造体を用いることができる。下地層１４は下部電極層としても用いることができる。
磁性層１０は、磁性層１０と絶縁層１１との界面における電界によって磁性層１０において面内磁気異方性と垂直磁気異方性との間での遷移が起こる膜厚を有する。磁性層１０には、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）等の磁性元素、磁性元素の合金、磁性を含む合金、酸化物(フェライト)、並びに希土類元素ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）及びテルビウム（Ｔｂ）などと磁性元素を含む化合物及び合金等からなる層を用いることができる。また、磁性層１０には、磁性遷移金属としてのＦｅ、Ｃｏ及びＮｉのいずれかとＰｔ、Ｐｄ、Ｒｕ及びＲｅのいずれかとの合金、規則合金又は多層積層構造からなる層を用いることもできる。磁性層１０に鉄コバルト合金からなる層を用いた場合、電極１２及び下地層１４への電圧の印加、又は磁性層１０及び絶縁層１１に対する電界の印加による、磁性層１０と絶縁層１１との界面の界面磁気異方性エネルギーの変化が５μＪ／ｍ2以上となるように、Ｃｏ組成を３０％未満に制御することが好ましい。
絶縁層１１は、単位面積当たりの抵抗値が１０Ωμｍ2以上となる層である。絶縁層１１としては、アルミニウム、マグネシウム、ハフニウム、セリウム、ストロンチウム、タンタル及びチタンなどの酸化物、窒化物、並びにフッ化物などからなる層を用いることができるが、電極１２及び下地層１４への電圧の印加、又は磁性層１０及び絶縁層１１に対する電界の印加による、磁性層１０の磁気異方性エネルギーの変化は磁性層１０と絶縁層１１との界面の蓄積電荷量に依存するため、絶縁層１１の材料としては、酸化マグネシウム（比誘電率９．８）よりも高い比誘電率を室温において有する常誘電体を用いることが好ましい。
上記構造を有する磁気機能素子においては、磁性層１０で発生する垂直磁気異方性エネルギーが、磁化が面に垂直に向いた時の形状磁気異方性エネルギーの５０〜９９％となるように、電極１２及び下地層１４に電圧が印加される。または、立ち上がり時間が磁性層１０の磁気緩和時間以下であり、かつ、立下り時間が磁性層１０の磁気緩和時間以上であるステップ状に変化するパルス電圧が電極１２及び下地層１４に印加される。または、極性が異なる電圧を電極１２及び下地層１４に掃印して印加することで、磁性層１０の磁化方向が制御される。
図２に実験による実証例を示す。図２は、基板１３／下地層１４／磁性層１０／絶縁層１１／電極１２の積層構造を有する磁気機能素子に対して外部より電圧を印加し、磁気機能素子の磁気異方性の変化を磁気ヒステリシス曲線の変化として、磁気光学効果（極カー効果）を用いて検出した実験結果を示す図である。基板１３には単結晶酸化マグネシウム（００１）、下地層１４にはクロム／金のエピタキシャル（００１）積層膜、磁性層１０にはＦｅ（００１）膜（膜厚４．５Å）、絶縁層１１にはＭｇＯ（００１）層（１０ｎｍ）／ポリイミド（１．５μｍ）積層膜、上部電極１２にはＩＴＯが用いられている。
エピタキシャルＡｕ（００１）上の超薄膜Ｆｅは数Åの領域において、垂直磁気異方性を示すことがよく知られている。図２に示すように、この磁気機能素子に直流電圧２００Ｖを印加した場合に、平衡状態と比較して約４０％の垂直磁気異方性変化が観測されている。この磁気機能素子においてはポリイミド（１．５μｍ）積層膜があるために大きな電圧を必要としているが、ＭｇＯ（００１）層（１ｎｍ以上）の上に直接上部電極を形成することにより１Ｖ以下の電圧で同様な効果を得ることが出来る。また、ここで重要な点は、対称性の問題から、面内磁化膜に対しては膜面垂直方向の電界による異方性変化は誘起されず、また垂直磁気異方性が非常に強い場合に関しても電界の影響が小さくなってしまうため、制御が困難となる。本実施形態の磁気機能素子では、超薄膜Ｆｅ、つまり磁性層１０の膜厚を適切に設計することにより、面内磁気異方性から垂直磁気異方性へ遷移する領域を選択し、電界の影響を最大限に磁気異方性変化へと変換することが実現される。この現象は磁性層１０と絶縁層１１の界面に電界が加わることによって生じる。このときの磁気異方性エネルギーは以下の様に表現される。
Figure 0005360774
 ここで、θは磁化と膜法線のなす角、Ｍは磁化、μ0は真空の透磁率、Ｋuは一軸異方性エネルギー、Ｋsは表面異方性エネルギー、ＫEは電圧印加による磁気異方性の変化率、Ｈextは膜面に垂直な方向に加えられた外部磁界の大きさ、ｄは磁性層１０の膜厚、Ｖは印加電圧である。このとき磁化の膜面直方向の成分Ｍyの電圧による変化率は、
Figure 0005360774
 となる。式から明らかなように、磁性層１０に発生する垂直磁気異方性エネルギー（Ｋu ＋Ｋs／ｄ）を磁化が面に垂直に向いた時の形状磁気異方性エネルギー（μ0Ｍ2／２）の５０〜９９％とすることにより、電圧による磁化の面直方向成分の変化率を大きくすることが出来る。垂直磁気異方性エネルギーをさらに大きくすると電圧に対する磁化の面直方向成分の変化率はさらに大きくなるが、同時に磁化の熱揺らぎが増大してしまうので実用上望ましくない。また、磁性層１０の膜厚ｄは小さければ小さいほど電圧に対する磁化の面直方向成分の変化率が大きくなる。しかし、膜厚が一原子層を下回ると強磁性状態が維持できなくなるので望ましくない。また、膜厚が小さ過ぎるとトンネル磁気抵抗効果などが小さくなるという問題もある。そこで、磁性層１０の膜厚ｄは一原子層以上で、且つ、２ｎｍ以下であることが望ましい。
次に、電圧、およびそれによって生じる電界による垂直磁気異方性変化を用いて磁化反転制御が可能であることを、マクロスピンモデルに基づくシミュレーションを用いて説明する。図３に電界印加によるマクロスピンの軌道プロファイルを示す。設定パラメータは、ダンピング定数０．０１、ジャイロ磁気定数２．３４×１０5（ｍ／Ａ・ｓｅｃ）、Ｘ及びＺ軸方向（面内）の異方性磁場をそれぞれ４００Ｏｅ及び２００Ｏｅ（保磁力）とし、Ｙ軸方向（面直）の反磁場＋１軸異方性磁場を５０００Ｏｅとする。今、外部磁場２９００ＯｅをＹ軸方向に印加することにより、初期磁化状態を図中のｏｆｆ点に設定する。この初期状態に対して、磁気機能素子に電圧を印加することによりＹ軸方向の異方性が２０％（−１０００Ｏｅ）変化する場合を考える。電圧印加の立ち上がり速度が１ｎｓ以下と十分短い場合、異方性磁場変化によるトルクを受けたスピンはＺ軸方向のもう一方の安定点（図中Ｏｎ点）に収束する様子が分かる。立ち上がりが１ｎｓよりも長い場合は再び初期状態の安定点に再び収束するため、パルス電圧印加の立ち上がり速度制御が磁化状態書込みにおける重要な制御項目である。この書込み速度は従来技術であるＭＲＡＭにおいて現在提案されている電流磁場やスピン注入磁化反転による書込みと比べて数倍から数十倍高速であり、高速処理が求められるメモリ応用などに適していることを示している。さて、この後、パルス電圧を磁化の緩和時間に比べてゆっくりと減少させると電圧を取り去った後でも磁化方向は保持される。磁化の緩和時間τは
Figure 0005360774
 と表される。γは磁気ジャイロ定数、Ｈeffは有効磁界、αはＧｉｌｖｅｒｔのダンピング定数である。そこで、パルス電圧の立ち上がり時間は磁化の緩和時間より短くかつ、パルス電圧の立ち下がり時間は磁化の緩和時間より長く設定する必要がある。
また、上記の場合とは異なり、垂直磁気異方性エネルギーを形状磁気異方性エネルギーの１０１％から１５０％に設定しておき、膜（磁性層１０）面内方向に外部磁界を印加すると、磁化は膜法線と適度な角度をなす。この状態において電圧を印加することにより磁化の膜面直方向の成分をスイッチすることも可能である。
図４は、磁性層１０（膜厚が０．３８ｎｍ、０．４８ｎｍ及び０．５８ｎｍ）にＦｅ80Ｃｏ20を適用した磁気機能素子に対して外部より電圧を印加し、磁気機能素子の磁気異方性の変化を磁気ヒステリシス曲線の変化として、磁気光学効果（極カー効果）を用いて検出した実験結果を示す図である。ここで、基板１３には単結晶酸化マグネシウム（００１）、下地層１４にはクロム／金のエピタキシャル（００１）積層膜、磁性層１０にはＣｏＦｅ（００１）膜（膜厚２ｎｍ以下）、絶縁層１１にはＭｇＯ（００１）層（１０ｎｍ）／ポリイミド（１．５μｍ）積層膜、上部電極１２にはＩＴＯが用いられている。
図４に示されているように、磁性層１０をＦｅにＣｏを２０％添加したもので構成した場合、Ｆｅで構成した場合と同様に、２ｎｍ以下の膜厚において垂直磁気異方性が現れるが、さらに、０．５ｎｍ以下の膜厚とすることで、磁性層１０を垂直磁化膜とすることが可能である。
図５は、磁性層１０に膜厚が０．６３ｎｍのＦｅ80Ｃｏ20を適用した磁気機能素子に対して外部より電圧を±２００Ｖ印加し、磁気機能素子の磁気異方性の変化を磁気ヒステリシス曲線の変化として示す図である。
図５に示されるように、電圧印加によって界面磁気異方性エネルギーが２１μＪ／ｍ2変化している。これは、磁性層１０をＦｅで構成した場合と比較して、２．５倍の変化量であり、Ｃｏ組成の制御が電圧による磁気異方性変化において重要であることを意味している。
図６は、磁性層１０に膜厚が約０．５ｎｍの鉄コバルト合金を適用した磁気機能素子に対して外部より±２００Ｖの電圧を印加した場合の界面磁気異方性エネルギーの変化量のＣｏ組成依存性を示す図である。
図６に示されるように、Ｆｅに対して、Ｃｏを３０％未満の範囲で添加することが電圧効果の増大に効果的である。
次に、電極１２及び下地層１４への電圧の印加、又は磁性層１０及び絶縁層１１に対する電界の印加による磁性層１０の保磁力変化を用いて磁化反転制御が可能であることを示す。
図７は、磁性層１０に膜厚が０．４８ｎｍのＦｅ80Ｃｏ20を適用した磁気機能素子に対して外部より電圧を±２００Ｖ印加し、磁気機能素子の磁気異方性の変化を磁気ヒステリシス曲線の変化として示す図である。
図７に示されるように、０．４８ｎｍの膜厚においては、Ｆｅ80Ｃｏ20膜は垂直磁化膜となるために角型性の良いヒステリシスとなり、保磁力を有する。そして、その保磁力が電圧の印加によって変化していることが分かる。この保磁力変化を利用した磁化反転制御方法を以下に説明する。
まず初期状態として、磁気機能素子に対して外部磁場を印加することによって、図７のＡの磁化状態に保持する。その状態でＩＴＯ電極等の電極１２側が正となるように電圧を印加すると、磁性層１０の保磁力が小さくなるため、図７のＢの磁化状態へ遷移する。この遷移過程の一例を図８に示す。図８に示されるように、電圧を印加していない状態で外部磁場を３７Ｏｅ印加することで図８のＡの磁化状態となり、電極１２に正の電圧を印加した場合、３０Ｖ以下の電圧印加によって、図８のＢの磁化状態に遷移する。同様に、外部磁場を−３５Ｏｅ印加することで図８のＣの磁化状態とし、電極１２に逆方向の電圧を印加した場合、同じく３０Ｖ以下の電圧印加によって、図８のＤの磁化状態に遷移する。この現象を利用することで、ある一定の外部アシスト磁場下のもとで、電圧による保磁力変化を用いた磁化反転制御が可能である。
従って、本実施形態の磁気機能素子において、外部から磁場を印加した状態で磁性層１０及び絶縁層１１からなる構造体を挟む対向電極（電極１２及び下地層１４）に電圧を印加する、又は構造体に対して電界を印加することによって磁性層１０の保磁力を変化させ、当該変化によって磁性層１０の磁化方向を制御してもよい。
上記の通り、電圧もしくはそれによって発生する電界を利用した界面磁気異方性エネルギーを変化させる技術にはコバルト鉄合金を利用することが非常に有効であるが、さらにその効果を増大させるには、ポテンシャル障壁材料である絶縁層の材料に室温で高い比誘電率を有することが重要である。それは、界面磁気異方性エネルギーの変化量は電圧の印加によって接合界面に蓄積される電荷量に依存するためである。これは、同じだけの界面磁気異方性エネルギー変化を誘起させる場合においても、比誘電率の高い材料を用いることで磁性層の膜厚を厚くすることができることを意味しており、情報記憶方法や磁気機能素子として利用する際に熱安定性を高く維持することが可能という点で重要である。例えば、図７の実施例で示した垂直磁化Ｆｅ80Ｃｏ20(０．４８ｎｍ)／ＭｇＯ接合における熱安定性定数は、素子サイズ１００ｎｍ×１００ｎｍを考えた場合、約５となり、実用において必要とされる６０よりも小さい。しかし、例えばＭｇＯの約３０倍の比誘電率を室温で有するＳｒＴｉＯ3（比誘電率: 約３００)を絶縁材料に用いた場合、Ｆｅ80Ｃｏ20の膜厚を３０倍（約１４ｎｍ）としても、同じだけの界面磁気異方性エネルギー変化を誘起することが可能となる。この場合、熱安定性定数は約１５０となり、実用で必要とされる基準値を十分に超える値となる。
図９は、絶縁層１１がＭｇＯ（比誘電率９．８）から構成される場合に得られる磁性層１０の磁気異方性エネルギー変化を１とし、該磁気異方性エネルギーの変化が磁性層１０と絶縁層１１との界面の蓄積電荷量に比例して変化すると仮定した場合に予測される性能指数の、絶縁層１１の材料依存性を示すグラフである。
図９に示されるように、強誘電体材料であるＢａＴｉＯ3にＳｒ、Ｓｎ、Ｌａ、Ｚｒ、Ｃａ、Ｙ、Ｎｄ、Ｓｍ及びＤｙ等を添加してキュリー温度及び誘電率を制御した材料、ｂｃｃ−Ｆｅ（００１）合金及びｂｃｃ−ＣｏＦｅ(００１)合金と格子ミスマッチが１〜２％と小さく、エピタキシャル成長が可能なＳｒＴｉＯ3、IIIＢ元素の酸化物（Ｙ2Ｏ3及びＬａ2Ｏ3等）、IVＢ元素の酸化物（ＺｒＯ2及びＨｆＯ2等）、並びにVＢ元素の酸化物（Ｔａ2Ｏ5等）やＴｉＯ2などが絶縁層１１の材料として有効である。
以上のように本実施形態の磁気機能素子によれば、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層としての磁性層１０と、磁性層１０に直接接して積層されたポテンシャル障壁となる絶縁層１１とからなる構造体を形成し、この構造体を挟む対向電極である電極１２及び下地層１４に電圧を印加する、又は、構造体に対して電界を印加することによって磁性層１０の磁気異方性が変調され、当該変調によって磁性層１０の磁化方向が制御される。従って、電流磁界やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御することができる。
（第２の実施形態）
図１０は本発明の第２の実施形態による磁気機能素子の断面図を示している。
この磁気機能素子は第１の実施形態における磁性層１０と絶縁層１１の配置関係を上下逆としたものである。基板１３及び下地層１４上にポテンシャル障壁となる絶縁層１１が配置される。ここで下地層１４は下部電極としても利用可能である。絶縁層１１の上に、電界誘起磁化反転の対象となる磁性層１０が配置される。電圧は磁性層１０上に配置された電極１２と下地層１４の間に印加される。
以上のように本実施形態の磁気機能素子によれば、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層としての磁性層１０と、磁性層１０に直接接して積層されたポテンシャル障壁となる絶縁層１１とからなる構造体を形成し、この構造体を挟む対向電極である電極１２及び下地層１４に電圧を印加する、又は、構造体に対して電界を印加することによって磁性層１０の磁気異方性が変調され、当該変調によって磁性層１０の磁化方向が制御される。従って、電流磁界やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御することができる。
（第３の実施形態）
図１１は本発明の第３の実施形態による磁気記録素子（情報記憶素子）の断面図を示している。
この磁気記録素子は、１個のメモリセルとして機能する。同磁気記録素子は、第１の実施形態の磁気機能素子における絶縁層１１上にさらにもう１層の磁性層（参照層）２０が配置された構造を有し、記録層２１は第１の実施形態の磁気機能素子における磁性層１０に対応し、磁性層１０と同一の形態（材料及び膜厚）を有する。
参照層２０は、電極１２及び下地層１４に挟まれ、かつ、記録層２１から見て絶縁層１１の反対側に積層された強磁性金属を含む層である。参照層２０は磁性層１０と同一の材料より構成される。参照層２０の磁化状態は常に固定状態とされ、電圧印加により記録層２１の磁化状態のみを制御することで情報の書込みが行われる。情報の読出しは、記録層２１と参照層２０の磁化の相対角度に依存する磁気抵抗効果を用いて行われる。
下地層１４は、磁気記録素子の対向電極の一方を構成し、基板１３の上に積層され、記録層２１又は参照層２０を成長させるための下地となる層である。
以上のように本実施形態の磁気機能素子は、情報を記憶する素子であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層としての記録層２１と、記録層２１に直接接して積層されたポテンシャル障壁となる絶縁層１１と、記録層２１及び絶縁層１１を挟む１対の対向電極としての電極１２及び下地層１４を備える。そして、第１の実施形態の磁気機能素子に係る磁化方向の制御方法と同様の方法により記録層２１の磁化方向を制御することによって情報の記憶が行われる。従って、電流磁界やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御することができる。その結果、この磁気記録素子をマトリックス状に配置することで、低消費電力の固体磁気メモリを実現することができる。
（第４の実施形態）
図１２は本発明の第４の実施形態による磁気記録素子（情報記憶素子）の断面図を示している。
この磁気記録素子は、１個のメモリセルとして機能する。同磁気記録素子は、第２の実施形態の磁気機能素子における下地層１４上にもう１層の磁性層（参照層）２０が配置された構造を有し、記録層２１は第２の実施形態の磁気機能素子における磁性層１０に対応し、磁性層１０と同一の形態（材料及び膜厚）を有する。
参照層２０は、電極１２及び下地層１４に挟まれ、かつ、記録層２１から見て絶縁層１１の反対側に積層された強磁性金属を含む層である。参照層２０は磁性層１０と同一の材料より構成される。第３の実施形態の磁気記録素子と同様に、参照層２０の磁化状態は常に固定状態とされ、電圧印加により記録層２１の磁化状態のみを制御することで情報の書込みが行われる。情報の読出しは、記録層２１と参照層２０の磁化の相対角度に依存する磁気抵抗効果を用いて行われる。
以上のように本実施形態の磁気機能素子は、情報を記憶する素子であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層としての記録層２１と、記録層２１に直接接して積層されたポテンシャル障壁となる絶縁層１１と、記録層２１及び絶縁層１１を挟む１対の対向電極としての電極１２及び下地層１４を備える。そして、第１の実施形態の磁気機能素子に係る磁化方向の制御方法と同様の方法により記録層２１の磁化方向を制御することによって情報の記憶が行われる。従って、電流磁界やスピントランスファートルクを用いることなく低消費電力で磁化方向を制御することができる。その結果、この磁気記録素子をマトリックス状に配置することで、低消費電力の固体磁気メモリを実現することができる。
（第５の実施形態）
図１３は本発明の第５の実施形態によるスピントランジスタの構造を示している。なお、図１３（ａ）は同スピントランジスタの上面図であり、図１３（ｂ）は同スピントランジスタの断面図である。
このスピントランジスタは、電圧印加によって磁気抵抗が変化することを利用する磁気機能素子である。このスピントランジスタは、基板１３、下地層１４、磁性層１０、絶縁層１１、電極３０、非磁性層３３、磁性層３１及び電極３２から構成される。磁性層３１は磁性層１０と同一の材料より構成される。
同スピントランジスタの特徴は、電圧印加によって磁性層１０の磁化方向を制御するゲート部と、磁性層１０の磁化状態を読み出すための読出し部とを空間的に分離して形成することにある。
ゲート部は、磁性層１０上に配置された絶縁層１１と電極３０からなる。電圧印加は電極３０と下地層１４の間で行う。
読出し部は磁性層１０上に配置された非磁性層３３と、磁性層３１と、電極３２とから構成される。非磁性層３３としては例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）及びルテニウム（Ｒｕ）などの貴金属や遷移金属元素、並びにアルミニウム、マグネシウム、ハフニウム、セリウム、ストロンチウム、タンタル及びチタンなどの酸化物、窒化物及びフッ化物などを用いることができる。
磁化状態の読出しは、電極３２と下地層１４の間における磁性層１０と磁性層３１の相対角度に依存する磁気抵抗効果を利用して行われる。非磁性層３３の材料及び膜厚並びにゲート部及び読出し部の素子サイズについて最適化を行うことにより、ゲート電圧印加による情報書込みと磁気抵抗効果による情報読出しそれぞれに適した、独立なデバイス設計が可能となる。これにより、ゲート電圧の印加によって読出し部に流れる電流値を制御することが可能となる。これは、従来技術における電界効果トランジスタと同様の機能といえるが、記録層としての磁性層１０を有するため不揮発性を有するトランジスタを実現可能である。このようなスイッチ機能だけでなく、電流、電圧及び電力増幅機能をも有するトランジスタを実現可能である。
以上のように本実施形態のスピントランジスタは、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、第１の端子と接続される第１の電極層としての下地層１４と、下地層１４の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である磁性層１０と、磁性層１０の上面の一部の領域に直接接して積層されたポテンシャル障壁となる絶縁層１１と、絶縁層１１の上に形成され、第２の端子と接続される第２の電極層としての電極３０と、磁性層１０の上面の他の一部の領域に積層された非磁性層３３と、非磁性層３３の上に積層された磁性層３１と、磁性層３１の上に積層され、第３の端子と接続される第３の電極層としての電極３２とを備える。そして、第１の端子と第２の端子の間を流れる電流は、磁性層１０と磁性層３１の相対角度に依存して変化する。これは、磁性層１０と磁性層３１の相対角度の制御によって、第１の端子と第２の端子の間の電流を増幅することができることを意味する。また、第１の端子と第２の端子の間の電流を計測することにより、磁性層１０と磁性層３１の相対角度を特定することができる。これは、スピントランジスタにメモリ機能が備わっていることを意味する。このとき、第１の実施形態の磁気機能素子に係る磁化方向の制御方法と同様の方法により磁性層１０の磁化方向が制御される。従って、低消費電力の増幅機能及びメモリ機能を有するスピントランジスタを実現することができる。
（第６の実施形態）
図１４は本発明の第６の実施形態による磁気機能素子の断面図を示している。
この磁気機能素子は、磁気記録素子およびスピントランジスタとして機能する。この磁気機能素子は、基板１３、下地層１４、絶縁層１１、磁性層１０、非磁性層４１、磁性層４２、電極４３及び電極４４から構成される。磁性層４２は磁性層１０と同一の材料より構成される。
非磁性層４１には、例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）などの貴金属や遷移金属元素、もしくはアルミニウム、マグネシウム、ハフニウム、セリウム、ストロンチウム、タンタル、チタンなどの酸化物、窒化物、フッ化物を用いることができる。
同磁気機能素子では、基板１３上に下地層１４を介して絶縁層１１が配置され、その絶縁層１１上に直接的に接するように電圧もしくはそれによって生じる電界によって磁化方向が制御される磁性層１０が配置される。下地層１４は下部電極としても利用可能である。
同磁気機能素子では、更に、磁性層１０の上に金属もしくは絶縁体からなる非磁性層４１及び磁性層４２を配置し、磁性層１０を含めた３層構造の両端に電極４３及び４４が配置される。
ここで、非磁性層４１を介した磁性層１０と磁性層４２の間で磁気抵抗効果が生じるように設計される。電極４３もしくは電極４４と下部電極としての下地層１４の間に電圧を印加することにより、磁性層１０の磁化方向が制御される。磁性層１０と磁性層４２の相対的な磁化方向の変化によって非磁性層４１を介して生じる磁気抵抗効果は電極４３と電極４４間で検出される。また、下地層１４と電極４４もしくは電極４３の間に印加する電圧をゲート電圧と考えると、ゲート電圧によって磁性層１０の磁化方向を制御することにより、電極４３と電極４４の間に流れる電流を制御することが可能であることから、電界効果トランジスタと同様の機能を持ち、かつ制御層が磁性層１０であることから、不揮発性の機能も持つスピントランジスタを実現することが可能である。
以上のように本実施形態の磁気機能素子は、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である磁性層１０と、磁性層１０の下面に直接接して積層されたポテンシャル障壁となる絶縁層１１と、絶縁層１１の下に形成され、第１の端子と接続される下地層１４と、磁性層１０の上に積層された非磁性層４１と、非磁性層４１の上に積層された磁性層４２と、磁性層４２の上面の一部の領域に積層され、第２の端子と接続される電極４３と、磁性層４２の上面の他の一部の領域に積層され、第３の端子と接続される電極４４とを備える。そして、第１の端子と第２の端子の間を流れる電流は、磁性層１０と磁性層４２の相対角度に依存して変化する。これは、磁性層１０と磁性層４２の相対角度の制御によって、第１の端子と第２の端子の間の電流を増幅することができることを意味する。また、第１の端子と第２の端子の間の電流を計測することにより、磁性層１０と磁性層４２の相対角度を特定することができる。これは、スピントランジスタにメモリ機能が備わっていることを意味する。このとき、第１の実施形態の磁気機能素子に係る磁化方向の制御方法と同様の方法により磁性層１０の磁化方向が制御される。従って、低消費電力の増幅機能及びメモリ機能を有するスピントランジスタと、低消費電力の磁気記録素子を実現することができる。
（第７の実施形態）
図１５は本発明の第７の実施形態による磁気機能素子の断面図を示している。
この磁気機能素子は、磁気記録素子およびスピントランジスタとして機能する。この磁気機能素子は、基板１３、下地層１４、磁性層４２、非磁性層４１、磁性層１０、絶縁層１１、電極４３、電極４４及び電極５０から構成される。
同磁気機能素子は、第７の実施形態の磁気機能素子を基本とした構造を有するものであり、基板１３の上に、磁性層４２、非磁性層４１及び磁性層１０からなるサンドイッチ構造が配置され、さらにその上にポテンシャル障壁となる絶縁層１１及び電極５０が配置される。ここで、磁性層１０が電圧印加による磁化制御層となり、磁性層１０の磁化方向の制御は電極５０と下部電極としての下地層１４の間に電圧を印加することによって行われる。第６の実施形態の磁気抵抗素子と同様に、磁性層１０、非磁性層４１及び磁性層４２は磁性層１０と磁性層４２の磁化方向の相対角度に依存して磁気抵抗効果を示す。磁気抵抗効果はこの３層構造の両端に配置された電極４３と電極４４の間で検出される。
この磁気機能素子を磁気記録素子として考える場合、書込み動作は下地層１４と電極５０の間に電圧を印加することによって磁性層１０の磁化方向を制御することによって行われ、読出し動作は電極４３と電極４４の間の磁気抵抗効果を用いて行われる。一方、磁気機能素子をスピントランジスタとして考える場合、電極５０と下地層１４の間に印加する電圧をゲート電圧とし、ゲート電圧によって磁性層１０の磁化方向を制御することにより、電極４３と電極４４間に流れる電流を制御することが可能である。従って、電界効果トランジスタと同様の機能を持ち、かつ制御層が磁性層１０であることから、不揮発性の機能も持つスピントランジスタを実現することが可能である。
以上のように本実施形態の磁気機能素子は、３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、磁性層４２と、磁性層４２の上に積層された非磁性層４１と、非磁性層４１の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である磁性層１０と、磁性層１０の上面の一部の領域に直接接して積層されたポテンシャル障壁となる絶縁層１１と、絶縁層１１の上に形成され、第１の端子と接続される電極５０と、磁性層１０の上面の他の一部の領域に積層され、第２及び第３の端子のそれぞれと接続される電極４３及び４４とを備える。そして、第１の端子と第２の端子の間を流れる電流は、磁性層１０と磁性層４２の相対角度に依存して変化する。これは、磁性層１０と磁性層４２の相対角度の制御によって、第１の端子と第２の端子の間の電流を増幅することができることを意味する。また、第１の端子と第２の端子の間の電流を計測することにより、磁性層１０と磁性層４２の相対角度を特定することができる。これは、スピントランジスタにメモリ機能が備わっていることを意味する。このとき、第１の実施形態の磁気機能素子に係る磁化方向の制御方法と同様の方法により磁性層１０の磁化方向が制御される。従って、低消費電力の増幅機能及びメモリ機能を有するスピントランジスタと、低消費電力の磁気記録素子を実現することができる。
（第８の実施形態）
図１６は本発明の第８の実施形態による磁気機能素子の断面図を示している。
この磁気機能素子は、３つの端子を有し、磁気記録素子およびスピントランジスタとして機能する。この磁気機能素子は、半導体層１００上面の一部の領域に形成された、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層からなる第１の磁性層１０１と、第１の磁性層１０１の上に形成された第１の電極１０２と、半導体層１００上面の一部の領域に形成された第２の磁性層１０３と、第２の磁性層１０３の上に形成された第２の電極１０４と、半導体層１００上面の一部の領域に直接接して形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５の上に形成され、ゲート絶縁膜１０５と接続される第３の電極１０６とを備える。
この磁気機能素子では、第１の電極１０２及び第２の電極１０４の間に電圧を印加する、又は第１の磁性層１０１に電界を印加することによって第１の磁性層１０１の磁気異方性を変化させ、当該変調によって第１の磁性層１０１の磁化方向が制御される。
以上、本発明の磁化制御方法、情報記憶方法、情報記憶素子及び磁気機能素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
例えば、上記実施形態では、磁気機能素子として磁気記録素子およびスピントランジスタを例示したが、例えば電界印加によって磁気抵抗効果が変調されることを利用したスイッチング素子、あるいはスイッチング素子及びスピントランジスタ等を用いた不揮発性論理回路であってもよい。
本発明は、磁化制御方法、情報記憶方法、情報記憶素子及び磁気機能素子に利用でき、特に固体磁気メモリ及びスピントランジスタ等に利用することができる。
１０、３１、４２ 磁性層
１１ 絶縁層
１２、３０、３２、４３、４４、５０ 電極
１３ 基板
１４ 下地層
２０ 参照層
２１ 記録層
３３、４１ 非磁性層
１００ 半導体層
１０１ 第１の磁性層
１０２ 第１の電極
１０３ 第２の磁性層
１０４ 第２の電極
１０５ ゲート絶縁膜
１０６ 第３の電極

Claims (17)

  1. 磁性層の磁化方向を制御する磁化制御方法であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と前記超薄膜強磁性層に直接接して積層された、単位面積当たりの抵抗値が１０Ωμｍ ２ 以上である、ポテンシャル障壁となる絶縁層とからなる構造体を形成する形成ステップと、
    前記構造体を挟む対向電極に電圧を印加する、又は、前記構造体に対して電界を印加することによって前記超薄膜強磁性層の磁気異方性を変調し、当該変調によって前記超薄膜強磁性層の磁化方向を制御する制御ステップとを含み、
    前記形成ステップでは、前記超薄膜強磁性層と前記絶縁層との界面における電界によって前記超薄膜強磁性層において面内磁気異方性と垂直磁気異方性との間での遷移が起こるように、前記超薄膜強磁性層の膜厚を決定するステップを含む
    ことを特徴とする磁化制御方法。
  2. 前記制御ステップでは、前記超薄膜強磁性層で発生する垂直磁気異方性エネルギーが、磁化が面に垂直に向いた時の形状磁気異方性エネルギーの５０〜９９％となるように、前記電圧を印加する
    ことを特徴とする請求項１に記載の磁化制御方法。
  3. 前記制御ステップでは、前記電圧として、ステップ状に変化する電圧を印加する
    ことを特徴とする請求項１または２に記載の磁化制御方法。
  4. 磁性層の磁化方向を制御する磁化制御方法であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と前記超薄膜強磁性層に直接接して積層されたポテンシャル障壁となる絶縁層とからなる構造体を形成する形成ステップと、
    前記構造体を挟む対向電極に電圧を印加する、又は、前記構造体に対して電界を印加することによって前記超薄膜強磁性層の磁気異方性を変調し、当該変調によって前記超薄膜強磁性層の磁化方向を制御する制御ステップとを含み、
    前記制御ステップでは、前記電圧として、立ち上がり時間が前記超薄膜強磁性層の磁気緩和時間以下であり、かつ、立下り時間が前記超薄膜強磁性層の磁気緩和時間以上であるパルス電圧を印加する
    ことを特徴とする磁化制御方法。
  5. 磁性層の磁化方向を制御する磁化制御方法であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と前記超薄膜強磁性層に直接接して積層されたポテンシャル障壁となる絶縁層とからなる構造体を形成する形成ステップと、
    前記構造体を挟む対向電極に電圧を印加する、又は、前記構造体に対して電界を印加することによって前記超薄膜強磁性層の磁気異方性を変調し、当該変調によって前記超薄膜強磁性層の磁化方向を制御する制御ステップとを含み、
    前記制御ステップでは、極性が異なる電圧を掃印して印加することで、前記超薄膜強磁性層の磁化方向を制御する
    ことを特徴とする磁化制御方法。
  6. 前記形成ステップでは、Ｃｏ組成が３０％未満の鉄コバルト合金からなる前記超薄膜強磁性層を形成する
    ことを特徴とする請求項１記載の磁化制御方法。
  7. 前記形成ステップでは、磁性遷移金属としてのＦｅ、Ｃｏ及びＮｉのいずれかとＰｔ、Ｐｄ、Ｒｕ及びＲｅのいずれかとの合金、規則合金又は多層積層構造からなる前記超薄膜強磁性層を形成する
    ことを特徴とする請求項１記載の磁化制御方法。
  8. 前記形成ステップでは、室温において高い比誘電率を有する常誘電体からなる前記絶縁層を形成する
    ことを特徴とする請求項１記載の磁化制御方法。
  9. 磁性層の磁化方向を制御する磁化制御方法であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と前記超薄膜強磁性層に直接接して積層されたポテンシャル障壁となる絶縁層とからなる構造体を形成する形成ステップと、
    前記構造体を挟む対向電極に電圧を印加する、又は、前記構造体に対して電界を印加することによって前記超薄膜強磁性層の磁気異方性を変調し、当該変調によって前記超薄膜強磁性層の磁化方向を制御する制御ステップとを含み、
    前記制御ステップでは、外部から磁場を印加した状態で前記構造体を挟む対向電極に電圧を印加する、又は前記構造体に対して電界を印加することによって前記超薄膜強磁性層の保磁力を変化させ、当該変化によって前記超薄膜強磁性層の磁化方向を制御する
    ことを特徴とする磁化制御方法。
  10. ３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、半導体層上面に形成された、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層からなる第１の磁性層と、前記第１の磁性層の上に形成された第１の電極と、前記半導体層上面に形成された第２の磁性層と、前記第２の磁性層の上に形成された第２の電極と、前記半導体層上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された第３の電極とを備える磁気機能素子の磁化制御方法であって、
    前記第１の電極及び第２の電極の間に電圧を印加する、又は前記第１の磁性層に電界を印加することによって前記第１の磁性層の磁気異方性を変化させ、当該変調によって前記第１の磁性層の磁化方向を制御する制御ステップを含む
    ことを特徴とする磁化制御方法。
  11. 情報を記憶する方法であって、
    請求項１〜１０のいずれか１項に記載された磁化制御方法によって磁化方向を制御することによって情報を記憶する
    ことを特徴とする情報記憶方法。
  12. 情報を記憶する素子であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層と、
    前記超薄膜強磁性層に直接接して積層された、単位面積当たりの抵抗値が１０Ωμｍ ２ 以上である、ポテンシャル障壁となる絶縁層と、
    前記超薄膜強磁性層及び前記絶縁層を挟む１対の対向電極とを備え、
    前記超薄膜強磁性層は、前記超薄膜強磁性層と絶縁層とからなる構造体を挟む対向電極に電圧が印加される、又は、前記構造体に対して電界が印加されることにより、磁気異方性が変調し、当該変調により磁化方向が制御され、
    前記超薄膜強磁性層の前記膜厚は、前記超薄膜強磁性層と前記絶縁層との界面における電界によって前記超薄膜強磁性層において面内磁気異方性と垂直磁気異方性との間での遷移が起こるような膜厚である
    ことを特徴とする情報記憶素子。
  13. さらに、前記対向電極に挟まれ、かつ、前記超薄膜強磁性層から見て前記絶縁層の反対側に積層された強磁性金属を含む層である参照層を備える
    ことを特徴とする請求項１２記載の情報記憶素子。
  14. さらに、基板を備え、
    前記対向電極の一方は、前記基板の上に積層され、前記超薄膜強磁性層又は前記参照層を成長させるための下地となる下地層である
    ことを特徴とする請求項１３記載の情報記憶素子。
  15. ３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、
    第１の端子と接続される第１の電極層と、
    前記第１の電極層の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第１の磁性層と、
    前記第１の磁性層の上面の一部の領域に直接接して積層された、単位面積当たりの抵抗値が１０Ωμｍ ２ 以上である、ポテンシャル障壁となる絶縁層と、
    前記絶縁層の上に形成され、第２の端子と接続される第２の電極層と、
    前記第１の磁性層の上面の他の一部の領域に積層された非磁性層と、
    前記非磁性層の上に積層された第２の磁性層と、
    前記第２の磁性層の上に積層され、第３の端子と接続される第３の電極層とを備え、
    前記超薄膜強磁性層は、前記超薄膜強磁性層と絶縁層とからなる構造体を挟む前記第１の電極層及び前記第２の電極層に電圧が印加される、又は、前記構造体に対して電界が印加されることにより、磁気異方性が変調し、当該変調により磁化方向が制御され、
    前記超薄膜強磁性層の前記膜厚は、前記超薄膜強磁性層と前記絶縁層との界面における電界によって前記超薄膜強磁性層において面内磁気異方性と垂直磁気異方性との間での遷移が起こる膜厚である
    ことを特徴とする磁気機能素子。
  16. ３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、
    １原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第１の磁性層と、
    前記第１の磁性層の下面に直接接して積層されたポテンシャル障壁となる絶縁層と、
    前記絶縁層の下に形成され、第１の端子と接続される第１の電極層と、
    前記第１の磁性層の上に積層された非磁性層と、
    前記非磁性層の上に積層された第２の磁性層と、
    前記第２の磁性層の上面の一部の領域に積層され、第２の端子と接続される第２の電極層と、
    前記第２の磁性層の上面の他の一部の領域に積層され、第３の端子と接続される第３の電極層とを備える
    ことを特徴とする磁気機能素子。
  17. ３つの端子を有し、メモリ及びスイッチの少なくとも１つとして機能する磁気機能素子であって、
    第１の磁性層と、
    前記第１の磁性層の上に積層された非磁性層と、
    前記非磁性層の上に積層され、１原子層以上で、かつ、２ｎｍ以下の膜厚の超薄膜強磁性層である第２の磁性層と、
    前記第２の磁性層の上面の一部の領域に直接接して積層された、単位面積当たりの抵抗値が１０Ωμｍ ２ 以上である、ポテンシャル障壁となる絶縁層と、
    前記絶縁層の上に形成され、第１の端子と接続される第１の電極層と、
    前記第２の磁性層の上面の他の一部の領域に積層され、第２及び第３の端子のそれぞれと接続される第２及び第３の電極層とを備え、
    前記第２の磁性層は、前記第２の磁性層と絶縁層とからなる構造体を挟む前記第１の電極層と前記第２又は第３の電極層との間に電圧が印加される、又は、前記構造体に対して電界が印加されることにより、磁気異方性が変調し、当該変調により磁化方向が制御され、
    前記第２の磁性層の前記膜厚は、前記第２の磁性層と前記絶縁層との界面における電界によって前記第２の磁性層において面内磁気異方性と垂直磁気異方性との間での遷移が起こる膜厚である
    ことを特徴とする磁気機能素子。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127622A (ja) * 2012-12-27 2014-07-07 Nippon Telegr & Teleph Corp <Ntt> スピン装置およびその製造方法
KR20210043956A (ko) * 2019-10-14 2021-04-22 한국과학기술연구원 이차원 자성체를 포함하는 스핀 소자

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450177B2 (en) 2010-03-10 2016-09-20 Tohoku University Magnetoresistive element and magnetic memory
WO2011152281A1 (ja) 2010-06-03 2011-12-08 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ
JP5725735B2 (ja) 2010-06-04 2015-05-27 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ
JP2012059906A (ja) * 2010-09-09 2012-03-22 Sony Corp 記憶素子、メモリ装置
JP5209011B2 (ja) * 2010-09-16 2013-06-12 株式会社東芝 磁気抵抗素子
JP5232206B2 (ja) * 2010-09-21 2013-07-10 株式会社東芝 磁気抵抗素子及び磁気ランダムアクセスメモリ
JP2012169450A (ja) * 2011-02-14 2012-09-06 Tohoku Univ スピントランジスタおよび磁気デバイス
US9105831B2 (en) 2011-06-16 2015-08-11 Nec Corporation Nonvolatile magnetic element and nonvolatile magnetic device
JP2013048210A (ja) 2011-07-22 2013-03-07 Toshiba Corp 磁気抵抗素子
JP2013033881A (ja) 2011-08-03 2013-02-14 Sony Corp 記憶素子及び記憶装置
JP5673951B2 (ja) 2011-08-23 2015-02-18 独立行政法人産業技術総合研究所 電界強磁性共鳴励起方法及びそれを用いた磁気機能素子
KR101858308B1 (ko) * 2011-11-08 2018-05-15 도호쿠 다이가쿠 터널 자기 저항 효과 소자 및 그것을 사용한 랜덤 액세스 메모리
JP5759882B2 (ja) * 2011-12-09 2015-08-05 株式会社日立製作所 スピン波導波路、及びスピン波演算回路
US8724434B2 (en) 2012-03-23 2014-05-13 Tdk Corporation Magnetic recording system and magnetic recording device
JP2014053546A (ja) * 2012-09-10 2014-03-20 National Institute Of Advanced Industrial & Technology 電圧駆動型スピントロニクス三端子素子
JP5383882B1 (ja) 2012-09-26 2014-01-08 株式会社東芝 不揮発性記憶装置
JP5576449B2 (ja) 2012-09-26 2014-08-20 株式会社東芝 不揮発性記憶装置
US8796797B2 (en) * 2012-12-21 2014-08-05 Intel Corporation Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same
US9577179B2 (en) 2013-02-07 2017-02-21 International Business Machines Corporation Electrostatically controlled magnetic logic device
JP6161026B2 (ja) 2013-03-14 2017-07-12 株式会社東芝 磁気メモリ
JP2014203931A (ja) 2013-04-03 2014-10-27 株式会社東芝 磁気メモリ、スピン素子およびスピンｍｏｓトランジスタ
US9520175B2 (en) 2013-11-05 2016-12-13 Tdk Corporation Magnetization controlling element using magnetoelectric effect
JP2015138098A (ja) * 2014-01-21 2015-07-30 日本放送協会 磁気抵抗効果素子及び空間光変調器
JP6546745B2 (ja) * 2015-02-03 2019-07-17 日本放送協会 光変調素子および空間光変調器
JP6581454B2 (ja) * 2015-09-29 2019-09-25 日本放送協会 空間光変調器
JP6799300B2 (ja) 2017-03-30 2020-12-16 国立研究開発法人産業技術総合研究所 磁気素子、磁気記憶装置及び磁気センサ
WO2018198696A1 (ja) 2017-04-28 2018-11-01 国立研究開発法人産業技術総合研究所 磁気記憶装置及びその制御方法
WO2018198713A1 (ja) * 2017-04-28 2018-11-01 国立研究開発法人産業技術総合研究所 磁気素子
KR102484900B1 (ko) 2017-12-21 2023-01-04 현대자동차주식회사 금속 공기 배터리
US11404632B2 (en) 2019-11-22 2022-08-02 Western Digital Technologies, Inc. Magnetoresistive memory device including a magnesium containing dust layer
US11839162B2 (en) 2019-11-22 2023-12-05 Western Digital Technologies, Inc. Magnetoresistive memory device including a plurality of reference layers
US11404193B2 (en) 2019-11-22 2022-08-02 Western Digital Technologies, Inc. Magnetoresistive memory device including a magnesium containing dust layer
US11005034B1 (en) 2019-11-22 2021-05-11 Western Digital Technologies, Inc. Magnetoresistive memory device including a high dielectric constant capping layer and methods of making the same
US10991407B1 (en) * 2019-11-22 2021-04-27 Western Digital Technologies, Inc. Magnetoresistive memory device including a high dielectric constant capping layer and methods of making the same
US11056640B2 (en) 2019-11-22 2021-07-06 Western Digital Technologies, Inc. Magnetoresistive memory device including a high dielectric constant capping layer and methods of making the same
US11871679B2 (en) 2021-06-07 2024-01-09 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same
US11361805B2 (en) 2019-11-22 2022-06-14 Western Digital Technologies, Inc. Magnetoresistive memory device including a reference layer side dielectric spacer layer
EP3840073A1 (en) 2019-12-18 2021-06-23 Imec VZW A method for manufacturing a magnetic structure for a magnetic device showing a giant vcma effect
US11889702B2 (en) 2021-06-07 2024-01-30 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same
US11887640B2 (en) 2021-06-07 2024-01-30 Western Digital Technologies, Inc. Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204854A (ja) * 1997-11-12 1999-07-30 Toshiba Corp 磁気装置および磁性体素子
JP2000187814A (ja) * 1998-12-21 2000-07-04 Sharp Corp 複合型磁気ヘッドおよびその製造方法
JP2001196661A (ja) * 1999-10-27 2001-07-19 Sony Corp 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924819B2 (ja) * 1996-10-09 1999-07-26 日本電気株式会社 磁気抵抗効果膜及びその製造方法
JPH11316919A (ja) * 1998-04-30 1999-11-16 Hitachi Ltd スピントンネル磁気抵抗効果型磁気ヘッド
JP3312174B2 (ja) * 1999-09-24 2002-08-05 東北大学長 高密度磁気固定メモリの書き込み方法及び高密度磁気固定メモリ
US6590268B2 (en) * 2000-03-14 2003-07-08 Matsushita Electric Industrial Co., Ltd. Magnetic control device, and magnetic component and memory apparatus using the same
JP3583102B2 (ja) * 2001-12-27 2004-10-27 株式会社東芝 磁気スイッチング素子及び磁気メモリ
JP4100025B2 (ja) * 2002-04-09 2008-06-11 ソニー株式会社 磁気抵抗効果素子及び磁気メモリ装置
WO2004032238A1 (ja) * 2002-10-03 2004-04-15 Sony Corporation メモリ素子およびメモリ装置
US6980468B1 (en) * 2002-10-28 2005-12-27 Silicon Magnetic Systems High density MRAM using thermal writing
US7411235B2 (en) * 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory
US7061797B1 (en) * 2004-12-30 2006-06-13 Infineon Technologies Ag Hybrid memory cell for spin-polarized electron current induced switching and writing/reading process using such memory cell
JP4997789B2 (ja) * 2006-02-23 2012-08-08 Ｔｄｋ株式会社 磁気メモリ
JP4797795B2 (ja) * 2006-05-24 2011-10-19 Ｔｄｋ株式会社 磁気メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204854A (ja) * 1997-11-12 1999-07-30 Toshiba Corp 磁気装置および磁性体素子
JP2000187814A (ja) * 1998-12-21 2000-07-04 Sharp Corp 複合型磁気ヘッドおよびその製造方法
JP2001196661A (ja) * 1999-10-27 2001-07-19 Sony Corp 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127622A (ja) * 2012-12-27 2014-07-07 Nippon Telegr & Teleph Corp <Ntt> スピン装置およびその製造方法
KR20210043956A (ko) * 2019-10-14 2021-04-22 한국과학기술연구원 이차원 자성체를 포함하는 스핀 소자
KR102310181B1 (ko) * 2019-10-14 2021-10-08 한국과학기술연구원 이차원 자성체를 포함하는 스핀 소자

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