KR20180098248A - 자기 터널 접합 소자 및 자기 메모리 - Google Patents

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Abstract

자기 터널 접합 소자(10)는, 강자성체로 구성된 참조층(14)과, Ｏ를 포함하는 장벽층(15)과, Co 또는 Fe를 포함하는 강자성체로 구성되는 기록층(16)과, Ｏ를 포함하는 제1 보호층(17)과, Pt, Ru, Co, Fe, CoB, FeB 또는 CoFeB 중 적어도 하나를 포함하는 제2 보호층(18)이 적층된 구성을 갖는다.

Description

자기 터널 접합 소자 및 자기 메모리
본 발명은, 자기 터널 접합 소자 및 자기 메모리에 관한 것이다.
특허 문헌 1에는 CoFeB로 구성되는 기록층을, 산소를 포함하는 장벽층(MgO)과 보호층(MgO)에 끼운 구조(이중 계면 구조)를 갖는 MTJ 소자가 개시되어 있다. 이중 계면 구조를 갖는 MTJ 소자는, 특허 문헌 2(단락 0011, 도 1)에도 개시되어 있다. 특허 문헌 2에 개시된 MTJ 소자의 보호층은 도전성 산화물층으로 구성되어 있다. 또한, 특허 문헌 2에는 산화물 캡층(31)(보호층) 위에 금속 캡층(13)이 형성된 구성을 개시하고 있다.
특허 문헌 1: 특개 2014-207469호 공보 특허 문헌 2: 국제 공개 제2013/069091호
특허 문헌 1 및 2에 기재된 MTJ 소자는, 현재의 기술 세대에서는 충분한 특성을 나타내고 있다. 그러나, MTJ 소자가 보다 소형화되면 충분한 특성을 얻을 수 없게 될 우려가 있다.
이 점을 보다 상세히 설명한다. MTJ 소자의 성능은, 터널 자기 저항비(TMR), 열안정성(△), 임계치 전류로 표현된다. 터널 자기 저항비(TMR)은, 식 TMR = (Rap-Rp)/Rp로 표현된다. Rp는 장벽막에 인접하는 참조층과 자유층의 자화가 평행으로 배열된 때의 MTJ 소자의 전류 경로의 저항값, Rap는 장벽막에 인접하는 참조층과 자유층의 자화가 반평행으로 배열된 때의 전류 경로의 저항값이다. 또한, 열안정성(△)은, Keff·V/kBT에 거의 비례한다. 여기에서 Keff: 실효 자기 이방성 에너지 밀도, V: 부피, kB: 볼츠만 정수, T: 절대 온도이다. 일반적으로 터널 자기 저항비(TMR)는, 큰 것이 바람직하고, 또한 열안정성(△)을 임계 전류로 나눈 값이 클수록 바람직하다.
MTJ 소자를 대용량 기억 소자로 사용하기 위해서는, 10년 이상의 데이터 보유 기간이 필요하다. 이 데이터 보유 기간을 확보하기 위해서는 80 이상의 열안정성(△)이 필요하다. 그러나, 80 이상의 열안정성(△)을 확보하는 것은 용이하지는 않다. 일례로서, CoFeB로 형성되는 강자성 전극과 MgO층의 자기 터널 접합의 접합면을 원형으로 한 경우의 접합면의 사이즈(직경)와 열안정성(△) = 80을 확보하기 위해서 필요한 계면 자기 이방성과의 관계를 도 19에 나타내었다.
도 19에 나타낸 바와 같이, 접합면의 사이즈의 축소에 의해 열안정성(△) = 80을 확보하기 위해 필요한 계면 자기 이방성은 증대한다. 특히, 접합면의 사이즈가 30nm 이하로 되면, 열안정성(△) = 80을 확보하기 위해 필요한 계면 자기 이방성은 급격히 상승한다. 접합면의 사이즈가 20nm 이하로 되면 2.5[mJ/m2] 이상의 계면 자기 이방성이 필요하다.
그러나, 특허 문헌 1, 2에 개시된 구성에서는, 이와 같은 큰 계면 자기 이방성을 얻을 수 없다.
본 발명은 상기 실정을 감안하여 이루어진 것으로서, 보다 열안정성이 높은 자기 터널 접합 소자 및 자기 메모리를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 자기 터널 접합 소자는,
강자성체로 구성된 참조층과,
Ｏ를 포함하는 장벽층과,
Co 또는 Fe를 포함하는 강자성체로 구성되는 기록층과,
Ｏ를 포함하는 제1 보호층과,
Pt, Ru, Co, Fe, CoB, FeB 또는 CoFeB 중 적어도 하나를 포함하는 제2 보호층
이 적층하여 구성되어 있다.
상기 제2 보호층은, 예를 들면, Pt 또는 Ru를 적어도 하나 포함하는 층으로 구성되며 0.3 ~ 3.5nm의 두께를 가진다.
상기 제2 보호층은, 예를 들면, Co, Fe, CoB, FeB 또는 CoFeB를 적어도 하나 포함하는 층으로 구성되며, 0.1 ~ 3.5nm의 두께를 가진다.
예컨대, 상기 참조층과 상기 장벽층과의 접합면, 상기 장벽층과 상기 기록층과의 접합면, 상기 기록층과 상기 제1 보호층과의 접합면 중 적어도 하나는 직경 30nm의 원의 면적보다도 작은 접합면이다.
상기 기록층은, 예를 들면, 접촉하고 있는 장벽층 또는 제1 보호층과의 계면의 자기 이방성에 기인하여 자화 방향이 계면에 수직이다.
상기 자기 터널 접합 소자는, 상기 제2 보호층 위에, Ru, Rh, Pd, Cu, Ir, Au, Ta, Hf, W, Zr, Nb, Mo, Ti, V, Cr 또는 이들의 합금을 포함하는 제3 보호층을 구비하여도 좋다.
상기 제2 보호층은, 예를 들면, 0.6~1.5nm의 두께를 가진다.
상기 제2 보호층은 0.6~1.0nm의 두께를 갖는 것이 바람직하다.
상기 제2 보호층은 비자성체인 것이 바람직하다.
예를 들어, 상기 제2 보호층은 자성을 가지며, 상기 자기 터널 접합 소자는, 상기 제2 보호층 위에 형성된 비자성층과, 상기 비자성층 위에 형성되고 상기 제2 보호층의 자화 방향과 평행하게 반대 방향으로 자화된 강자성층을 더 구비할 수도 있다.
상기 제2 보호층은, 예를 들면, 0.6~3.5nm의 두께를 가진다.
상기 강자성층은, 예를 들어, Co, Fe, CoB, FeB, CoFeB, CoPt 합금, CoPd 합금, FePt 합금, FePd 합금, 페리 자성체 중 적어도 하나를 포함한다.
본 발명에 따른 자기 메모리는,
상기 기재된 자기 터널 접합 소자로 구성된 기억 셀과,
상기 기억 셀을 선택하고 데이터를 기록하는 기록 회로와,
상기 기억 셀을 선택하고 데이터를 읽어들이는 읽기 회로
를 구비한다.
본 발명에 의하면, 열안정성이 높은 자기 터널 접합 소자와 이를 이용한 자기 메모리를 얻을 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 자기 터널 접합 소자(MTJ 소자)의 적층 구조를 나타내는 도면이다.
도 2는 실시 형태 1에 따른 MTJ 소자의 자기 터널 접합면의 형상을 나타내는 도면이다.
도 3은 도 1에 나타낸 MTJ 소자의 실제 소자 구조의 예를 나타낸 도면이다.
도 4는 도 1에 나타낸 제2 보호층의 종류와 자기 터널 접합면의 자기 이방성의 관계를 나타내는 도면이다.
도 5는 실시 형태 1에 따른 MTJ 소자를 포함하는 자기 메모리 회로의 구성을 나타낸 도면이다.
도 6의 (A)와 (B)는 MTJ 소자의 장벽층에 인접하는 기록층과 참조층의 자화의 평행 상태(저저항 상태)와 반평행 상태(고저항 상태)를 설명하기 위한 도면이다.
도 7은 도 1에 나타낸 MTJ 소자의 변형예를 나타낸 도면이다.
도 8은 도 1에 나타내는 MTJ 소자의 변형예를 나타낸 도면이다.
도 9는 도 1에 나타낸 MTJ 소자의 변형예를 나타낸 도면이다.
도 10은 도 1에 나타낸 MTJ 소자의 변형예를 나타낸 도면이다.
도 11은 도 1에 나타낸 MTJ 소자의 변형예를 나타낸 도면이다.
도 12는 본 발명의 실시 형태 2에 따른 MTJ 소자의 구조를 나타낸 도면이다.
도 13은 도 12에 나타낸 MTJ 소자의 제2 보호층의 막 두께와 포화 자화의 크기와의 관계를 나타낸 도면이다.
도 14의 (a)~(e)는 도 12에 나타낸 MTJ 소자의 층면에 수직으로 자계를 인가했을 때의 자계의 강도와 기록층의 자화의 크기와의 관계를 제2 보호층의 막 두께마다 나타낸 도면이다.
도 15의 (a)~(e)는 도 12에 나타낸 MTJ 소자의 층면에 수직으로 자계를 인가했을 때의 자계의 강도와 MTJ 소자의 자화의 크기와의 관계를 제2 보호층의 막 두께 마다 나타낸 도면이다.
도 16은 도 12에 나타낸 MTJ 소자의 제2 보호층을 다른 재료로 형성하고, 층 면에 수직으로 자계를 외부로부터 인가했을 때의 인가 자계의 강도와 기록층의 자화의 크기와의 관계를 나타낸 도면이다.
도 17은 도 12에 나타낸 MTJ 소자의 제3 보호층을 다른 재료로 형성했을 때의 제3 보호층의 유무와 재질과 기록층의 자기 이방성과 막 두께의 곱(Keff·t)과의 관계를 나타낸 도면이다.
도 18은 본 발명의 실시 형태 3에 따른 MTJ 소자의 구조를 나타낸 도면이다.
도 19는 자기 터널 접합의 사이즈와 열안정성 = 80을 확보하기 위해 필요한 계면 자기 이방성의 크기와의 관계를 나타낸 그래프이다.
이하, 본 발명의 실시 형태에 의한 자기 터널 접합 소자와 이를 이용한 자기 메모리를 설명한다.
(실시 형태 1)
본 실시 형태에 의한 자기 터널 접합 소자(MTJ(Magnetic tunnel junction) 소자)(10)는, 높은 계면 자기 이방성을 나타내는 자기 터널 접합을 갖는다. MTJ 소자(10)는, 도 1에 나타낸 바와 같이, 참조층(14)과, 장벽층(15)과, 기록층(16)과, 제1 보호층(17)과, 제2 보호층(18)이 그 순서대로 적층된 구조를 구비한다. 또한, 도 1에서는 위로부터 제2 보호층(18), 제1 보호층(17), 기록층(16), 장벽층(15), 참조층(14)의 순서로 되어 있지만 상하 반대이어도 상관없다. 다른 도면에서도 마찬가지이다.
참조층(고정층)(14)은, 두께 1.0nm의 CoFeB의 층으로 구성되고, 자화 방향이 계면에 수직한 일방향으로 고정되어 있다.
장벽층(15)은, 두께 1nm 정도의 MgO의 층으로 구성된다.
기록층(자유층)(16)은, 두께 1.8nm의 FeB의 층으로 구성되며, 자화 방향이 계면에 수직인 방향에서 스핀 주입 기록에 의해 그 방향이 변화한다. 또한, 기록층(16)의 두께는 1.8nm에 한정되지 아니하며, 1.8nm~4nm에 있는 것이 바람직하다.
제1 보호층(17)(캡층)은, 두께 1.2nm의 MgO의 층으로 구성된다.
제2 보호층(캡층)(18)은, 1nm의 두께로 형성되고, 비결정계의 재료로서 CoFeB, 결정계의 재료로서 Ru, Pt로 구성된다. 제2 보호층(18)은, 스퍼터링에 의해 형성되어 있다. 또한, 제2 보호층(18)의 두께는 1nm에 한정되지 아니하며, 1nm~4nm의 범위에 있는 것이 바람직하다.
참조층(14)과 장벽층(15)과의 계면 및 장벽층(15)과 기록층(16)과의 계면은, 자기 터널 접합(J)을 구성한다. 자기 터널 접합(J)은, 도 2에 나타낸 바와 같이, 거의 원형의 접합면을 가지며, 그 직경(D)은 30nm 이하가 바람직하다. 기록층(16)과 제1 보호층(17)과의 계면도 도 2에 나타낸 바와 같이, 거의 원형의 접합면을 가지고 있으며 그 직경(D)이 30nm 이하인 것이 바람직하다.
또는, 참조층(14)과 장벽층(15)과의 계면, 장벽층(15)과 기록층(16)과의 계면, 기록층(16)과 제1 보호층(17)과의 계면의 적어도 어느 하나가 직경(D)이 30nm 이하의 거의 원형의 접합면을 가지고 있어도 좋다. 접합면은 원형이 아니어도 좋으며, 그 경우는 접합면의 실효적인 면적이 직경 30nm의 원의 면적보다도 작은 것이 바람직하다.
실제의 MTJ 소자(10)는, 도 3에 나타낸 바와 같이, 기판(11)과, 기판(11)의 위에 형성된 하부 전극층(12)과, 하부 전극(12) 위에 형성된 하지층(下地層)(13)을 구비한다. 하지층(13)의 위에 참조층(14)으로부터 제2 보호층(18)이 순서대로 형성되어 있다. 제2 보호층(18)의 위에 상부 전극층(19)이 형성되어 있다.
도 3에서는 기판(11)은, Si층과, 그 위에 형성된 SiO2층으로 구성되어 있다. 본 실시 형태에 의한 MTJ 소자(10)를 이용하여 자기 메모리를 제작하는 경우, 기판(11)은 트랜지스터나 다층의 배선층을 포함한 구조를 갖는다.
하부 전극층(12)은 Au 등의 도체의 층으로 구성된다.
하지층(13)은, 두께 5nm 정도의 Ta층으로 구성된다. 하지층(13)은, Cu, CuN, Au, Ag, Ru 등의 금속재료, 이들의 합금 등으로 구성되어도 좋다. 하지층(13)은, 복수의 금속 재료층을 적층한 구조, 예를 들면, Ta층/Ru층/Ta층과 같은 구조이어도 좋다. 하지층(13)은, MTJ 소자(10)층을 형성하는 기초가 되는 층이며, 표면이 평탄하게 형성되어 있다.
상부 전극층(19)은, Au 등의 도전층으로 구성된다. 또한, Ta나 Ti나 이들의 화합물 등의 재료도 사용된다.
도 1 내지 도 3에 나타낸 구성을 갖는 MTJ 소자(10)는, 제2 보호층(18)의 재질을 Pt, Ru 또는 CoFeB로 함으로써, 높은 계면 자기 이방성을 얻고 있다. 이 점에 대해서 구체적으로 설명한다.
도 4는, 제2 보호층(18)을, Ta, W, Pt, Ru, CoFeB로 1nm의 두께로 성막하고, 또한 기록층(16)을 FeB로 1.8nm~4nm의 두께로 성막한 경우, MTJ 소자(10)의 장벽층(15)과 기록층(16)과의 접합면(J)의 계면 자기 이방성의 강도를 나타낸다. 또한, 제2 보호층(18)은, 예를 들면, 스퍼터링으로 성막하며 그 후의 어닐(anneal) 온도는 300℃이다.
도시한 바와 같이, 제2 보호층(18)을 Ta 또는 W로 형성한 경우에는, 접합면(J)의 계면 자기 이방성의 값은 약 1.8~1.9[mJ/m2]이다. 이에 대하여, 제2 보호층(18)을 Pt, Ru 또는 CoFeB로 형성한 경우는, 접합면(J)의 계면 자기 이방성은 약 2.5[mJ/m2] 이상이다.
이로부터, 제2 보호층(18)이 Pt, Ru 또는 CoFeB로 형성된 MTJ 소자(10)의 접합면(J)의 계면 자기 이방성은, 제2 보호층(18)이 Ta 또는 W로 형성된 MTJ 소자(10)의 접합면(J)의 계면 자기 이방성의 값보다도 크다는 것이 판명되었다.
도 19를 참조하여 설명한 바와 같이, 열안정성(△) = 80을 확보할 수 있는 계면 자기 이방성의 값은 터널 접합면(J)의 직경(D)이 작아짐에 따라 커진다. 특히, 직경(D)이 30nm보다 작아지면 급격히 커진다. 자기 터널 접합면(J)의 직경(D)이 40nm인 경우에는, 제2 보호층(18)으로서 Ta나 W를 사용하여도 충분한 열안정성 (△)을 얻을 수 있다. 그러나, 자기 터널 접합면(J)이 작아지고, 예컨대 자기 터널 접합면(J)의 직경(D)이 30nm나 20nm인 경우에는, Ta나 W를 제2 보호층(18)으로서 사용하면 열안정성(△)이 부족하다.
한편, 제2 보호층(18)으로서, Pt나 Ru, CoFeB를 사용한 경우에는, 2.5[mJ/m2] 이상의 계면 자기 이방성을 얻을 수 있다. 따라서, 직경(D)이 20nm 정도의 자기 터널 접합면(J)에서도 충분한 열안정성(△)을 얻는 것이 가능하다. 전술한 바와 같이, 본 실시형태의 MTJ 소자(10)는, 제2 보호층(18)으로서 Pt나 Ru, CoFeB를 사용하고 있으며 2.5[mJ/m2] 이상의 계면 자기 이방성을 얻을 수 있으므로, 직경(D)이 30nm 이하에서 예컨대 직경(D)=20nm 정도의 자기 터널 접합면(J)에서도 충분한 열안정성(△)을 얻는 것이 가능하다. 이에 의하여, 자기 터널 접합을 이용한 집적 회로나 메모리를 고성능화 하는 것도 가능하다.
Ta나 W 등의 재료를 제2 보호층(18)으로 사용한 경우에 계면 자기 이방성이 낮아지는 이유는, 제2 보호층(18)이 직하(直下)의 제1 보호층(17)을 구성하고 있는 MgO층에 손상(damage)을 주기 때문이다. MgO층에 손상을 주는 물리적인 원인은, 제2 보호층을 구성하는 물질과 산소와의 친화성이 관련되어 있다. Ta나 W는 산소와 친화성이 높고(산화물을 생성하는 에너지가 작다), 실온에서 안정적인 산화물을 형성한다. 따라서 스퍼터링에 의해 Ta나 W로 제2 보호층(18)을 형성할 때 퇴적된 Ta나 W가 제1 보호층(17)을 구성하고 있는 MgO 중의 산소와 반응하여 MgO층에 데미지를 준다. 한편, Pt, Ru, CoFeB는 산소와의 친화성이 낮다. 이 때문에 제2 보호층(18)을 형성하는 과정에서, 퇴적된 Pt, Ru, CoFeB는 제1 보호층(17)을 구성하고 있는 MgO에 데미지를 주지 않고 박막을 형성할 수 있다.
다음으로, 상기 구성을 갖는 MTJ 소자(10)를 메모리 셀로 사용한 자기 메모리 회로(100)에 대해 도 5를 참조하여 설명한다.
도 5에 나타낸 바와 같이, 자기 메모리 회로(100)는, MTJ 소자(10)와 선택 트랜지스터(20)을 1비트 분의 메모리 셀로 하고, 메모리 셀이 매트릭스 형태로 배열된 구조를 가진다.
선택 트랜지스터(20)의 소스 전극은 소스 선(SL)에, 드레인 전극은 MTJ 소자(10)의 하부 전극층(12)에, 게이트 전극은 워드 선(WL)에 각각 전기적으로 접속되어 있다. 또한, MTJ 소자(10)의 상부 전극층(19)은 비트 선(BL)에 접속되어 있다.
워드 선(WL)은 X 드라이버(워드 선 드라이버)(101)에, 비트 선(BL)은 Y 드라이버(비트 선 드라이버)(102)와 센스 앰프(103)에 접속되고, 소스 선(SL)은 소스 선 드라이버(104)에 접속되어 있다.
워드 선(WL), 비트 선(BL), 소스 선(SL), X 드라이버(101), Y 드라이버(102), 소스 선 드라이버(104)는, 메모리 셀(MTJ 소자(10))을 선택하여 데이터를 기록하는 기록 회로로서 기능하고, 워드 선(WL), 비트 선(BL), 소스 선(SL), X 드라이버(101), 센스 앰프(103), 소스 선 드라이버(104)는 메모리 셀을 선택하여 기억 데이터를 읽어 들이는 읽기 회로로서 기능한다.
도 6(A)에 나타낸 바와 같이, 참조층(14)의 자화(Mf) 방향과 기록층(16)의 자화(Mr) 방향이 서로 평행하게 동일 방향(P 상태)인 때, 하부 전극층(12)과 상부 전극층(19)과의 사이가 저저항으로 된다. 이 때 MTJ 소자(10)는 저저항으로 된다. 한편, 도 6(B)에 나타낸 바와 같이, 반평행(평행에 반대 방향: AP 상태)인 때, MTJ 소자(10)는 고저항으로 된다. 이 저항값의 고저를 비트 정보의 「0」과 「1」에 대응시킨다. 이 실시 형태에서는 저저항에 「0」을, 고저항에 「1」을 할당하는 것으로 한다.
MTJ 소자(10)에 정보를 기록하는 경우, X 드라이버(101)는 기록 대상인 MTJ 소자(10)에 접속된 워드 선(WL)의 전압을 제어하고, 대응하는 선택 트랜지스터(20)를 온(ON)한다. 이어서, Y 드라이버(102)와 소스 선 드라이버(104)는 기록 대상인 MTJ 소자(10)에 접속된 비트 선(BL)과 소스 선(SL)과의 사이에 인가하는 전압을 조정하고, MTJ 소자(10)을 흐르는 기록 전류(Iw)의 방향과 크기를 제어하여 스핀 주입 자화 반전에 의해 소망하는 데이터를 기록한다.
기록 전류(Iw)가 기록층(16)으로부터 참조층(14)으로 흐를 때, 기록층(16)의 자화(Mr)는 참조층(14)의 자화(Mf)에 대해서 동일 방향으로 되어 「0」이 기록되고, 기록 전류(Iw)가 참조층(14)으로부터 기록층(16)으로 흐를 때, 기록층(16)의 자화(Mr)는 참조층(14)의 자화(Mf)에 대해서 반대 방향으로 되어「1」이 기록된다.
한편, 읽기 시에는. X 드라이버(101)는 워드 선(WL)에 선택 전압을 인가하고 읽어 들일 대상인 MTJ 소자(10)에 접속된 선택 트랜지스터(20)을 온하고, Y 드라이버(102)와 소스 선 드라이버(104)는 읽어 들일 대상인 MTJ 소자(10)에 접속된 비트선(BL)과 소스 선(SL)과의 사이에 읽기 전압을 인가한다. 읽기 전압의 인가에 의하여, MTJ 소자(10)에 그 저항값에 대응하는 전류가 흐른다. 센스 앰프(103)는 이 전류를 전압으로 변환함으로써 기록되어 있는 데이터를 읽어 들인다.
이상에서 설명한 바와 같이, 본 실시 형태에 의한 MTJ 소자(10)는, 참조층(14)과 기록층(16) 사이에 장벽층(15)을 구비하고, 기록층(16) 위에 제1 보호층(17)을 구비하고, 또한 제1 보호층(17) 위에 제2 보호층(18)을 구비하고 있다. 따라서, 제2 보호층(18)이 제1 보호층(17)에 데미지를 주지 않기 때문에, 큰 자기 이방성을 얻을 수 있어서 높은 열 안정성을 얻을 수 있다.
또한 본 발명은 상기 실시 형태에 한정되지 않으며 여러 가지 변형 및 응용이 가능하다.
참조층(14)으로서, 1.0nm의 CoFeB층을 사용하였으나, 그 두께는 임의이다. 단, 계면 자기 이방성에 기인하는 수직 자화를 이용하기 위해서는 5nm, 바람직하게는 3nm 이하, 보다 바람직하게는, 1.6nm 이하의 두께로 한다. 이에 의하여, 계면 자기 이방성에 기인하는 수직 자화가 참조층(14)의 자화의 주요부가 된다.
참조층(14)의 재질도 Co 또는 Fe를 포함하고 있으면 좋고, B를 포함하지 않아도 좋다. 또한, FePt, TbTeCo 등 종래부터 알려져 있는 수직 자기 이방성 재료도 좋다.
또한, 참조층(14)은 단층일 필요는 없으며, 적층막이어도 좋다. 예를 들어, Co 막과 Pt 막의 적층막, Ni 막과 Co 막의 적층막, 또한 이들의 다층막, 적층 페리 구조 등을 참조층(14)으로 사용하는 것도 가능하다.
장벽층(15)으로서, 1.2nm의 MgO층을 사용하였으나, 그 두께는 10nm 이하, 특히 5nm 이하가 바람직하다. 또한, 그 재질은 MgO에 한정되지 않으며 산소를 포함하며 자기 터널 접합을 생성하는 Al2O3, SiO2, MgZnO 등 기타 재질도 좋다.
기록층(16)으로서, 1.8~4.0nm의 FeB층을 사용하였으나 그 두께는 임의이다. 다만, 계면 자기 이방성에 기인하는 수직 자화를 이용하기 위해서는, 5nm, 바람직하게는 3nm 이하, 보다 바람직하게는 1.6nm 이하의 두께로 한다. 이에 의하여, 계면 자기 이방성에 기인하는 수직 자화가 기록층(16)의 자화의 주요부가 된다.
기록층(16)의 재질은 FeB에 한정되지 않으며 Co, Fe, CoB, FeB, CoFeB를 적어도 하나 포함하면 좋다. 또한 미량의 다른 원소를 포함할 수도 있다. 그 두께도 임의이다.
또한, 기록층(16)의 재질은 CoFeBM(여기에서, M은 Ni, Zr, Hf, Ta, Mo, Nb, Pt, Cr, Si 또는 V를 적어도 하나 포함한다) 등을 이용할 수 있다.
기록층(16)은 단층일 필요는 없으며, 적층막을 기록층(16)으로 사용하는 것도 가능하다. 예를 들어, Fe를 포함하는 층과, FeB 또는 CoB를 포함하는 층과의 적층막을 기록층(16)으로 사용할 수 있다. 이 경우, 인접하는 장벽층(15) 또는 제1 보호층(17)을 구성하는 MgO와 B를 포함하는 층(FeB, CoB 등)이 인접하지 않도록 배치하는 것이 바람직하다.
예를 들어, MgO층(15 또는 17), Fe층, CoFeB층, MgO층(17 또는 15)과 같은 배치 구성, MgO층(15), Fe층, CoFeB층, Fe층, MgO층(17)과 같은 배치 구성 등을 채택하는 것이 바람직하다. 이것은 높은 계면 자기 이방성을 얻기 위해서는 MgO와의 계면에는 B가 최대한 존재하지 않는 것이 바람직하기 때문이다.
제1 보호층(17)으로서, 1.2nm의 MgO층을 사용하였으나 그 두께는 5.0nm 이하, 3.0nm 이하가 바람직하다. 제1 보호층(17)의 재질은 MgO 이외에도, 산소를 포함하면 좋고, Al2O3, SiO2, MgZnO, Ta2O5 등의 절연물을 사용해도 좋다.
또한, 제1 보호층(17)의 재질로서 RuO2, Vo2, TiO, Ti2O3, ZnO, TaO2 등의 도전성 산화물을 사용해도 좋다. 제1 보호층(17)을 구성하는 도전성 산화물은, 예를 들어 RuO2, VO2, CrO2, NbO2, MoO2, WO2, ReO2, RhO2, OsO2, IrO2, PtO2, V3O5, Ti3O5 등 루틸(rutile)-MoO2형 산화물을 포함하여도 좋다. 또는, 제1 보호층(17)을 구성하는 도전성 산화물은 TiO, VO, NbO, LaO, NdO, SmO, EuO, SrO, BaO, NiO 등의 NaCl형 산화물을 포함하여도 좋다.
제1 보호층(17)을 구성하는 도전성 산화물 막은, LiTi2O4, LiV2O4, Fe3O4 등 스피넬(spinel)형 산화물을 포함하여도 좋다. 또는, 제1 보호층(17)을 구성하는 도전성 산화물 막은, ReO3, CaCrO3, SrCrO3, BaMoO3, SrMoO3, CaMoO3, LaCuO3, CaRuO3, SrVO3, BaTiO3 등의 페로브스카이트(perovskite)-ReO3 형 산화물을 포함하여도 좋다.
제1 보호층(17)을 구성하는 도전성 산화물층은 Ti2O3, V2O3, Rh2O3 등 코런덤(corundum)형 산화물을 포함해도 좋다. 또는, 제1 보호층(17)을 구성하는 도전성 산화물층은 ZnO, TiO2, SnO2, Cu2O, Ag2O, In2O3, WO3인 산화물 반도체를 포함해도 좋다.
기록층(16)은 제1 보호층(17)과의 계면에서 계면 자기 이방성이 생기도록 산소를 포함하는 막을 적절히 선택할 수 있다.
또한, 제1 보호층(17)의 막 두께는 장벽층(15)의 막 두께 이하로 형성되는 것이 바람직하다.
제2 보호층(18)으로서, Pt, Ru, CoFeB의 1.0nm의 층을 사용하였으나 그 두께는 임의이다. 다만, 너무 두꺼우면 자기 터널 접합의 가공이 곤란하게 된다. 한편 너무 얇으면 그 효과를 발휘하지 못한다. 이 때문에 Pt, Ru의 경우는 제2 보호층(18)의 두께를 3.5nm 이하, 바람직하게는 0.3~3.0nm, 보다 바람직하게는 0.5~2.0nm로 하는 것이 바람직하다. 또한, CoFeB의 경우에는 제2 보호층(18)의 두께를 3.5nm 이하, 바람직하게는 0.1~3.0nm, 보다 바람직하게는 0.1~1.0nm로 하는 것이 바람직하다.
또한, 제2 보호층(18)은 단층일 필요는 없으며, 적층 구조로 해도 좋다. 예를 들면, CoFeB와 Pt와 Ru의 적층 구조로 하거나 Pt와 Ru의 교대 적층으로 하는 등으로 해도 좋다.
또한, 제2 보호층(18)은 Pt, Ru, CoFeB의 층 이외에도, Co, Fe, CoB, FeB를 주요 구성으로 포함하는 층이어도 된다. 이들 재료는 Pt 등과 마찬가지로, 인접하여 배치되는 제1 보호층(17)을 구성하는 MgO에 데미지를 주기 어렵기 때문이다. Co, Fe, CoB 또는 FeB를 포함하는 층의 경우에 대해서도, CoFeB를 포함하는 층과 마찬가지로 제2 보호층(18)의 두께를 3.5nm 이하, 바람직하게는 0.1~3.0nm, 보다 바람직하게는 0.1~1.0nm로 하는 것이 바람직하다.
또한, 제2 보호층(18)에서의 Fe, CoFeB, CoB, FeB 등의 층은 자성층으로서가 아니라 인접하는 제1 보호층에 대한 보호층으로 기능한다. 따라서 제2 보호층(18)은 계면 자기 이방성의 값(Ki)에는 영향을 주지 않도록 막 두께 등을 조정하여 형성하는 것이 바람직하다. 이 때문에, 예를 들면 제2 보호층(18)을 기록층(16) 보다도 얇게 형성하는 것이 바람직하다.
또한, 기판(11)을 Si층과 SiO2층의 적층체로 하였으나, 기판의 재질·두께는 임의이다. 하부 전극층(12), 상부 전극층(19)의 재질로 Au를 예시하였으나, Al 등의 다른 임의의 도체를 사용할 수 있다.
상기 실시 형태에서는 강자성체층으로 된 참조층(14), 기록층(16)을 구비하는 MTJ 소자(10)을 예시하였으나, 각 강자성체층은 복수층이어도 좋다. 예를 들어, 도 7에 예시한 바와 같이, 도 1의 기록층(16)을, 기록층(16A) 및 기록층(16B)의 2층 구조로 하고, 그 사이에 얇은 비자성 결합층(17B), 예를 들어 0.1~1.0nm 정도의 Ta층을 배치하는 등으로 해도 좋다. 비자성 결합층(17B)의 재료로서는 Ta 외에, W, Hf, Zr, Nb, Mo, Ti, Mg, MgO 등이 있다. 또한, 도 7의 17A는 제1 보호층이다.
또한, 도 8에 예시한 바와 같이, 도 1의 참조층(14)을, 참조층(14A) 및 참조층(14B)의 2층 구조로 하고, 사이에 얇은 비자성 결합층(15B), 예컨대 0.1~1.0nm 정도의 Ta층을 배치하는 등으로 해도 좋다. 비자성 결합층(15B)의 재료로는, Ta 이외에, W, Hf, Zr, Nb, Mo, Ti, Mg, MgO 등이 있다. 또한, 도 8의 15A는 장벽층이다. 또한, 도 9에 예시한 바와 같이, 기록층(16A, 16B), 참조층(14A, 14B)의 양쪽에 비자성 결합층(17B, 15B)를 사용하는 구성으로 해도 좋다.
또한, 전술한 바와 같이, 참조층(14)으로서 적층 페리 구조를 사용할 수 있으며 그 예를 도 10에 나타내었다. 도 10에 나타낸 예에서는, 참조층(14)은 참조층(14A)과 결합층(14C)과 참조층(14B)이 적층된 적층 구조를 가진다. 참조층(14A, 14B)는 강자성체층으로 된다. 참조층(14) 이외의 구성에 있어서는 도 8과 마찬가지이다.
참조층(14A)과 참조층(14B)은 결합층(14C)에 의해서 반(反) 강자적으로 결합하고 있다. 결합층(14C)으로서 예를 들면 Ru을 사용할 수 있다. 적층 페리 구조를 사용함으로써 기록층(16)에 인가되는 참조층(14)으로부터의 자계를 감소시킬 수 있으며, 그 결과 0 상태와 1 상태의 열안정성의 비대칭성을 작게 할 수 있다.
전술한 다층 구조의 예에서는 참조층과 기록층을 2층 구조로 하는 예를 나타내었으나, 3층 구조 이상이라도 좋다.
도 2에 예시한 자기 터널 접합(J)도 원형에 한정되지 않는다. 타원형이어도, 사각형 등이어도 좋다. 또한 이 경우의 자기 터널 접합의 사이즈로는 실효 면적이 같은 원형 자기 터널 접합(J)의 직경(D)를 채용하면 된다.
이상의 설명에서는, 수직 자화형 MTJ 소자에 대해서 설명한 도 11에 나타낸 바와 같은 면내 자화 방식의 MTJ 소자에도 본원 발명을 적용할 수 있다.
면내 자화 방식의 경우도, Pt, Ru, CoFeB 등으로 구성된 제2 보호층을 MTJ 소자에 적용하면, 계면 자기 이방성에 의한 수직 자기 이방성 성분을 증가시킴으로써 스핀 주입 자화 반전 시에 기록층의 자화를 면 수직 방향으로 기울이는 것을 조장할 수 있다. 따라서, 면내 자화 MTJ 소자의 스핀 주입 자화 반전의 효율을 높일 수 있다.
본 발명에 의한 MTJ를 미세화했을 때 열안정성을 증가시키는 보호층은 처음에 STT 자화 반전에 기초한 MTJ 소자에서 나온 것이다. 다만 자벽 이동(磁壁移動) 소자, 전계 유기에 의한 자기 이방성을 변조하는 소자 및 스핀 궤도 토크를 이용한 소자 등을 미세화했을 때에도 이 보호막 기술은 효과적이다.
(실시 형태 2)
단락 [0068]에 기재한 바와 같이, 제2 보호층(18)은 자성층이 아니라 인접하는 제1 보호층(17)을 보호하는 보호층으로서 기능한다. 또한, 제2 보호층(18)은 계면 자기 이방성의 값에는 영향을 주지 않는 것, 즉 비자성체인 것이 바람직하다.
그러나, 제2 보호층(18)이 CoFeB(또는 Co, Fe, CoB, FeB 등)으로 형성되는 경우 CoFeB는 막 두께가 작은 경우에는 비자성이지만, 막 두께가 두꺼워지면 자화를 가진다. 이 때문에 막 두께를 두껍게 한 때에 제2 보호층(18)을 비자성으로 유지하는 것은 곤란하다. CoFeB로 형성된 제2 보호층(18)을 비자성층으로 유지하기 위해서는, 단락 [0066]에 기재한 바와 같이, 제2 보호층(18) 위에 Ru 등으로 구성된 제3 보호층을 배치하는 것이 효과적이다. 이하, 제2 보호층(18) 위에 Ru의 제3 보호층(181)을 배치한 구성을 갖는 MTJ 소자(10a)에 대해서 설명한다.
MTJ 소자(10a)는 도 12에 나타낸 바와 같이, CoFeB로 구성된 제2 보호층(18) 위에 1nm 정도의 Ru로 구성된 제3 보호층(181)을 구비한다.
이 구성에 의하면, 제3 보호층(181) 중의 Ru 원자와 제2 보호층(18) 중의 원자가 상호 확산된다. 이 때문에 제2 보호층(18) 단체(單體)의 경우와 비교하여 제2 보호층(18)이 자성층이 되기 어렵고, 바꾸어 말하면 비자성층이 되기 쉽다는 특성을 갖는다. 또한, 제3 보호층(181)이 제1 보호층(17)을 구성하는 MgO에서 O가 탈리되는 것을 방지하고 또한 상층의 재료가 제1 보호층(17)으로 확산하는 것을 방지함으로써, MTJ 소자(10a)의 자기 특성이 열화하는 것을 방지할 수 있다.
도 12에 나타낸 구성을 갖는 MTJ 소자(10a)의 제2 보호층(18)의 막 두께(0.5nm~2.0nm)와 MTJ 소자(10a)의 포화 자화(Ms)의 크기와의 관계를 도 13에 나타내었다. 또한 도 13의 가로축은 제2 보호층(18)의 두께, 세로축은 MTJ 소자(10a)의 포화 자화(Ms)의 크기[T·nm]를 나타낸다.
도 13에 나타낸 바와 같이, 제2 보호층(18)의 두께가 0(즉, 존재하지 않는 경우)인 MTJ 소자(10a)의 포화 자화(Ms)는 10.9[T·nm] 정도이며, 제2 보호층(18)의 두께가 0.5, 1.0nm에서도 포화 자화(Ms)의 크기는 거의 마찬가지이다. 한편, 제2 보호층(18)의 두께가 1.5nm와 2.0nm에서는 포화 자화(Ms)의 크기는 막 두께의 증가에 따라 증가한다. 즉, 제2 보호층(18)은 두께가 1.5nm 이상에서는 자성을 갖는다.
다음으로, 두께가 다른 제2 보호층(18)을 구비하는 5개의 MTJ 소자(10a)에, 각 층의 막면에 수직으로 자계를 인가했을 때의 기록층(16)과 참조층(14)의 자화 곡선을 도 14와 도 15에 나타내었다.
도 14(a)~(e)는 외부 자계를 -400[Oe]~+400[Oe]의 범위에서 변화시켰을 때의 기록층(16)의 자화 곡선을 나타낸 것이다. 각 도면의 가로축은 외부 자계의 강도[Oe], 세로축은 자화 크기[emu/cm2]을 나타낸다. 도 14(a)~(d)에 나타낸 바와 같이, 제2 보호층(18)의 두께가 0.0~1.5nm의 범위에서는 자화 곡선은 양호한 각형(角型)을 나타내고 있다. 한편, 도 14(e)에 나타낸 바와 같이, 제2 보호층(18)의 두께가 2.0nm에서는 자화 곡선의 각형은 악화되고 있다. 이는 MTJ 소자(10a)의 수직 자기 이방성에 제2 보호층(18)의 면내의 자기 이방성 성분이 섞이고 있는 것을 나타내고 있다.
도 15(a)~(e)는 외부 자계를 -10,000[Oe]~+10,000[Oe]의 범위에서 변화시켰을 때의 참조층(14)의 자화 곡선을 나타낸다. 각 도면의 가로축은 외부 자계의 강도[Oe], 세로축은 자화 크기[emu/cm2]을 나타낸다. 도시한 바와 같이, 제2 보호층(18)의 두께가 1.5nm 이하에서는 외부 자계가 0[Oe] 부근에서 자화가 변화하지 않는 영역(플라토 영역)이 존재한다. 이에 대해, 제2 보호층(18)의 두께가 2.0nm인 때에는 외부 자계가 0[Oe]부근에서 플라토 영역이 존재하지 않는다. 이는 수직 자기 이방성에 면내의 자기 이방성 성분이 섞이고 있는 것을 나타내고 있다.
이상 설명한 바와 같이, 제2 보호층(18)(CoFeB 등)은 두께가 0~1.5nm에서 비자성이며 MTJ 소자(10a)는 수직 자기 이방성을 나타낸다. 또한, 제2 보호층(18)은 두께가 1.5nm에서는 자성을 갖지만, 도 14, 도 15에 나타낸 바와 같이 MTJ 소자(10a)는 여전히 수직 자기 이방성을 나타낸다. 그리고, 제2 보호층(18)이 두께 2.0nm을 넘으면 면내 자성막이 되어, MTJ 소자(10a)는 수직 자기 이방성을 얻을 수 없다. 제2 보호층(18)은 면내 자성막이 되면 정자기적인 상호 작용에 의해 등가적으로 수직 자화 용이축을 갖는 기록층(16) 및 참조층(14)에 큰 면내 자계가 인가된다. 이 면내 자계는, 기록층(16)의 열안정성(△)을 열화시킨다. 그러면 MTJ 소자(10a)가 수직 자기 이방성을 갖도록 제2 보호층(18)의 두께를 1.5nm 이하로 하는 것이 바람직하다.
그런데 제3 보호층(181)이 존재하지 않는 경우에는, 제2 보호층(18)은 그 두께가 대체로 0.6nm 정도 이상에서 자성막이 된다. 본 실시 형태예의 제2 보호층(18)이 0.6nm~1.5nm에서도 비자성이 되는 이유의 하나로서는, 상층의 Ru가 제2 보호층(18)에 확산하는 것이 고려된다. 이 때문에 제3 보호층(181)의 재질의 선택이 중요하고, 제2 보호층(18)을 비자성으로 유지하는 재료를 선택하는 것이 바람직하다.
또한 참조층(14) 및 기록층(16)에 큰 수직 자화 이방성을 얻기 위해서는, 제1 보호층(17)의 산소 조성이 화학 양론(量論)에 가까울 필요가 있으며, 제1 보호층(17)으로부터 산소가 상실되면 수직 자화의 확보가 어려워진다. 이런 관점에서는 제2 보호층(18)은 두꺼운 편이 바람직하다. 따라서, 제2 보호층(18)은 비자성을 유지하는 범위에서 두꺼운 것이 바람직하고, 두께가 0.6~1.5nm가 바람직하며, 0.6~1.0nm가 보다 바람직하다.
또한, 제3 보호층(181)의 재질은 Ru에 한정되지 않는다. 제3 보호층(181)의 재료로서는, 귀금속 재료로서 Ru, Rh, Pd, Cu, Ir, Au 또는 이들의 합금, 비금속계의 재료로서 Ta, Hf, W, Zr, Nb, Mo, Ti, V, Cr 또는 이들의 합금을 사용할 수 있다. 또한, MgO층으로부터의 산소의 탈리를 방지하는 관점에서는, 귀금속계의 재료 사용이 바람직하다.
일예로서, 제3 보호층(181)의 재질을 Ru, Ti 또는 Pt로 했을 때와 제3 보호층(181)을 설치하지 않은 각 MTJ 소자(10a)의 특성을 도 16과 도 17에 나타내었다.
도 16은 각 MTJ 소자(10a)에, 각 층과 수직인 방향으로 -10,000[Oe] ~ +10,000[Oe]의 범위에서 외부 자계를 인가했을 때의 기록층(16)의 자화 크기(M)[emu/cm2]을 나타낸다.
도시한 바와 같이, 제3 보호층(181)을 Ru로 형성한 MTJ 소자(10a), 제3 보호층(181)을 Ta로 형성한 MTJ 소자(10a), 제3 보호층(181)을 설치하지 않은 MTJ 소자, 제3 보호층(181)을 Pt로 형성한 MTJ 소자(10a)의 순으로 자화 크기(M)이 커지고 있다.
또한, 제3 보호층(181)을 Pt로 형성한 MTJ 소자(10a)에서는 0 자계 부근에서 급격하게 자화 크기(M)가 변화하고 있다. 이는 제2 보호층(18)을 구성하는 CoFeB가 면내의 자화를 가지고 있는 것을 나타내고 있다.
또한, 도 17에 나타낸 바와 같이, 수직 자기 이방성 Keff·t[mJ/m2]는 제3 보호층(181)을 Ru, Ta로 형성했을 때에 큰 값이 얻어지고 있다. 한편, 제3 보호층(181)이 Pt로 형성된 때에는, 제3 보호층(181)이 배치되어 있지 않을 때보다도 조금밖에 수직 자기 이방성 Keff·t는 커지지 않는다. 이는 Pt는 제2 보호층(18)에 확산되어도 그 자화를 저감하는 효과가 작고 제2 보호막(18)의 자화가 기록층(16)의 수직 자화 이방성에 해를 주고 있기 때문이다. 다만, 이 경우 CoFeB로 형성되는 제2 보호층(18)은 자화를 가지고 있으며, 도 16에 나타낸 바와 같이, 기록층(17)의 면내 자화는 커지고 있다. 또한, Keff: 실효 자기 이방성 에너지 밀도, t: 기록층(16)의 두께이다.
(실시 형태 3)
제2 보호층(18)이 자성층으로 또한 면내 방향으로 자화 용이축이 있는 경우, 정자기적인 상호 작용에 의해 수직 자화 용이성을 갖는 기록층(16)에 큰 면내 자계가 인가된다. 인가된 면내 자계는, 기록층(16)의 열안정성(△)을 열화시키고, MTJ 소자의 성능을 떨어뜨린다.
이와 같은 면내 자계를 감소시키기 위해서는, 도 18에 나타낸 바와 같이, CoFeB층 등의 자성층으로 구성된 제2 보호층(18)과, 그 위에 형성되며 비자성층으로 구성된 결합층(21)과, 그 위에 형성되며 제2 보호층(18)과는 역방향의 면내 자화를 갖는 강자성층(22)을 구비하는 MTJ 소자(10b)를 이용하면 좋다.
이 경우 제2 보호층(18)은 예를 들면, 0.1~3.5nm, 바람직하게는, 0.6~3.5nm의 두께를 가진다.
또한 결합층(21)에는 Ru, Cr, Ir과 같은 큰 층간 결합 자계를 발생시키는 재료가 적합하다. 다만, 면내 자화 용이축을 갖는 2개의 강자성층의 사이에는 정자기적인 상호 작용에 의해 반(反)강자성 결합이 작용한다. 이 때문에 비자성 재료라면 어떠한 재료를 사용해도 마찬가지의 효과를 얻을 수 있다. 또한, 강자성층(22)은, 참조층(14), 기록층(16) 등과 마찬가지로 Co, Fe, CoB, FeB, CoFeB 등의 임의의 재료를 사용할 수 있다.
결합층(21)의 막 두께는, 제2 보호층(18)과 강자성층(22)과의 사이에서 반강자성적인 층간 결합을 발생시키도록 적절히 조정되는 것이 바람직하다. 또한, 강자성층(22)은, 제2 보호막(18)을 구성하는 CoFeB층의 자화와 같은 또는 작은 재료를 사용하는 경우에는, 제2 보호막(18) 보다도 두꺼운 막 두께가 필요하다. 한편, 제2 보호층(18)의 자화보다도 큰 재료를 사용하는 경우에는, 막 두께를 적절히 조정하여 면내 방향의 누설 자계가 가능한 한 작게 되도록 적절하게 조정된다.
제2 보호층(18)이 자성층으로 면 수직 방향으로 자화 용이축이 있는 경우, 기록층(16)의 자화 방향이 제2 보호층(18)의 자화 방향에 대해 역 방향으로 되는 상태에서는, MTJ 소자(10)의 동작이 불안정해지고 같은 방향의 상태는 안정하게 된다. 이 때문에, 정보 보유 시간과 자화 반전 전류의 비대칭성이 커진다.
이 문제를 해결하기 위해서는, 전술한 면내 자화를 이용하는 경우와 마찬가지로, 제2 보호층(18) 위에 비자성층으로 구성되는 결합층(21)을 적층하고, 또한 그 위에 제2 보호층(18)의 자화 방향과 역 방향의 자화 방향을 갖는 수직 자화의 강자성층(22)을 적층하는 것이 효과적이다. 다만, 면내 자화의 경우와는 달리, 수직 자화의 경우에는 정자기적인 상호 작용에 의해 강자성 결합이 안정하게 된다. 이 강자성 결합은 MTJ 소자(10b)의 사이즈가 작아지면 커진다. 그러므로 면내 자화를 이용하는 경우와 달리 제2 보호층(18)과 그 위의 강자성층(22) 사이에 큰 반강자성 결합을 발생시키는 Ru, Cr, Ir 및 이들을 포함하는 재료로 결합층(21)을 형성하는 것이 바람직하다. 제2 보호층(18)과 강자성층(22)의 반강자성 결합이 커지도록 결합층(21)의 막 두께가 적절히 조정된다.
수직 자화를 갖는 재료로서는, Co나 CoPt 합금, CoPd 합금, FePt 합금, FePd 합금, CoFeB, FeB 등의 재료가 사용된다. 또한, TbFeCo 등의 페리 자성체도 그 후보이다.
또한 결합층(21)과 강자성층(22)은, 제2 보호층(18)의 막 두께에 관계 없이, 또한, 제2 보호층(18)이 자성층인지 비자성층인지에 관계 없이 배치되어도 좋다.
또한 본원 발명의 우선일(2015년 11월 18일) 이후 공개된 미국 특허 공개 공보 US2016/0155931A1 및 국제 공개 공보 WO2016/089535A1은 MgO층(108)과 CoFeB층(110)을 구비하는 MTJ 소자를 개시하고 있다. 그러나, 이 문헌은 그 단락 0027 등에 CoFeB층(110)의 두께는 비자성막이기 위해서는 0.5nm 이하가 필요하며 자기 모멘트를 주기 위해서 1nm~3nm의 두께로 하는 것을 기재하고 있다. 즉, 이들 문헌에 의하면, CoFeB층은 0.5nm보다 두꺼운 경우에는 자성막이다. 본원의 실시 형태 2에서는, CoFeB 등으로 구성된 제2 보호층(18) 위에 Ru 등으로 구성된 제3 보호층(181)을 배치한다. 이에 의하여, 제2 보호층(18)은 0.6~1.0nm에서도 비자성막이고, 1.5nm에서도 MTJ 소자(10a)의 수직 자기 이방성에 영향을 주지 않는다. 따라서, 본원 발명은 상기 문헌의 기술과는 전혀 다르다. 또한, 본원의 실시 형태 3에서는, 제2 보호층(18)이 면내 자성층일 때 제2 보호층(18) 위에 비자성층(21)과 강자성층(22)를 적층하고, 제2 보호층(18)의 자화 방향과 강자성층(22)의 자화 방향을 반대 방향으로 한다. 이에 의하여, 제2 보호층(18)의 자화가 참조층(14) 및 기록층(16)의 수직 자기 이방성에 미치는 영향을 줄인다. 상기 문헌은 이와 같은 기술을 전혀 개시하고 있지 않다. 따라서, 본원 발명은 상기 문헌의 기술과는 전혀 다르다.
본 발명은 본 발명의 광의의 정신과 범위를 일탈하지 않고 다양한 실시 형태 및 변형이 가능할 것이다. 또한, 전술한 실시 형태는 본 발명을 설명하기 위한 것이며, 본 발명의 범위를 한정하는 것은 아니다. 즉, 본 발명의 범위는 실시 형태가 아니고, 특허청구범위에 의해 나타난다. 따라서, 특허청구범위 내 및 이와 동등한 발명의 의의의 범위 내에서 실시되는 다양한 변형이 본 발명의 범위내로 간주된다.
본 출원은 2015년 11월 18일에 출원된 일본국 특허출원 특원 2015-225994호에 기초한다. 본 명세서중에 일본국 특허 출원 특원2015-225994호의 명세서, 특허청구범위, 도면 전체를 참조로서 첨부한다.
10,10a, 10b 자기 터널 접합 소자(MTJ 소자)
11 기판
12 하부 전극층
13 하지층
14,14A,14B 참조층(고정층)
15,15A 장벽층(절연층)
15B,17B 비자성 결합층
16,16A,16B 기록층(자유층)
17,17A 제1 보호층(절연층)
18 제2 보호층(캡층)
19 상부 전극층
20 선택 트랜지스터
21 비자성층
22 강자성층
100 자기 메모리 회로
101 X 드라이버
102 Y 드라이버
103 센스 앰프
104 소스 선 드라이버
WL 워드 선
BL 비트선
SL 소스선

Claims (13)

  1. 강자성체로 구성된 참조층과,
    Ｏ를 포함하는 장벽층과,
    Co 또는 Fe를 포함하는 강자성체로 구성되는 기록층과,
    Ｏ를 포함하는 제1 보호층과,
    Pt, Ru, Co, Fe, CoB, FeB 또는 CoFeB 중 적어도 1를 포함하는 제2 보호층
    이 적층되어 구성된 자기 터널 접합 소자.
  2. 청구항 1에 있어서,
    상기 제2 보호층은, Pt 또는 Ru를 적어도 하나 포함하는 층으로 구성되며, 0.3~3.5nm의 두께를 갖는 것을 특징으로 하는 자기 터널 접합 소자.
  3. 청구항 1에 있어서,
    상기 제2 보호층은, Co, Fe, CoB, FeB 또는 CoFeB를 적어도 하나 포함하는 층으로 구성되며, 0.1~3.5nm의 두께를 갖는 것을 특징으로 하는 자기 터널 접합 소자.
  4. 청구항 1 내지 청구항 3 중 어느 하나의 항에 있어서,
    상기 참조층과 상기 장벽층과의 접합면, 상기 장벽층과 상기 기록층과의 접합면, 상기 기록층과 상기 제1 보호층과의 접합면 중 적어도 하나는 직경 30nm의 원의 면적보다도 작은 접합면인 것을 특징으로 하는 자기 터널 접합 소자.
  5. 청구항 1 내지 청구항 4 중 어느 하나의 항에 있어서,
    상기 기록층은, 접촉하고 있는 장벽층 또는 제1 보호층과의 계면의 자기 이방성에 기인하여 자화 방향이 계면에 수직인 것을 특징으로 하는 자기 터널 접합 소자.
  6. 청구항 3에 있어서,
    상기 제2 보호층 위에, Ru, Rh, Pd, Cu, Ir, Au, Ta, Hf, W, Zr, Nb, Mo, Ti, V, Cr 또는 이들의 합금을 포함하는 제3 보호층을 구비하는 것을 특징으로 하는 자기 터널 접합 소자.
  7. 청구항 6에 있어서,
    상기 제2 보호층은, 0.6~1.5nm의 두께를 갖는 것을 특징으로 하는 자기 터널 접합 소자.
  8. 청구항 7에 있어서,
    상기 제2 보호층은, 0.6~1.0nm의 두께를 갖는 것을 특징으로 하는 자기 터널 접합 소자.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 제2 보호층은 비자성체인 것을 특징으로 하는 자기 터널 접합 소자.
  10. 청구항 3에 있어서,
    상기 제2 보호층은 자성을 가지며,
    상기 제2 보호층 위에 형성된 비자성층과, 상기 비자성층 위에 형성되며 상기 제2 보호층의 자화 방향과 평행하게 반대 방향으로 자화된 강자성층을 더 구비하는 것을 특징으로 하는 자기 터널 접합 소자.
  11. 청구항 10에 있어서,
    상기 제2 보호층은 0.6~3.5nm의 두께를 갖는 것을 특징으로 하는 자기 터널 접합 소자.
  12. 청구항 10 또는 청구항 11에 있어서,
    상기 강자성층은, Co, Fe, CoB, FeB, CoFeB, CoPt 합금, CoPd 합금, FePt 합금, FePd 합금, 페리 자성체 중 적어도 하나를 포함하는 것을 특징으로 하는 자기 터널 접합 소자.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 기재된 자기 터널 접합 소자로 구성되는 기억 셀과,
    상기 기억 셀을 선택하여 데이터를 기록하는 기록 회로와,
    상기 기억 셀을 선택하여 데이터를 읽어 들이는 읽기 회로
    를 구비하는 자기 메모리.
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