JP2016174103A - 磁気記憶素子及び磁気メモリ - Google Patents

Abstract

【課題】 書き込み電流を低減する。
【解決手段】 実施形態による磁気記憶素子は、第１磁性層２４と、第２磁性層２２と、第１磁性層と第２磁性層との間に設けられたトンネル障壁層２３と、第１磁性層の側面に設けられた電極２８と、第１磁性層と電極との間に設けられ、第１膜厚ｂ１を有する第１領域Ｒ１と第１膜厚よりも薄い第２膜厚ｂ２を有する第２領域Ｒ２とを含む絶縁層２７とを具備する
【選択図】図５

Description

本発明の実施形態は、磁気記憶素子及び磁気メモリに関する。

ＭＲＡＭ（Magnetoresistive Random Access Memory）は、磁化の反転を利用した磁気メモリである。スピン注入による書き込みを用いたスピン注入ＭＲＡＭは、高速性、高集積性、耐久性に優れており、汎用的な不揮発ランダムアクセスメモリとして期待されている。

スピン注入ＭＲＡＭでは、記憶素子としてＭＴＪ（Magnetic Tunnel Junction）素子が用いられる。このＭＴＪ素子は、メモリの書き込み動作によって磁化の方向が可変の磁性層を含む記憶層と、磁化の方向が一方向に固定している磁性層を含む参照層と、記憶層と参照層の間に挟まれトンネル障壁を作るトンネル障壁層とを備えている。記憶層と参照層の磁化が平行状態又は反平行状態によって、ＭＴＪ素子の膜面に垂直に通電した場合の電気抵抗が低抵抗状態又は高抵抗状態になる。この平行状態と反平行状態との抵抗差を用いて、ＭＴＪ素子からデータ（情報）を読み出すことができる。

スピン注入による書き込みでは、ＭＴＪ素子の膜面に垂直方向に電流を流すことによって、記憶層の磁化を反転させる。例えば、反平行状態から平行状態に磁化を反転させる場合には、参照層から記憶層に電子が流れる方向に通電する。電流の向きは、逆に、記憶層から参照層に向かう方向になる。この通電により、記憶層の磁化に対して、参照層の磁化と平行に向くようなスピントルクが働き、ある閾値以上の電流の電流を通電することにより、記憶層の磁化を反転させることができる。一方、平行状態から反平行状態に磁化を反転させる場合には、記憶層から参照層方向に電子が流れる方向に通電する。この通電により、スピントルクは、記憶層の磁化に対して、参照層の磁化に反平行となるように働く。このように、通電方向を変えることにより、データの書き換えが可能になる。

スピン注入書き込みを用いたＭＲＡＭにおいては、読み出し時と、書き込み時とは、ＭＴＪ素子に対して同じ経路で電流を印加する。そのため、潜在的に読み出し時にデータが書き換わってしまうリードディスターブのリスクを負っている。このリスクを回避するために、読み出し時にＭＴＪ素子に通電する読み出し電流を、書き込み時にＭＴＪ素子に通電する書き込み電流よりも小さく設定する方法がある。この技術により、リードディスターブが生じる確率は、低減される。しかし、読み出し電流を下げることは、読み出し感度の低下を引き起こすことになる。このため、実用的な読み出し電流には下限がある。

そこで、このリードディスターブが生じるのを回避するため、読み出し電流のパルス幅を書き込み電流のパルス幅より小さくすることで、リードディスターブが生じる確率を低減する方法が提案されている。しかし、高速動作が必要なメモリでは、書き込み動作の高速化の要請から書き込み電流のパルス幅が小さくなる。このため、読み出し電流のパルスはさらに短パルスで行う必要があるが、読み出し感度や電流パルスの配線遅延の問題のため、読み出し電流のパルス幅にも下限がある。

さらに、書き込み時の高速化要請から、書き込み電流のパルスは短パルス幅化すると、書き込み電流は上昇することが報告されている。このため、書き込み電力の低減、すなわち省電力化については、書き込み電流の低減が重要視されている。

特開２０１４−１７９４２５号公報 米国特許出願公開第２０１２／００６９６４７号明細書 特開２００５−１８３５７９号公報

Maruyama et al., Nature Nanotech. 4, 158 (2009) Kanai et al., Appl. Phys. Lett. 101, 122403 (2012) Bonell et al., Appl. Phys. Lett. 98, 232510 (2011)

本実施形態は、書き込み電流を低減することが可能な磁気記憶素子及び磁気メモリを提供する。

実施形態による磁気記憶素子は、第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、前記第１磁性層の側面に設けられた電極と、前記第１磁性層と前記電極との間に設けられ、第１膜厚を有する第１領域と前記第１膜厚よりも薄い第２膜厚を有する第２領域とを含む第１絶縁層とを具備する。

膜面に垂直な磁化を有する磁性層の側面に電圧を印加することによる、磁化反転に必要なエネルギー障壁の抑制の原理を説明する図。 側壁絶縁膜の膜厚と磁化反転エネルギー障壁の変化量との関係を示す図。 各実施形態に係るＭＴＪ素子の断面図。 図３の記憶層の膜面に対する平行面で切断した断面図。 第１実施形態に係る円形型のＭＴＪ素子の図。 第１実施形態に係る矩形型のＭＴＪ素子の図。 第２実施形態に係る矩形型のＭＴＪ素子の図。 第２実施形態に係る円形型のＭＴＪ素子の図。 第３実施形態に係る磁気メモリのメモリセルアレイを説明する図。 第３実施形態に係る磁気メモリのメモリセルアレイにおいて、高電界領域の配置を説明する図。 第３実施形態に係るＭＴＪ素子の側壁絶縁膜の形成方法（１）を説明する図。 第３実施形態に係るＭＴＪ素子の側壁絶縁膜の形成方法（１）を説明する図。 第３実施形態に係るＭＴＪ素子の側壁絶縁膜の形成方法（２）を説明する図。 第３実施形態に係るＭＴＪ素子の側壁絶縁膜の形成方法（２）を説明する図。 第３実施形態に係るＭＴＪ素子の側壁絶縁膜の形成方法（２）を説明する図。 第４実施形態に係るＭＴＪ素子の制御電極を説明するための図。 第４実施形態に係るＭＴＪ素子の制御電極を説明するための図。 第５実施形態に係るＭＴＪ素子の側壁絶縁膜の膜厚を説明するための図。 第６実施形態に係る磁気メモリのメモリセルの断面図。 第６実施形態に係る磁気メモリのメモリセルを説明するための図。 第６実施形態に係る磁気メモリにおいて、書き込み及び読み出時のビット線及び制御配線の電位の一例を示す図。 第６実施形態に係る磁気メモリの回路図。

以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］原理
磁性層と絶縁膜との積層構造の上下に電極を配置した構造において、上下電極に電圧を印加することによって、この印加方向の磁気異方性エネルギーが変化する現象が知られている。この現象は、磁性層と絶縁膜との界面近傍に誘起された電荷と、磁性層のスピン偏極電子との相互作用によって生じる。

本発明者達は、磁化が膜面に垂直な磁性層の側面に絶縁膜を挟んで電極を設けた構造において、磁性層と電極との間に電圧を印加することによって、磁化反転のエネルギー障壁を高効率で制御することができることを初めて見出した。ここで、膜面とは、磁性層の上面を示す。この原理を、図１（ａ）乃至図１（ｄ）を用いて説明する。

図１（ａ）は、原理を説明するための単純化したモデルを示す。図１（ａ）に示すように、このモデルは、円板状の磁性層２と、この磁性層２の側面を囲む絶縁膜４と、この絶縁膜４を挟んで磁性層２と反対側に設けられた制御電極６とを有している。磁性層２は、ＭＴＪ素子（磁気記憶素子）の記憶層を模擬した層である。制御電極６と磁性層２との間には、電圧が印加される。例えば、制御電極６に電源８が接続されており、磁性層２の電位はゼロ電位に固定される。磁性層２の磁化３は、全て同じ方向を向いているマクロスピンモデルであると仮定する。

図１（ｂ）は、図１（ａ）に示すモデルの水平断面であり、磁化３が膜面内の方向（以下、面内方向ともいう）を向いた場合を示す。磁性層２では、膜面に対して垂直方向が磁化容易軸であるので、図１（ｂ）の磁化３は、磁化困難軸を向いた状態を示している。但し、磁性層２の形状は円板状であるので、磁化３が面内方向を向いていれば、面内のどの方向を向いていても、エネルギー的には等価である。

図１（ｂ）に示すように、円板の中心を原点とし、膜面内にｘ軸及びｙ軸を設け、磁化３の向いている方向をｘ軸とする。制御電極６と磁性層２との間に電圧を印加すると、印加電圧に応じて絶縁膜４と磁性層２との界面に電荷が誘起され、界面に対して垂直方向の磁気異方性エネルギーが変化する。

例えば、ＭｇＯからなる絶縁膜と、Ｆｅを含み磁化が面内方向である磁性層との積層構造においては、磁性層に対して絶縁膜と反対側に設けた電極に負の電圧を印加することにより、界面に垂直な方向の磁気異方性エネルギーが増加し、界面に垂直な方向がより安定状態になる。また、上記電極に正の電圧を印加することにより、界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行方向、すなわち界面の法線に対して垂直な方向がより安定状態になる。

また、垂直磁気異方性を持つＣｏＦｅＢと、ＭｇＯと、ＣｏＦｅＢとの積層構造を有するＭＴＪ素子においても、同様に電圧を印加することによって、磁気異方性エネルギーが変化することが知られている。つまり、ＭｇＯからなるトンネル障壁層に対して記憶層側に設けられた電極に負の電圧、参照層側に設けられた電極に正の電圧を印加することによって、記憶層の垂直磁気異方性エネルギーが減少する。また、記憶層側に設けられた電極に正の電圧、参照層側に設けられた電極に負の電圧を印加することによって、記憶層の垂直磁気異方性エネルギーが増加する。

また、磁性層と絶縁層との積層膜において、絶縁層側に設けられた電極に正の電圧を印加することで、界面に垂直方向の磁気異方性エネルギーが増加することも知られている。例えば、磁化が膜面に垂直なＬ１_０構造のＦｅＰｄからなる磁性層とＭｇＯからなる絶縁層との積層膜（ＭｇＯ／ＦｅＰｄ）に、電圧を印加した場合について考える。ＦｅＰｄからなる磁性層側に設けられた電極に対してＭｇＯからなる絶縁層側に設けられた電極に正の電圧を印加した場合に、垂直磁気異方性エネルギーが増加し、逆に負の電圧を印加した場合に、垂直磁気異方性エネルギーが減少する。

図１（ａ）に示すモデルにおいては、絶縁膜４は、磁性層２の側面を覆うように設けられている。このため、磁性層２と絶縁膜４との界面の各点の微小領域における磁気異方性エネルギーの変化量を、磁性層２の全ての側面について積分することにより、磁性層２全体の磁気異方性エネルギーの変化量を求めることができる。

そこで、磁化の方向が界面に対して垂直の場合における、界面の単位面積当たりの磁気異方性エネルギーの変化量をＫ_ｓとする。図１（ｂ）に示すように、磁化の方向（ｘ軸方向）に対して方位角θの方向における点において、界面の法線ベクトル５と磁化の方向とが成す角はθとなる。よって、この点における界面の微小領域に印加された電界に起因する磁気異方性エネルギーの変化量δＥ_ｓは、
δＥ_ｓ＝Ｋ_ｓｃｏｓ^２θδＳ （１）
で表される。ここで、δＳは、界面の微小領域の面積である。

このエネルギー変化量δＥ_ｓを界面全体で積分することにより、以下の式（２）に示すように、印加電圧による磁気異方性エネルギーの変化量Ｅ_ｓが得られる。

ここで、Ｓは、界面全体の面積である。

一方、図１（ｃ）は、モデルの磁性層２の磁化が、容易軸である垂直方向を向いている状態を示す。この場合、法線ベクトル５と磁化３の成す角度θが直角になるため、式（１）の値は界面の全ての点でゼロになる。このため、界面全体で積分した磁気異方性エネルギーの変化量Ｅ_ｓもゼロになる。

図１（ｄ）は、磁性層２のポテンシャルエネルギーを磁化の方向に対して模式的にプロットした図である。ポテンシャルエネルギーが極小となる２つの状態は、磁化３が膜面に対して垂直でそれぞれ、上向き及び下向きの状態を表している。ポテンシャルエネルギーが極大となる状態は、磁化３が膜面方向を向いている状態を表している。磁化反転のエネルギー障壁は、これらのポテンシャルエネルギーの差になる。

実線１０は、制御電極６の電位が磁性層２と等しい場合のポテンシャルエネルギーを示しており、この条件における反転に必要なエネルギー障壁をΔＥで示している。一方、鎖線１１及び鎖線１２は、磁性層２と制御電極６との間に電圧を印加した状態におけるポテンシャルエネルギーを示している。

印加電圧による磁気異方性エネルギーの変化量Ｅ_ｓが正の場合には、磁化が面内方向を向いているポテンシャルの極大状態は、電圧を印加しない場合と比較して安定になる。このため、鎖線１２に示すように、ポテンシャルエネルギーの極大値は、｜Ｅ_ｓ｜だけ減少することになる。逆に、変化量Ｅ_ｓが負の場合には、ポテンシャルの極大状態が不安定になる。このため、鎖線１１で示すように、ポテンシャルエネルギーの極大値は、｜Ｅ_ｓ｜だけ増加することになる。このように電圧を印加することにより、ポテンシャルエネルギーの極大値が｜Ｅ_ｓ｜だけ変化する。

一方、ポテンシャルエネルギーの極小値は、図１（ｃ）で説明したように、電圧の印加によって変化しない。その結果、界面に電圧を印加することにより、磁化反転のエネルギー障壁ΔＥが変化することになる。磁性層２と絶縁膜４との界面における垂直磁気異方性エネルギーが増加する極性に電圧を印加した場合には、ΔＥが減少し、界面における垂直磁気異方性エネルギーが減少する極性に電圧を印加した場合には、ΔＥが増加する。その変化量の絶対値は、式（２）で与えられる値と等しくなる。

尚、図１（ｄ）から分かるように、記憶層の磁化反転のエネルギー障壁ΔＥが大きくなることは、記憶層の磁化が反転し難くなることを意味している。このため、このエネルギー障壁ΔＥを記憶保持エネルギーと言い換えることも可能である。

また、電圧の印加による、スピン偏極に寄与する電子軌道の占有状態の再配置を誘起した際に、各軌道を占める電子の占有率の依存性により、側壁への電圧印加によっても、膜面に垂直方向の磁気異方性を直接制御することもできる場合がある。この場合、界面磁気異方性だけでなく、高い結晶磁気異方性を有する材料の垂直磁気異方性を直接制御することができる。

次に、ＭＴＪ素子の記憶層の側面に電圧を印加することによる垂直磁気異方性エネルギーの変化率について、単純化したモデルについて見積もり計算した結果を説明する。

図１（ｂ）に示すように、磁性層２の半径をａ、磁性層２と制御電極６との間の絶縁膜４の厚さをｂ、図１（ｃ）に示すように、磁性層２の厚さをｔとする。この構造において、磁性層２、絶縁膜４及び制御電極６が形成する円筒型コンデンサの静電容量Ｃは、下記の式（３）で表される。

ここで、ε_０＝８．８５×１０^−１２（Ｆ／ｍ）は、真空の誘電率、ε_ｒは、絶縁膜４の比誘電率を表す。磁性層２と電極６との間に電圧Ｖ（Ｖ）を印加することによって生じる表面蓄積電荷量Ｑは、式（３）より、以下の式（４）となる。

また、電荷蓄積が生じる表面積は、Ｓ＝２πａｔである。

界面の単位面積当たりの磁気異方性エネルギーの変化量Ｋ_ｓは、式（５）に示すように、界面の単位面積当たりに生じる電荷量に比例する。

式（２）、式（４）及び式（５）を用いて、界面に電圧を印加することによる磁化反転エネルギー障壁の変化量Ｅ_ｓは、以下の式（６）となる。

従って、磁気異方性エネルギーの変化の効率を改善するためには、比例定数ｃ_ｓの大きな材料の磁性層２と、この磁性層２との界面を形成する高誘電率の絶縁膜４とを用いて、絶縁膜４の比誘電率ε_ｒを増大させればよい。

また、式（６）の分母を小さくすることにより、Ｅ_ｓを大きくすることができる。例えば、ａが小さくなった場合、ｂの変化は、相対的にＥ_ｓに大きく影響する。図２に示すように、例えば、直径１０ｎｍのＭＴＪ素子（磁性層２）の場合、側壁絶縁膜（絶縁膜４）の膜厚ｂに対するＥ_ｓの変化は、ｂが１ｎｍ以下から急激に増えることが分かる。ｂ＝１ｎｍ付近では、ｂをわずかに減少させるだけで、Ｅ_ｓを大きく増加させることができる。

一方、ｂ＝１ｎｍ付近でのｂの減少は、ＭＴＪ素子の耐圧の減少を生じさせる。このため、ＭＴＪ素子の安定動作を考えた場合、ＭＴＪ素子の周囲全面に亘って側壁絶縁膜を薄くしない方が望ましい。

［２］ＭＴＪ素子
［２−１］基本構造
図３及び図４を用いて、各実施形態の磁気メモリのＭＴＪ素子について説明する。各実施形態の磁気メモリは、少なくとも１個のメモリセルを有し、このメモリセルは、記憶素子としてＭＴＪ素子を備えている。

図３に示すように、ＭＴＪ素子２０は、下部電極２１、磁性層２２、トンネル障壁層２３、磁性層２４、上部電極２６、側壁絶縁膜２７及び制御電極２８を備えている。ＭＴＪ素子２０の周囲は、絶縁膜２９で覆われている。

ＭＴＪ素子２０は、磁性層２２、トンネル障壁層２３及び磁性層２４を有する積層構造２５を有している。積層構造２５において、磁性層２２は下部電極２１上に設けられ、トンネル障壁層２３は磁性層２２上に設けられ、磁性層２４はトンネル障壁層２３上に設けられている。

磁性層２２及び磁性層２４のうちの一方は、磁化の方向が膜面に垂直でかつ固定された参照層であり、他方は、磁化の方向が膜面に垂直でかつ可変である記憶層である。ここで、磁化の方向が固定であるとは、下部電極２１と上部電極２６との間に書き込み電流を流したときに、書き込み電流を流す前後で、磁化の方向が変わらないことを意味する。また、磁化の方向が可変であるとは、下部電極２１と上部電極２６との間に書き込み電流を流したときに、書き込み電流を流す前後で、磁化の方向が変化可能であることを意味する。図２では、磁性層２２が参照層で、磁性層２４が記憶層であるため、以下の説明では、磁性層２２を固定層２２と称し、磁性層２４を記憶層２４と称す。但し、図２に示す場合と逆に、磁性層２２が記憶層で、磁性層２４が参照層であってもよい。また、参照層２２及び記憶層２４の磁化方向は、膜面に対して平行であってもよい。

積層構造２５の膜面形状（平面形状）は、図４に示すように、円形状であってもよいし、閉曲で囲まれた任意の形状であってもよい。

下部電極２１は、積層構造２５の固定層２２下に設けられている。下部電極２１は、積層構造２５と異なる平面形状であり、積層構造２５よりも大きな平面形状を有している。但し、下部電極２１の一部又は全部は、積層構造２５と同じ平面形状であってもよく、積層構造２５の側面と一致する側面を有してもよい。

上部電極２６は、積層構造２５の記憶層２４上に設けられている。上部電極２６の下部は、積層構造２５と同じ平面形状であり、積層構造２５の側面と一致する側面を有している。上部電極２６の上部は、積層構造２５と異なる平面形状であり、積層構造２５よりも大きな平面形状を有している。但し、上部電極２６の全てが、積層構造２５と同じ又は異なる平面形状であってもよい。

側壁絶縁膜２７は、積層構造２５の側面、上部電極２６の下部の側面及び下部電極２１の上面上に設けられている。側壁絶縁膜２７は、積層構造２５、上部電極２６及び下部電極２１と制御電極２８とを電気的に絶縁している。側壁絶縁膜２７は、図４に示すように、記憶層２４（積層構造２５）の側面を取り囲むように設けられていている。

制御電極２８は、少なくとも記憶層２４の側面に、側壁絶縁膜２７を挟んで設けられている。制御電極２８は、図４に示すように、記憶層２４の側面を取り囲むように設けられていている。

［２−２］材料
記憶層２４としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）等の磁性元素から選択された１つの磁性元素を含む金属及び合金、Ｍｎ−ＧａやＭｎ−Ｇｅ等のＭｎ系合金、又はこれらの磁性元素を少なくとも１つ含む酸化物（フェライト）が用いられる。記憶層２４としては、希土類元素ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）及びテルビウム（Ｔｂ）等と、磁性元素とを含む化合物又は合金からなる層を用いることもできる。記憶層２４としては、第１磁性膜と、第２磁性膜と、第１及び第２磁性膜との間に設けられた非磁性膜とを備えた積層構造を有してもよい。

参照層２２としては、例えば、磁性元素としてのＦｅ、Ｃｏ及びＮｉからなる群から選択された少なくとも１つの元素とＰｔ、Ｐｄ、Ｒｕ及びＲｅからなる群から選択された少なくとも１つの元素との合金層、規則合金層、Ｍｎ−ＧａやＭｎ−Ｇｅ等のＭｎ系合金、又はこれらの層が複数積層された多層積層構造を用いることができる。参照層２２としては、第１磁性膜と、第２磁性膜と、第１及び第２磁性膜との間に設けられた非磁性膜とを備えた積層構造を有していてもよい。この場合、第１及び第２磁性膜は、非磁性膜を挟んで磁気結合している。

トンネル障壁層２３としては、例えば、ＭｇＯ、又はＡｌ_２Ｏ_３等の酸化物の薄膜等を用いることができる。

側壁絶縁膜２７としては、例えば、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、セリウム（Ｃｅ）、ストロンチウム（Ｓｒ）、タンタル（Ｔａ）及びチタン（Ｔｉ）からなる群から選択された少なくとも１つの元素を含む酸化物、窒化物、並びにフッ化物等からなる層を用いることができる。側壁絶縁膜２７としては、電圧を印加することによるエネルギー障壁の制御の効率を向上させるため、比誘電率の高い誘電体を用いることが望ましい。

［２−３］側壁絶縁膜の膜厚
側壁絶縁膜２７の膜厚ｂは、以下の第１及び第２の要件の両方を満たすように設定することが望ましい。

第１の要件としては、制御電極２８と積層構造２５との間に印加する電圧によって発生するリーク電流は、ＭＴＪ素子２０の書き込み時や読み出し時に上部電極２６と下部電極２１との間に通電する電流よりも充分小さくなることが望まれる。従って、この第１の要件を満たすには、側壁絶縁膜２７の膜厚ｂは、ある程度の厚みがあることが望ましい。

第２の要件としては、ＭＴＪ素子２０の書き込み時や読み出し時に、制御電極２８に電圧を印加することによって、記憶層２４の異方性エネルギーを制御する効率を高めることが望まれる。従って、この第２の要件を満たすには、側壁絶縁膜２７の膜厚ｂは、薄い方が望ましい。

これら第１及び第２の要件の両方を満たすために、側壁絶縁膜２７、固定層２２及び記憶層２４の材料によって好ましい値は異なるが、側壁絶縁膜２７の膜厚ｂは、０．５ｎｍ〜１０ｎｍの範囲で設定することが望ましく、０．５ｎｍ〜３ｎｍがより望ましく、１ｎｍ〜２ｎｍの範囲がさらに望ましい。

［３］磁気メモリの動作
図３を用いて、各実施形態による磁気メモリの読み出し動作、データ保持状態及び書き込み動作について説明する。

［３−１］読み出し動作
ＭＴＪ素子２０に記憶されているデータを読み出す時には、上部電極２６と下部電極２１との間に読み出し電流を流し、ＭＴＪ素子２０の記憶層２４の磁化が参照層２２の磁化と平行（低抵抗）状態であるか又は反平行（高抵抗）状態であるかを読み取る。

さらに、読み出し電流を流す際には、記憶層２４と制御電極２８との間に電圧を印加し、図１（ｄ）の鎖線１１で示したように、記憶層２４におけるエネルギー障壁を大きくする。

例えば、記憶層２４の材料として垂直磁化を有するＣｏＦｅＢを用いた場合、又は、これと同じ極性の電圧効果、つまり制御電極２８に記憶層２４よりも高い電位を印加した場合に界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行方向、すなわち界面の法線に対して垂直な方向がより安定状態になる特性を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して正の電位になるように設定する。

一方、記憶層２４としてＬ１_０構造のＦｅＰｄを用いた場合、又は、これと同じ極性の電圧効果、つまり制御電極２８に記憶層２４よりも低い電位を印加した場合に界面に垂直な方向の磁気異方性エネルギーが減少し、界面に平行方向、すなわち界面の法線に対して垂直な方向がより安定状態になる特性を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して負の電位になるように設定する。

このように、読み出し電流を流す際に、記憶層２４と制御電極２８との間に、記憶層２４における磁化反転のエネルギー障壁ΔＥが大きくなる電圧を印加する。これにより、読み出し電流によって記憶層２４の磁化が反転する確率が小さくなり、リードディスターブが生じるのを防ぐことができる。

［３−２］データ保持状態
ＭＴＪ素子２０に書き込みも読み出しも行わないデータ保持状態では、制御電極２８の電位は記憶層２４に対してほぼ同電位、例えば電位差が０．１Ｖ以内になるように設定する。この設定は、例えば、制御電極２８と、上部電極２６及び下部電極２１の一方とを電気的に接続することで実現される。この場合、記憶層２４のポテンシャルエネルギーは、図１（ｄ）の実線１０で示した状態になる。データ保持状態のエネルギー障壁ΔＥは、必要なデータ保持時間（例えば１０年）の間に熱擾乱により記憶層２４の磁化が反転しないように、充分大きくなるように設定する必要がある。

また、データ保持状態では、図１（ｄ）の鎖線１１で示したように、磁化反転に必要なエネルギー障壁ΔＥが大きくなるように、制御電極２８の電位を設定してもよい。この場合でも、データ保持時間が長くなるので弊害は発生しない。

［３−３］書き込み動作
ＭＴＪ素子２０にデータを書き込む時には、上部電極２６と下部電極２１との間に書き込み電流を流し、スピン注入書き込みによって記憶層２４の磁化を反転させる。

さらに、書き込み電流を流す際には、制御電極２８の電位は、記憶層２４と制御電極２８との間がほぼ同電位、例えば電位差が０．１Ｖ以内になるように設定する。この場合には、記憶層２４の磁化のポテンシャルエネルギーは、図１（ｄ）の実線１０に示す程度になる。このため、磁化反転に必要なエネルギー障壁ΔＥは読み出し時の値よりも小さくなり、書き込みに必要な電流の増大を防ぐことができる。

また、書き込み電流を流す際には、図１（ｄ）の鎖線１２に示すように、磁化反転に必要なエネルギー障壁ΔＥが小さくなるように、制御電極２８に電圧を印加してもよい。この場合、電圧の極性は、読み出し時に印加する電圧とは逆向きになる。つまり、記憶層２４の材料として垂直磁化を有するＣｏＦｅＢを用いた場合、又は、これと同じ極性の電圧効果を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して負の電位になるように設定する。一方、記憶層２４としてＬ１_０構造のＦｅＰｄを用いた場合、又は、これと同じ極性の電圧効果を示す記憶層２４の場合には、制御電極２８の電位は記憶層２４に対して正の電位になるように設定する。

このように、書き込み電流を流す際に、記憶層２４と制御電極２８との間に、書き込み時の記憶層２４における磁化反転のエネルギー障壁ΔＥが小さくなる電圧を印加する。これにより、スピン注入書き込みにおける電流を小さくすることができる。

特に、この書き込み動作において、記憶層２４に対して局所的に高電界印加領域を生成することで、書き込み電流をさらに低下させることができる。

［４］第１実施形態
第１実施形態は、記憶層２４に対して局所的に高電界印加領域を生成するために、側壁絶縁膜２７に膜厚ｂが薄い領域を設けている。

［４−１］構造
図５（ａ）及び図５（ｂ）を用いて、第１実施形態に係るＭＴＪ素子の構造について説明する。図５（ａ）及び図５（ｂ）は、図３における記憶層２４の平面断面図を示している。

図５（ａ）及び図５（ｂ）に示すように、記憶層２４の周囲に側壁絶縁膜２７が形成され、この側壁絶縁膜２７の外側に制御電極２８が形成されている。側壁絶縁膜２７は、膜厚ｂ１が厚い領域Ｒ１と膜厚ｂ２が薄い領域Ｒ２とを有している。領域Ｒ２における側壁絶縁膜２７の膜厚ｂ２は、領域Ｒ１における側壁絶縁膜２７の膜厚ｂ１より薄い。ここで、記憶層２４と制御電極２８との間に電圧を印加して電界を発生させた場合、領域Ｒ２における電界強度は、領域Ｒ１における電界強度よりも高くなる。つまり、側壁絶縁膜２７の膜厚ｂ２が薄い領域Ｒ２により、記憶層２４と制御電極２８との間に電圧を印加した際に、記憶層２４と側壁絶縁膜２７との界面に局所的な高電界領域Ｈが生じる。

図５（ａ）では、側壁絶縁膜２７の膜厚ｂ２が薄い領域Ｒ２が１箇所であるため、高電界領域Ｈが１箇所形成される。図５（ｂ）では、側壁絶縁膜２７の膜厚ｂ２が薄い領域Ｒ２が２箇所であるため、高電界領域Ｈが２箇所形成される。尚、図中の「Ｌ」は、高電界領域Ｈよりも電界が低く、側壁絶縁膜２７に膜厚分布を持たせない場合の通常の電界が形成される領域を示している。

例えば、側壁絶縁膜２７としてＭｇＯを用い、領域Ｌ（領域Ｒ１）における側壁絶縁膜２７の膜厚ｂ１を２ｎｍ、領域Ｈ（領域Ｒ２）における側壁絶縁膜２７の膜厚ｂ２を０．９ｎｍとする。この場合、図３から分かるように、領域Ｈにおける磁化反転エネルギー障壁の変化量Ｅ_ｓは６、領域Ｌにおける磁化反転エネルギー障壁の変化量Ｅ_ｓは３となる。このため、領域Ｈでは、領域Ｌに対して、磁化反転エネルギー障壁を約１／２に低減することができる。その結果、書き込み電流を低減でき、省エネルギーに寄与する。

尚、側壁絶縁膜２７の膜厚ｂにおいて、最大値と最小値との差は、１０％以上であることが望ましい。また、記憶層２４と制御電極２８との間に発生する電界強度の最大値Ｅｍａｘは、記憶層２４と制御電極２８との間に発生する電界強度の平均値Ｅａｖｅに対して１０％以上大きいことが望ましい。

［４−２］効果
比較例として、記憶層２４の周囲に全面的に薄い側壁絶縁膜２７を設けた場合（例えば、側壁絶縁膜２７の全面の膜厚ｂが０．９ｎｍ）を考える。この場合、書き込みエネルギーの抑制を図ることができたＭＴＪ素子２０もあった。しかし、側壁絶縁膜２７に発生しているピンホールや結晶欠陥により、制御電極２８と積層構造２５との間でショートするＭＴＪ素子２０も観察され、歩留まりの低下が発生した。

これに対し、第１実施形態では、積層構造２５と制御電極２８との間に設けられた側壁絶縁膜２７は、積層構造２５の周囲に沿って膜厚分布を有している。このため、書き込み動作において、記憶層２４と制御電極２８との間に電圧を印加した際に、側壁絶縁膜２７の膜厚ｂ２が薄い領域Ｒ２では、高電界領域Ｈが生成される。この高電界領域Ｈでは、側壁絶縁膜２７と記憶層２４との界面に電荷がより誘起され、この界面近傍の記憶層２４の磁気異方性エネルギーを大きく低下させることができる。つまり、記憶層２４の磁気異方性エネルギーを局所的に低下させることで、記憶層２４の磁化の反転を起こし易い経路を形成することができる。その結果、上部電極２６と下部電極２１との間に流す書き込み電流で発生した記憶層２４に作用するスピントルクによって、プリセッションを開始した記憶層２４の磁気モーメントが早く傾き、トルクを受け易くなる。これにより、記憶層２４の磁化反転に要する時間を短縮できる。従って、書き込み動作における消費電力の抑制を図ることができる。

尚、局所的な高電界領域Ｈを生成することによって、書き込みエネルギーの抑制を図ることは、図６（ａ）及び図６（ｂ）に示すような矩形型のＭＴＪ素子２０でも実現できる。矩形型の積層構造２５では、製法的に、積層構造２５の側壁に側壁絶縁膜２７及び制御電極２８を形成するため、ＭＴＪ素子２０全体の形状も矩形となっている。図６（ａ）及び図６（ｂ）に示すように、ＭｇＯからなる側壁絶縁膜２７は、膜厚ｂ２が薄い領域Ｈ（ｂｈ＝０．９ｎｍ）と通常の膜厚ｂ１の領域Ｌ（ｂｌ＝２ｎｍ）で構成される。この場合も、側壁絶縁膜２７の膜厚ｂが全体的に２ｎｍのＭＴＪ素子２０に比べて、書き込み電力を抑制することができる。特に、矩形型のＭＴＪ素子２０の場合には、図６（ｂ）に示すように、側壁絶縁膜２７のコーナー部分でも強い電界強度の領域Ｈｅが存在する。このため、矩形型のＭＴＪ素子２０の場合は、円形型のＭＴＪ素子２０に比べて、より強力な局所的高電界の効果を得ることができる。

［５］第２実施形態
第１実施形態では、記憶層２４に対して局所的に高電界領域Ｈを生成するために、側壁絶縁膜２７の膜厚ｂの一部を薄くした。これに対し、第２実施形態では、比誘電率の異なる複数の側壁絶縁膜を用い、比誘電率の高い絶縁膜の膜厚の一部を厚くし、高電界領域Ｈを生成する。尚、側壁絶縁膜２７の膜厚（又は記憶層２４と制御電極２８との間隔）が一定という前提では、比誘電率の大きな膜の膜厚が大きいほど、大きな電界を記憶層２４の界面に与えることができる。

［５−１］構造
図７（ａ）乃至図７（ｃ）、図８（ａ）及び図８（ｂ）を用いて、第２実施形態に係るＭＴＪ素子の構造について説明する。ここでは、側壁絶縁膜２７として２層の絶縁膜を用いるが、３層以上の絶縁膜を用いてもよい。

図７（ａ）乃至図７（ｃ）、図８（ａ）及び図８（ｂ）に示すように、第２実施形態では、側壁絶縁膜２７は、第１絶縁膜２７ａと第２絶縁膜２７ｂとを有する。第１絶縁膜２７ａは、比誘電率が高い材料で形成されている。第２絶縁膜２７ｂは、第１絶縁膜２７ａの材料よりも比誘電率が低い材料で形成されている。

記憶層２４の側面において、側壁絶縁膜２７の膜厚ｂは全体的にほぼ同じであるが、第１絶縁膜２７ａの膜厚と第２絶縁膜２７ｂの膜厚との比率を変化させている。尚、側壁絶縁膜２７の膜厚ｂ（第１絶縁膜２７ａの膜厚と第２絶縁膜２７ｂの膜厚とを合わせた厚さ）は、例えば、トンネル障壁層２３の膜厚より厚くなっている。

図７（ａ）乃至図７（ｃ）の例では、記憶層２４の側面の全てが２層の絶縁膜２７ａ及び２７ｂで囲まれている。

図７（ａ）の場合、２層構造の側壁絶縁膜２７において、記憶層２４側に比誘電率の低い第２絶縁膜２７ｂが配置され、制御電極２８側に比誘電率の高い第１絶縁膜２７ａが配置されている。このため、記憶層２４の全側面には、比誘電率の高い第１絶縁膜２７ａは直接コンタクトしておらず、比誘電率の低い第２絶縁膜２７ｂが直接コンタクトしている。

第１絶縁膜２７ａは、膜厚ｂ１が厚い領域Ｒ１と膜厚ｂ２が薄い領域Ｒ２とを有している。領域Ｒ１における側壁絶縁膜２７の膜厚ｂ１は、領域Ｒ２における側壁絶縁膜２７の膜厚ｂ２より厚い。例えば、領域Ｒ１は、第１絶縁膜２７ａの膜厚が最も厚い部分を含む領域であり、領域Ｒ２は、第１絶縁膜２７ａの膜厚が最も薄い部分を含む領域である。

第２絶縁膜２７ｂは、膜厚ｂ３が厚い領域Ｒ３と膜厚ｂ４が薄い領域Ｒ４とを有している。領域Ｒ３における側壁絶縁膜２７の膜厚ｂ３は、領域Ｒ４における側壁絶縁膜２７の膜厚ｂ４より厚い。例えば、領域Ｒ３は、第２絶縁膜２７ｂの膜厚が最も厚い部分を含む領域であり、領域Ｒ４は、第２絶縁膜２７ｂの膜厚が最も薄い部分を含む領域である。ここで、例えば、領域Ｒ２と領域Ｒ３は対向し、領域Ｒ１と領域Ｒ４は対向している。

図７（ｂ）の場合、図７（ａ）と異なる点は、２層構造の側壁絶縁膜２７において、記憶層２４側に比誘電率の高い第１絶縁膜２７ａが配置され、制御電極２８側に比誘電率の低い第２絶縁膜２７ｂが配置されている点である。このため、記憶層２４の全側面には、比誘電率の高い第１絶縁膜２７ａが直接コンタクトしており、比誘電率の低い第２絶縁膜２７ｂは直接コンタクトしていない。

図７（ｃ）の場合、図７（ｂ）と異なる点は、第２絶縁膜２７ｂの膜厚がほぼ一定である点である。

このような図７（ａ）乃至図７（ｃ）の例では、記憶層２４と制御電極２８との間に電圧を印加した際に、比誘電率の高い第１絶縁膜２７ａの膜厚が厚い領域Ｒ１に電荷が溜まりやすくなり、この領域Ｒ１の近傍に高電界領域Ｈが形成される。

尚、図７（ａ）及び図７（ｂ）の場合、領域Ｈにおいて、第１絶縁膜２７ａの膜厚ｂ１は約２ｎｍであり、第２絶縁膜２７ｂの膜厚ｂ４は０．５ｎｍ以下であり、側壁絶縁膜２７の膜厚ｂは２．５ｎｍ以下である。一方、領域Ｌにおいて、第１絶縁膜２７ａの膜厚ｂ２は約１ｎｍであり、第２絶縁膜２７ｂの膜厚ｂ３は約２ｎｍであり、側壁絶縁膜２７の膜厚ｂは約３ｎｍである。

図８（ａ）及び図８（ｂ）の例では、記憶層２４の側面のある部分は２層の絶縁膜２７ａ及び２７ｂで囲まれているが、記憶層２４の側面の他の部分は１層の絶縁膜２７ａ又は２７ｂで囲まれている。このため、記憶層２４の側面には、比誘電率の高い第１絶縁膜２７ａが直接コンタクトする部分と、比誘電率の低い第２絶縁膜２７ｂが直接コンタクトする部分とが存在している。

図８（ａ）の場合、２層構造の側壁絶縁膜２７の部分では、記憶層２４側に比誘電率の低い第２絶縁膜２７ｂが配置され、制御電極２８側に比誘電率の高い第１絶縁膜２７ａが配置されている。さらに、記憶層２４の側面に直接コンタクトして設けられた第１絶縁膜２７ａの領域Ｈと、記憶層２４の側面に直接コンタクトして設けられた第２絶縁膜２７ｂの領域Ｌとが形成されている。

図８（ｂ）の場合、２層構造の側壁絶縁膜２７の部分では、記憶層２４側に比誘電率の高い第１絶縁膜２７ａが配置され、制御電極２８側に比誘電率の低い第２絶縁膜２７ｂが配置されている。さらに、記憶層２４の側面に直接コンタクトして設けられた第１絶縁膜２７ａの領域Ｈと、記憶層２４の側面に直接コンタクトして設けられた第２絶縁膜２７ｂの領域Ｌとが形成されている。

尚、図７（ａ）及び図７（ｂ）のＭＴＪ素子２０は矩形型であり、図８（ａ）及び図８（ｂ）のＭＴＪ素子２０は円形型であるが、図７（ａ）及び図７（ｂ）のＭＴＪ素子２０を円形型にし、図８（ａ）及び図８（ｂ）のＭＴＪ素子２０を矩形型にしてもよい。また、高電界領域Ｈは、複数個あってもよい。

［５−２］材料
第１絶縁膜２７ａの比誘電率の高い材料としては、ＳｒＲｕＯ_３、ＳｒＩｒＯ_３、（Ｂａ、Ｓｔ）ＴｉＯ_３等のぺロブスカイト系材料が挙げられる。

第２絶縁膜２７ｂの比誘電率の低い材料として、マグネシウム酸化物、アルミ酸化物、アルミ窒化物、ケイ素酸化物、ケイ素窒化物等が挙げられる。

このような絶縁膜２７ａ及び２７ｂの材料は、ナノメートルオーダーの極薄膜の場合に、層状構造の膜が一様になり易い。

図７（ａ）の場合、例えば、第１絶縁膜２７ａは、比誘電率が約１０のＭｇＯであり、第２絶縁膜２７ｂは、比誘電率が約３００のチタン酸ストロンチウムである。記憶層２４と原始的にコンタクトする第１絶縁膜２７ａは、磁性体への酸素の移動を考慮して、酸化物として安定なＭｇＯを用いている。このため、熱プロセスに対するマージンが広い設計をすることができ、コスト的にメリットがある。

尚、記憶層２４に直接接する絶縁膜の場合、熱的なエネルギーを有する粒子、例えば、ＭＢＥ（Molecular Beam Epitaxy）、真空蒸着、ＡＬＤ（Atomic Layer Deposition）、ＣＶＤ（Chemical Vapor Deposition）等で形成することが望ましい。

［５−３］効果
第２実施形態では、側壁絶縁膜２７として、比誘電率の異なる絶縁膜２７ａ及び２７ｂを用いている。このため、書き込み動作において、記憶層２４と制御電極２８との間に電圧を印加した際に、側壁絶縁膜２７の膜厚（又は記憶層２４と制御電極２８との間隔）が一定の条件下では、比誘電率の高い第２絶縁膜２７ｂの膜厚が厚い領域に電荷が溜まりやすくなり、局所的に高電界領域Ｈが形成される。これにより、第１実施形態と同様に、記憶層２４の磁気異方性エネルギーを局所的に低下させることで、書き込み電流の低減を図ることができる。

［６］第３実施形態
第３実施形態では、メモリセルアレイにおける高電界領域Ｈの配置について説明する。

［６−１］高電界領域の配置
図９及び図１０を用いて、第３実施形態に係る磁気メモリのメモリセルアレイにおける高電界領域Ｈの配置について説明する。

図９に示すように、磁気メモリでは、第１及び第２実施形態の複数のＭＴＪ素子２０がアレイ状に並べられ、メモリセルアレイ１００を構成している。ここで、局所的な高電界領域Ｈを相対的に同じ位置にしている。図９では、各ＭＴＪ素子２０の紙面左に高電界領域Ｈが揃っている。

第３実施形態において、第１実施形態のＭＴＪ素子２０を用いた場合は、側壁絶縁膜２７の薄い領域の位置を、メモリセルアレイ１００内で揃えている。

第３実施形態において、第２実施形態のＭＴＪ素子２０を用いた場合は、比誘電率の高い絶縁膜２７ｂの厚い領域の位置を、メモリセルアレイ１００内で揃えている。

図１０に示すように、メモリセルアレイ１００内の２つのＭＴＪ素子２０ａ及び２０ｂに着目した場合、記憶層２４と制御電極２８との間に電圧を印加することで電界が発生する場合、ＭＴＪ素子２０ａにおける位置Ｐ１の電界強度は位置Ｐ２の電界強度より大きく、ＭＴＪ素子２０ｂにおける位置Ｐ１の電界強度は位置Ｐ２の電界強度より大きくなっている。また、ＭＴＪ素子２０ａの側壁絶縁膜２７における位置Ｐ１の膜厚は位置Ｐ２の膜厚より薄く、ＭＴＪ素子２０ｂの側壁絶縁膜２７における位置Ｐ１の膜厚は位置Ｐ２の膜厚より薄くなっている。

ここで、ＭＴＪ素子２０ａにおける位置Ｐ１は、ＭＴＪ素子２０ａの中心点Ｃ１とＭＴＪ素子２０ｂの中心点Ｃ２とを結ぶ直線Ｘに対して第１角度θ１を有して、中心点Ｃ１とＭＴＪ素子２０ａの第１周縁部Ｅ１とを結ぶ線分Ｘａが、側壁絶縁膜２７と交差する位置である。また、ＭＴＪ素子２０ａにおける位置Ｐ２は、直線Ｘに対して第１角度θ１と異なる第２角度θ２を有して、中心点Ｃ１とＭＴＪ素子２０ａの第２周縁部Ｅ２とを結ぶ線分Ｘｂが、側壁絶縁膜２７と交差する位置である。

同様に、ＭＴＪ素子２０ｂにおける位置Ｐ１は、直線Ｘに対して第１角度θ１を有して、中心点Ｃ２とＭＴＪ素子２０ｂの第１周縁部Ｅ１とを結ぶ線分Ｘａが、側壁絶縁膜２７と交差する位置である。また、ＭＴＪ素子２０ｂの位置Ｐ２は、直線Ｘに対して第２角度θ２を有して、中心点Ｃ２とＭＴＪ素子２０ｂの第２周縁部Ｅ２とを結ぶ線分Ｘｂが、側壁絶縁膜２７と交差する位置である。

尚、ＭＴＪ素子２０ａ及び２０ｂの中心点Ｃ１及びＣ２は、各ＭＴＪ素子２０ａ及び２０ｂの形状における重心と等価である。また、第１角度θ１及び第２角度θ２は、直線Ｘを基準として同じ方向（例えば時計回り）に見た角度である。

［６−２］側壁絶縁膜の形成方法（１）
本実施形態の側壁絶縁膜２７の形成方法（１）では、蒸着を用いている。

図１１及び図１２を用いて、第３実施形態に係るＭＴＪ素子２０の側壁絶縁膜２７の形成方法（１）について説明する。

ＭＴＪ素子２０の積層構造２５を円柱状に加工した後に、図１１に示すような側壁絶縁膜２７の成膜装置５０内にウエハを設置する。側壁絶縁膜２７の蒸着源５１Ｎ、５１Ｅ、５１Ｓ及び５１Ｗは、メモリセルアレイ１００の四方に設置されている。この成膜装置５０を用いて、基板に対して斜めから側壁絶縁膜２７を成膜することで、積層構造２５の側壁に欠陥の少ない側壁絶縁膜２７を形成することができる。

成膜工程では、例えば、メモリセルアレイ１００の四方に配置された蒸着源５１Ｎ、５１Ｅ、５１Ｓ及び５１Ｗにおいて、蒸着源５１Ｎ、５１Ｓ及び５１Ｗから発生する側壁膜粒子の密度は小さく、蒸着源５１Ｅから発生する側壁膜粒子の密度は大きく設定する。これにより、蒸着源５１Ｗ側の側壁絶縁膜２７を薄く成膜することができる。

また、図１２に示すように、側壁絶縁膜２７の膜厚分布を均一にするために、ウエハ５２の移動を行う。その際、Ｘ−Ｙ方向（Ｅ−Ｗ方向、Ｎ−Ｓ方向）に基板移動を行うことで、ウエハ面内の均一性を保ちながら、記憶層２４の周囲に対して同じ膜厚分布で側壁絶縁膜２７を形成することができる。

［６−３］側壁絶縁膜の形成方法（２）
本実施形態の側壁絶縁膜２７の形成方法（２）では、イオンビームエッチングを用いている。

図１３乃至図１５を用いて、第３実施形態に係るＭＴＪ素子２０の側壁絶縁膜２７の形成方法（２）について説明する。

まず、図１３（ａ）及び図１４（ａ）に示すように、イオンビームを用いて、ＭＴＪ素子２０の積層構造２５、下部電極２１及び上部電極２６が加工される。

次に、図１３（ｂ）及び図１４（ｂ）に示すように、ＭＢＥを用いて、積層構造２５、下部電極２１及び上部電極２６の周囲に、側壁絶縁膜２７が均一に成膜される。この際、側壁絶縁膜２７は、積層構造２５の側壁部ｓｗの膜厚よりも積層構造２５の底部ｂｔｍの膜厚を厚くすることが望ましい。

次に、図１３（ｃ）及び図１４（ｃ）に示すように、イオンビームを用いて、ある方向から、主に側壁絶縁膜２７の側壁部ｓｗをエッチングし、側壁絶縁膜２７の膜厚の一部を薄くする。この際、イオンビームエッチングにより、側壁絶縁膜２７の側壁部ｓｗのみならず、側壁絶縁膜２７の底部ｂｔｍもある程度はエッチングされるが、側壁絶縁膜２７の側壁部ｓｗよりも底部ｂｔｍが厚いため、下部電極２１は露出しない。

次に、図１３（ｄ）及び図１４（ｄ）に示すように、側壁絶縁膜２７上に、制御電極２８となる金属膜が形成され、この金属膜が制御電極２８の形状に加工される。

このような方法（２）では、積層構造２５の側壁の一方向のみからイオンビームを用いて側壁絶縁膜２７をエッチングする。この場合、図１５に示すように、ある方向（図中、０時の方向）からイオンビームを照射し、ウエハ５２をＸ−Ｙ方向に移動させながら、ウエハ面内の均一性を確保する。

［６−４］効果
第３実施形態では、磁気メモリのメモリセルアレイにおいて、ＭＴＪ素子１０の局所的な高電界領域Ｈを相対的に同じ位置にしている。これにより、書き込みの際、メモリセルアレイ１００内の全てのＭＴＪ素子２０にある一方向から高電界がかかり、ＭＴＪ素子２０間の磁気的な相互作用が均一になる。このため、各ＭＴＪ素子１０の記憶層２４の磁化反転が同じ方向で発生し易くなる。これにより、書き込み電流を低減するとともに、書き込み電流のばらつきを抑制することができる。

［７］第４実施形態
第４実施形態では、図１６（ａ）、図１６（ｂ）及び図１７を用いて、ＭＴＪ素子２０の制御電極２８について説明する。

各実施形態における制御電極２８は、電圧を印加するために用い、電流を流して消費エネルギーを発生させるものではない。このため、制御電極２８は、電気抵抗を減少させる必要が無い。従って、制御電極２８の形状の自由度が高い。

例えば、図１６（ａ）に示すように、制御電極２８の断面形状は、三角形でもよい。この場合、制御電極２８の幅を狭くできる。つまり、制御電極２８を薄くできることで、制御電極２８の積層構造２５に対する圧縮応力又は引っ張り応力による異方性誘起の影響を低減できる。このため、高電界領域Ｈによる効果が発生し易くなる。

また、図１６（ｂ）に示すように、制御電極２８の積層構造２５に対する応力を制御できれば、制御電極２８の断面形状は、四角形でもよい。

また、図１７に示すように、制御電極２８の膜厚に分布があってよい。このように制御電極２８の膜厚に分布があっても、電界を印加することができるので、実用的に問題はない。さらに、制御電極２８の形状の自由度が高いことは、加工設計マージンに余裕ができ、コスト的にメリットがある。図１７では、制御電極２８は、側壁絶縁膜２７が薄い領域Ｈと同じ領域の膜厚ｄを薄くするとよい。これにより、領域Ｈにおいて、制御電極２８による積層構造２５に対する圧縮応力を抑制できるため、高電界領域Ｈによる効果を高めることができる。

［８］第５実施形態
図１８を用いて、第５実施形態に係るＭＴＪ素子２０の側壁絶縁膜２７の膜厚について説明する。

図１８に示すように、記憶層２４の側面における側壁絶縁膜２７の膜厚ｂｓは、参照層２２の側面における側壁絶縁膜２７の膜厚ｂｒよりも薄い。

尚、第５実施形態においても、上記各実施形態のように、記憶層２４に対して局所的に高電界領域Ｈが生成するように、側壁絶縁膜２７の膜厚ｂは、記憶層２４の側面の周囲に沿って膜厚分布を有している。また、記憶層２４の側面における高電界領域Ｈの電界強度は、参照層２２の側面における高電界領域Ｈの電界強度よりも高い。また、記憶層２４の側面における側壁絶縁膜２７の膜厚ｂの最大値と最小値との比は、参照層２２の側面における側壁絶縁膜２７の膜厚ｂの最大値と最小値との比よりも大きい。

以上のように、第５実施形態では、記憶層２４の側面における側壁絶縁膜２７の膜厚ｂｓを、参照層２２の側面における側壁絶縁膜２７の膜厚ｂｒよりも薄くしている。これにより、本来電圧を印加したい記憶層２４に、電界の作用を強く及ぼすことができる。このため、書き込みエラー、読み出しエラー及びピンホールによる制御電極２８とのショートによる歩留まり低下を抑制することができる。

［９］第６実施形態
第６実施形態では、上記各実施形態のＭＴＪ素子を磁気メモリに適用した場合を説明する。磁気メモリとしては、ＭＲＡＭが挙げられる。

［９−１］メモリセル
図１９（ａ）乃至図１９（ｃ）、図２０（ａ）及び（ｂ）を用いて、第６実施形態に係る磁気メモリのメモリセルについて説明する。尚、図１９（ａ）は図１９（ｂ）に示す切断線Ａ−Ａで切断した断面図、図１９（ｂ）は図１９（ａ）に示す切断線Ｂ−Ｂで切断した断面図、図１９（ｃ）は図１９（ａ）に示す切断線Ｃ−Ｃで切断した断面図である。

図１９（ａ）乃至図１９（ｃ）に示すように、磁気メモリは、マトリクス状、例えば４行×４列に配列された複数のメモリセルを有している。各メモリセルは、各実施形態で説明したＭＴＪ素子２０_１１、２０_１２、２０_２１、２０_２２を記憶素子として有している。各ＭＴＪ素子２０_ｉｊ（ｉ＝１、２、ｊ＝１、２）は、下部電極２１と、固定層２２と、トンネル障壁層２３と、記憶層２４と、上部電極２６と、がこの順序で積層された積層構造２５Ａを有している。この積層構造２５Ａの周囲は側壁絶縁膜２７によって覆われており、側壁絶縁膜２７の外側の周囲に制御電極２８が設けられている。各ＭＴＪ素子２０_ｉｊ（ｉ＝１、２、ｊ＝１、２）においては、制御電極２８は、記憶層２４の側面を、側壁絶縁膜２７を挟んで取り囲むように設けられている。そして、同じ行に配列されたＭＴＪ素子、例えばＭＴＪ素子２０_１１、２０_１２の制御電極２８は電気的に接続され共通の制御配線になっている。

図２０（ａ）に示すように、ＭＴＪ素子２０_１１〜２０_２２の上部電極２６にはビット線ＢＬ＜ｔ＞及びＢＬ＜ｔ＋１＞が接続されている。ここで、ビット線ＢＬ＜ｔ＞は、ＭＴＪ素子２０_１１とＭＴＪ素子２０_２１の上部電極２６に接続している。ビット線ＢＬ＜ｔ＋１＞は、ＭＴＪ素子２０_１２とＭＴＪ素子２０_２２の上部電極２６に接続している。

一方、制御配線ＥＬ＜ｓ＞及びＥＬ＜ｓ＋１＞は、ビット線と交差する方向に配置されている。ここで、制御配線ＥＬ＜ｓ＞は、ＭＴＪ素子２０_１１とＭＴＪ素子２０_１２の側面に側壁絶縁膜２７を挟んで設けられた制御電極２８に接続されている。制御配線ＥＬ＜ｓ＋１＞は、ＭＴＪ素子２０_２１とＭＴＪ素子２０_２２の側面に側壁絶縁膜２７を挟んで設けられた制御電極２８に接続されている。

図２０（ｂ）に示すように、ＭＴＪ素子２０_１１を含むメモリセル４０では、ＭＴＪ素子２０_１１の下部電極２１は、選択トランジスタ３０のソース及びドレインの一方に接続されている。選択トランジスタ３０のソース及びドレインの他方は、ビット線ｂＢＬ＜ｔ＞に接続されている。また、選択トランジスタ３０のゲートには、ワード線ＷＬ＜ｓ＞が接続されている。ワード線ＷＬ＜ｓ＞は、制御配線ＥＬ＜ｓ＞と並行に配置される。尚、図２０（ｂ）は、ＭＴＪ素子２０_１１を含むメモリセル４０を例にとって説明した図であるが、他のメモリセル４０も同様の構成となっている。

［９−２］ビット線及び制御配線の電位
図２１を用いて、図２０（ａ）に示すＭＴＪ素子２０_１１を選択し、読み出し及び書き込みを行う時のビット線及び制御配線の電位設定の一例について説明する。ここでは、電位設定の一例として、書き込み時のビット線電位を０．５Ｖ、読み出し時のビット線電位を０．３Ｖと仮定する。

先に説明したように、記憶層２４と制御電極２８との間に電圧を印加することで、エネルギー障壁が大きくなり、記憶層２４の磁化の向きを安定化させる方法がある。この方法における印加電圧としては、次の２つのケースが考えられる。第１ケースは、ＣｏＦｅＢからなる磁性層等のように、制御電極２８の電位を記憶層２４の電位より高く設定する。第２ケースは、ＦｅＰｄからなる磁性層のように、制御電極２８の電位を記憶層２４の電位よりも低く設定する。これら第１ケースと第２ケースとでは、電位の設定が異なる。そこで、以下では、２つのケースに分けて説明する。

まず、ＣｏＦｅＢからなる磁性層等のように、制御電極２８の電位を記憶層２４の電位より高く設定する場合（第１ケース）について説明する。

書き込み時、制御配線ＥＬ＜ｓ＋１＞は、高電位（例えば１．５Ｖ）に設定し、接続しているＭＴＪ素子の記憶層２４の磁化を安定化する。一方、選択されたセルが接続している制御配線ＥＬ＜ｓ＞は、書き込みを行うＭＴＪ素子２０_１１の記憶層２４の電位（例えば０．５Ｖ）と同程度かそれ以下の電位に設定する。これにより、ＭＴＪ素子２０_１１の記憶層２４のエネルギー障壁の増大による、書き込み電流の増大を防ぐことができる。このような設定を行った状態で、ビット線ＢＬ＜ｔ＞にパルス電圧を印加し、ＭＴＪ素子２０_１１に書き込みを行う。その間、ビット線ＢＬ＜ｔ＋１＞の電位は、０Ｖに固定しておく。これにより、ＭＴＪ素子２０_１２も記憶層２４の電位よりも制御電極２８の電位の方が高い状態に維持され、誤書き込みを防ぐことができる。

読み出し時、制御配線ＥＬ＜ｓ＞及び制御配線ＥＬ＜ｓ＋１＞は、共に高電位（例えば１．５Ｖ）に設定する。この状態で、ビット線ＢＬ＜ｔ＞に読み出しのパルス電位を印加し、ＭＴＪ素子２０_１１の記憶層２４の磁化の状態をセンスアンプで検出する。この間、ビット線ＢＬ＜ｔ＋１＞の電位は、０Ｖに固定しておく。

次に、ＦｅＰｄからなる磁性層のように、制御電極２８の電位を記憶層２４の電位よりも低く設定する場合（第２ケース）について説明する。

書き込み時、制御配線ＥＬ＜ｓ＋１＞の電位は０Ｖに設定し、非選択セルの誤書き込みを防ぐ。制御配線ＥＬ＜ｓ＞は、書き込みを行うメモリセルの記憶層２４の電位（例えば０．５Ｖ）かそれ以上の電位に設定し、反転電流が増大しないようにする。この状態で、ビット線ＢＬ＜ｔ＞に書き込み電圧パルス（例えば０．５Ｖ）を印加し、書き込みを行う。この間、ビット線ＢＬ＜ｔ＋１＞は、高電位（例えば１．５Ｖ）を維持する。

読み出し時、制御配線ＥＬ＜ｓ＞及び制御配線ＥＬ＜ｓ＋１＞の電位は、共に０Ｖに設定する。ビット線ＢＬ＜ｔ＞に読み出し電圧（例えば０．３Ｖ）を印加し、ＭＴＪ素子２０_１１の磁化状態をセンスアンプで検出する。このような動作により、リードディスターブを回避することが可能になる。この間、ビット線ＢＬ＜ｔ＋１＞は、高電位（例えば１．５Ｖ）を維持する。

尚、上記説明では、書き込み時に必要な電圧は、ＭＴＪ素子における記憶層の磁化を参照層の磁化に対して平行状態にする時の書き込みと、反平行状態にする時の書き込みとでは異なるが、説明を簡単にするために一例のみ示し、詳細な説明は省略している。すなわち、この例は、記憶層が参照層に対して選択トランジスタと反対側にあるＭＴＪ素子では、平行状態にする書き込みになる。実際にはそれぞれの書き込みや読み出しの条件によって、各ビット線及び制御配線の電位を調整する。

［９−３］磁気メモリ
図２２を用いて、第６実施形態に係る磁気メモリの構成について説明する。

図２２に示すように、メモリセルアレイ１００内のメモリセル４０は、第１ビット線（導電線）ＢＬ＜ｔ＞及びＢＬ＜ｔ＋１＞、第２ビット線（導電線）ｂＢＬ＜ｔ＞及びｂＢＬ＜ｔ＋１＞、ワード線（導電線）ＷＬ＜ｓ＞及びＷＬ＜ｓ＋１＞、及び制御配線（導電線）ＥＬ＜ｓ＞及びＥＬ＜ｓ＋１＞に接続される。尚、メモリセル４０は、図２０（ｂ）に示したものと同じである。

第１ビット線ＢＬ＜ｔ＞及びＢＬ＜ｔ＋１＞は、ビット線選択回路１１０を介して、書き込み回路１２０及び読み出し回路１３０に接続される。ビット線選択回路１１０は、制御信号Ａｙｎ＜ｔ＞及びＡｙｎ＜ｔ＋１＞によりオン／オフがそれぞれ制御されるスイッチ素子（ＦＥＴ）１１２＜ｔ＞及び１１２＜ｔ＋１＞を備える。

書き込み回路１２０は、制御信号ＳＲＣｎ及びＳＮＫｎによりオン／オフがそれぞれ制御されるスイッチ素子（ＦＥＴ）１２２ａ及び１２２ｂを備える。

読み出し回路１３０は、制御信号ＳＲＣｒによりオン／オフが制御されるスイッチ素子（ＦＥＴ）１３０ａとセンスアンプ１３０ｂとを備える。

第２ビット線ｂＢＬ＜ｔ＞及びｂＢＬ＜ｔ＋１＞は、ビット線選択回路１１５を介して、書き込み回路１２５及び読み出し回路１３５に接続される。ビット線選択回路１１５は、制御信号Ａｙｓ＜ｔ＞及びＡｙｓ＜ｔ＋１＞によりオン／オフがそれぞれ制御されるスイッチ素子（ＦＥＴ）１１７＜ｔ＞及び１１７＜ｔ＋１＞を備える。

書き込み回路１２５は、制御信号ＳＲＣｓ及びＳＮＫｓによりオン／オフがそれぞれ制御されるスイッチ素子（ＦＥＴ）１２７ａ及び１２７ｂを備える。

読み出し回路１３５は、制御信号ＳＮＫｒによりオン／オフが制御されるスイッチ素子（ＦＥＴ）１３５ａを備える。

ワード線ＷＬ＜ｓ＞及びＷＬ＜ｓ＋１＞は、ワード線選択回路１４０に接続される。ワード線選択回路１４０は、制御信号Ａｘ＜ｓ＞及びＡｘ＜ｓ＋１＞により、ワード線ＷＬ＜ｓ＞及びＷＬ＜ｓ＋１＞をそれぞれ駆動する。

制御配線ＥＬ＜ｓ＞及びＥＬ＜ｓ＋１＞は、制御配線選択回路１５０に接続される。制御配線選択回路１５０は、制御信号Ｂｘ＜ｓ＞及びＢｘ＜ｓ＋１＞により、制御配線ＥＬ＜ｓ＞及びＥＬ＜ｓ＋１＞をそれぞれ駆動する。

制御回路１６０は、制御信号ＳＲＣｎ、ＳＮＫｎ、ＳＲＣｓ、ＳＮＫｓ、ＳＲＣｒ及びＳＮＫｒを生成する。

デコーダ１７０は、制御信号Ａｙｎ、Ａｙｓ、Ａｘ及びＢｘを生成する。但し、制御信号Ａｙｎ、Ａｙｓ、Ａｘ及びＢｘは、対応する全ての制御信号を総称している。

以上説明したように、各実施形態によれば、書き込み動作において、記憶層２４の磁化の反転に必要なエネルギー障壁を高効率で制御することが可能となる。これにより、書き込み電流を低減させることができる。

尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２…磁性層、３…磁化、４、２９…絶縁膜、６、２８…制御電極、８…電源、２０…ＭＴＪ素子、２１…下部電極、２２…磁性層（参照層）、２３…トンネル障壁層、２４…磁性層（記憶層）、２５…積層構造、２６…上部電極、２７…側壁絶縁膜、３０…選択トランジスタ、４０…メモリセル、５０…成膜装置、５１Ｎ、５１Ｅ、５１Ｓ、５１Ｗ…蒸着源、５２…ウエハ、５３…イオン源、１００…メモリセルアレイ、１１０、１１５…ビット線選択回路、１２０、１２５…書き込み回路、１３０、１３５…読み出し回路、１４０…ワード線選択回路、１５０…制御配線選択回路、１６０…制御回路、１７０…デコーダ。

Claims (11)

1. 第１磁性層と、
   第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、
   前記第１磁性層の側面に設けられた電極と、
   前記第１磁性層と前記電極との間に設けられ、第１膜厚を有する第１領域と前記第１膜厚よりも薄い第２膜厚を有する第２領域とを含む第１絶縁層と
   を具備する磁気記憶素子。
2. 前記第１磁性層と前記電極との間に電圧を印加することで電界が発生する場合、前記第２領域における電界強度は、前記第１領域における電界強度よりも高い、請求項１に記載の磁気記憶素子。
3. 前記第１絶縁層と前記第１磁性層との間又は前記第１絶縁層と前記電極との間に設けられた第２絶縁層をさらに具備し、
   前記第１絶縁層は、前記第２絶縁層の材料よりも比誘電率が高い材料で形成されている、請求項１に記載の磁気記憶素子。
4. 前記第１磁性層と前記電極との間に電圧を印加することで電界が発生する場合、
   前記第１領域における電界強度は、前記第２領域における電界強度よりも高い、請求項３に記載の磁気記憶素子。
5. 前記第２絶縁層は、第３膜厚を有する第３領域と前記第３膜厚よりも薄い第４膜厚を有する第４領域とを含む、請求項３に記載の磁気記憶素子。
6. 前記第３領域は、前記第２領域と対向し、
   前記第４領域は、前記第１領域と対向し、
   前記第１絶縁膜の前記第１膜厚と前記第２絶縁膜の前記第４膜厚とを合わせた厚さは、前記第１絶縁膜の前記第２膜厚と前記第２絶縁膜の前記第３膜厚とを合わせた厚さと等しい、請求項５に記載の磁気記憶素子。
7. 前記第１磁性層と前記電極との間に設けられ、第３膜厚を有する第３領域と前記第３膜厚よりも薄い第４膜厚を有する第４領域とを含む第２絶縁層をさらに具備し、
   前記第１領域における前記第１絶縁層は、前記第１磁性層に直接接し、
   前記第３領域における前記第２絶縁層は、前記第１磁性層に直接接し、
   前記第１絶縁層は、前記第２絶縁層の材料よりも比誘電率が高い材料で形成されている、請求項１に記載の磁気記憶素子。
8. 前記第１磁性層と前記電極との間に電圧を印加することで電界が発生する場合、
   前記第１領域における電界強度は、前記第２領域における電界強度よりも高い、請求項７に記載の磁気記憶素子。
9. 第１磁性層と、
   第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、
   前記第１磁性層の側面に設けられた電極と、
   前記第１磁性層と前記電極との間に設けられ、第１領域と前記第１領域と異なる第２領域とを含む第１絶縁層と
   を具備し、
   前記第１磁性層と前記電極との間に電圧を印加することで電界が発生する場合、前記第１領域における電界強度は、前記第２領域における電界強度より高い、磁気記憶素子。
10. 磁気記憶素子を有するメモリセルがアレイ状に複数個配置されたメモリセルアレイを備えた磁気メモリであって、
    前記磁気記憶素子は、
    第１磁性層と、
    第２磁性層と、
    前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、
    前記第１磁性層の側面に設けられた電極と、
    前記第１磁性層と前記電極との間に設けられた第１絶縁層と
    を具備し、
    前記メモリセルアレイ内の複数の磁気記憶素子は、第１磁気記憶素子と第２磁気記憶素子とを含み、
    前記第１磁性層と前記電極との間に電圧を印加することで電界が発生する場合、前記第１磁気記憶素子における第１位置の電界強度は第２位置の電界強度より大きく、前記第２磁気記憶素子における第３位置の電界強度は第４位置の電界強度より大きく、
    前記第１位置は、前記第１磁気記憶素子の第１中心点と前記第２磁気記憶素子の第２中心点とを結ぶ直線に対して第１角度を有して、前記第１中心点と前記第１磁気記憶素子の第１周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第２位置は、前記直線に対して前記第１角度と異なる第２角度を有して、前記第１中心点と前記第１磁気記憶素子の第２周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第３位置は、前記直線に対して前記第１角度を有して、前記第２中心点と前記第２磁気記憶素子の第３周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第４位置は、前記直線に対して前記第２角度を有して、前記第２中心点と前記第２磁気記憶素子の第４周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置である、磁気メモリ。
11. 磁気記憶素子を有するメモリセルがアレイ状に複数個配置されたメモリセルアレイを備えた磁気メモリであって、
    前記磁気記憶素子は、
    第１磁性層と、
    第２磁性層と、
    前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層と、
    前記第１磁性層の側面に設けられた電極と、
    前記第１磁性層と前記電極との間に設けられた第１絶縁層と
    を具備し、
    前記メモリセルアレイ内の複数の磁気記憶素子は、第１磁気記憶素子と第２磁気記憶素子とを含み、
    前記第１磁気記憶素子の前記第１絶縁層における第１位置の膜厚は第２位置の膜厚より薄く、前記第２磁気記憶素子の前記第１絶縁層における第３位置の膜厚は第４位置の膜厚より薄く、
    前記第１位置は、前記第１磁気記憶素子の第１中心点と前記第２磁気記憶素子の第２中心点とを結ぶ直線に対して第１角度を有して、前記第１中心点と前記第１磁気記憶素子の第１周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第２位置は、前記直線に対して前記第１角度と異なる第２角度を有して、前記第１中心点と前記第１磁気記憶素子の第２周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第３位置は、前記直線に対して前記第１角度を有して、前記第２中心点と前記第２磁気記憶素子の第３周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置であり、
    前記第４位置は、前記直線に対して前記第２角度を有して、前記第２中心点と前記第２磁気記憶素子の第４周縁部とを結ぶ線分が、前記第１絶縁層と交差する位置である、磁気メモリ。