JP3030285B2 - ナノスケールのモット転移分子電界効果トランジスタ - Google Patents

ナノスケールのモット転移分子電界効果トランジスタ

Info

Publication number
JP3030285B2
JP3030285B2 JP10257801A JP25780198A JP3030285B2 JP 3030285 B2 JP3030285 B2 JP 3030285B2 JP 10257801 A JP10257801 A JP 10257801A JP 25780198 A JP25780198 A JP 25780198A JP 3030285 B2 JP3030285 B2 JP 3030285B2
Authority
JP
Japan
Prior art keywords
gate
channel
drain
layer
transistor according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10257801A
Other languages
English (en)
Other versions
JPH11163365A (ja
Inventor
アルヌバ・グプタ
ジェームス・アンソニー・ミゼウィッチ
デニス・メルトン・ニューンズ
ブルース・アルバート・スコット
チャン・チ・ツェイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH11163365A publication Critical patent/JPH11163365A/ja
Application granted granted Critical
Publication of JP3030285B2 publication Critical patent/JP3030285B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体スイッチ、特
に電界効果トランジスタに関し、より詳細には、個別設
計双安定分子の単層または多層膜内のモット金属−絶縁
体間転移にもとづく新規のナノスケール・スイッチに関
する。
【０００２】
【従来の技術】既存のコンピュータ回路、すなわち論理
回路及びダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の両方は、電界効果トランジスタ（ＦＥ
Ｔ）・スイッチにより支配される。市場に投入される１
チップ当たりのトランジスタの数は、時間の指数的な増
加関数である（ムーアの法則）。結果的に、ＤＲＡＭチ
ップ当たりの記憶ビット数もムーアの法則に従い、指数
的に増加している。ムーアの法則は幾つかの公式を有
し、例えば、トランジスタ密度が５年毎に１０倍となる
こと、計算時間が８年毎に６分の１に減少すること、及
び計算コストが８年毎に１０分の１に減少することなど
が挙げられる。
【０００３】
【発明が解決しようとする課題】ムーアの法則の背後に
ある基本ファクタは、時間の経過に伴う設計規則の指数
的な縮小である。設計規則の縮小は結局、Ｓｉ技術の本
来的な物理限界とかち合うように設定され得る。技術的
には、材料とは対照的にシリコンの最も重要な物理特性
の２つ、すなわち長いキャリア平均自由行路及び添加能
力が、非常に小さなスケールでは、それらの重要性の大
半を失いつつある。なぜなら、添加物間の間隔同様、前
者は素子寸法と匹敵するかまたはより大きくなるからで
ある。従来、約４０ｎｍの最小チャネル長が実験室で実
証され、達成可能な最小チャネル長に近いものと考えら
れている。従って、次の１０年乃至２０年の間に、設計
規則が４０ｎｍ限界に近づくことが予想されるので、新
たな技術が要求される。
【０００４】シリコンのこれらの利点が消滅するのと同
時に、欠点すなわち回路の２次元配列に対する制限が高
コストを強要することになる。なぜなら、メモリ容量に
関するムーアの法則が設計規則に関する、従って投資コ
ストに関するムーアの法則も意味するからである。多層
を実現する技術は、Ｓｉウエハ技術を２次元に制限する
代わりに、１チップ当たりのトランジスタの数に関する
ムーアの法則の影響を設計規則から切り離すことによ
り、投資コストの背後にあるこの原動力を回避する。
【０００５】
【課題を解決するための手段】これらを考慮して、物理
学はより短い平均自由行路及びより高いキャリア濃度を
有する系、すなわち金属を選択する方向に向かってい
る。この時、金属内でのスイッチングが問題となる。こ
こで開示される発明は、高キャリア濃度を有する３端子
素子を構成する問題に対する解決策を提供するものであ
り、そこでは素子がその'オン'状態のときに金属であ
る。素子のスイッチングは相関付けられる電子系内での
モット金属−絶縁体間転移の概念により実現される。同
時に、現在かなり標準的な自己アセンブリ概念を拡張す
ることにより、形成される構造において、ある程度の３
次元性が可能と思われる。素子は既存のＦＥＴベースの
回路と互換の予測電気特性、すなわち、０の静的ゲート
電流、高い'オフ'・インピーダンス、及び低い'オン'・
インピーダンスを有するものと思われる。
【０００６】これらの特性及び最も重要な点として、非
常に小さな寸法におけるその機能的実現可能性が、提案
される素子をコンピュータ業界が次の１０年乃至２０年
の間に遭遇すると思われる基本的問題に対する可能な解
決策のカテゴリに位置づける。
【０００７】
【発明の実施の形態】一部のタイプの導体内では、伝導
帯が明瞭な原子または分子軌道関数から形成される。銅
酸塩（カプレート）超伝導体では、この役割はＣｕサイ
ト上のｄx 2 -y 2対称軌道関数により演じられる。別の例
では、ＫnＣ60、すなわちＣ60の最低空分子軌道関数
（ＬＵＭＯ）の３重縮退セットが類似の役割を演じる。
こうした材料について述べた最も単純なモデルが、J．H
ubbardにより述べられるHubbardモデル（Proc．Roy．Sc
i．（London）A276238（1963）、A277237（1963）、A28
1401（1963））である。
【０００８】銅酸塩ＣｕＯ2面などの本質的な配列系で
は、系の少なくとも２つの可能な大域状態、すなわち絶
縁体及び金属が存在することが判明している。これらの
状態は、N．MottによりMetal-Insulator Transitions、
Taylor & Francis、London、1990で述べられるようにモ
ット転移により分離される。
【０００９】Ｃｕサイト当たり正確に１個の電子が存在
する場合（充填率ｎ＝１）、電子がＣｕサイトに局在化
され、絶縁挙動を生じる。この局在化は主に、同一の軌
道関数内の２つの電子間の強いサイト内クーロン斥力Ｕ
により引き起こされる。あらゆるサイトに１個の電子が
存在する構成から始まり、電子が隣のサイトに移動され
る単一のホッピング過程がエネルギ反則Ｕを含む。従っ
て、電子は深さＵのポテンシャル井戸に有効に制限さ
れ、それらを局在化する。こうした絶縁体はモット絶縁
体と呼ばれる。これはバンド構造の点では絶縁体でな
く、実際には半分が充填された伝導体を有するが、相互
作用Ｕにより、及び構成単位の特殊な充填率のために絶
縁体である。
【００１０】局在化は、Ｕよりも高い温度において、分
解する傾向がある。更に、Ｕは一般に、単一の電子の最
も近い隣接サイトへの移動のためのマトリックス要素、
すなわちホッピング整数ｔよりも大きい必要がある（但
し、２Ｄ内の単一の正方格子は例外であり、この場合、
不均衡が２番目に近い隣接サイトへのマトリックス要素
を含む）。
【００１１】占有が半分の充填すなわちｎ＝１±δから
多大に逸脱する場合には、大きなＵにおいてさえも、非
局在化された金属状態が発生する。ここでδは銅酸塩か
らのデータにもとづき０．１乃至０．１５よりも大き
い。
【００１２】絶縁状態では、大きなＵにおいて、約Ｕの
エネルギ・スペクトル内にギャップ（'上位'及び'下位'
ハバード（Hubbard）・バンド間のギャップ）が存在す
る。伝導状態では、金属の場合のようにギャップは存在
しない。伝導状態は真の金属であるので２Ｄ系では、コ
ンダクタンスはｅ2／ｈで与えられる'最小金属コンダク
タンス'以下になり得る。この数字は、約２０ＫΩの２
次元シート抵抗に対応する。
【００１３】構造はソース、ドレイン及びゲートを意味
する３つの端子により形成され、ソース及びドレインを
接続するチャネルを含む。そして、チャネルを構成する
材料は、ゲート端子の電圧に従い、モット絶縁状態また
は金属伝導状態のいずれかである。従って、ゲートはソ
ース端子とドレイン端子間の伝導路の有無を制御し、素
子をゲート制御型スイッチとする。
【００１４】第１の実施例は、単発色団単層構成のエン
ハンスメント・モードであり、この場合、ｙｚ面内にあ
る分子の単層からチャネルが形成される。単層を構成す
る分子Ｍはレドックス中心（発色団または補因子とも呼
ばれる）を含み、これは置換活性電子（または正孔）を
含む。より詳細には、レッドックス中心は、電子過程
（すなわちモット絶縁体−金属間転移及び電流の流れ）
に参加する少なくとも１個の活性要素を有することによ
り特徴付けられる。
【００１５】３端子素子の１つのゲート形態が、図１に
単純化して示され、その本質的な要素が示される。第１
に、分子１２の２次元配列を含む伝導チャネル１０が、
パラメータＵの大きな値を有するという意味において、
強く相関付けられた電子系であることが必要である。チ
ャネルはその左右にあるそれぞれソース１４及びドレイ
ン１６リードと接触する。絶縁スペーサ１８により分子
層またはチャネル１０から分離される金属電極がゲート
電極２０を形成する。スペーサ１８として好適な材料に
は、ＳｒＴｉＯ3などの酸化物が含まれる。基本素子パ
ラメータは、チャネル長Ｌ及び幅Ｗ、スペーサの厚さｄ
ox、分子半径Ｒmol、平面内分子間隔Ａm ol、スペーサ層
の誘電率εox、及び充填物及び層自身の誘電率（両者と
もεで示される）、及びソース／ドレイン電極フェルミ
準位に関する分子のイオン化エネルギε1である。チャ
ネル１０に垂直な距離（チャネルからゲートまで）は、
ｘ方向として定義され、チャネル１０に平行な距離（ソ
ースからドレインまで）は、ｙ方向として定義され、ｚ
方向はチャネル内の方向（すなわち図１の面に垂直）で
ある。
【００１６】素子はまた、図２に示されるようにデュア
ル・ゲート構成を有することもでき、この場合、チャネ
ルの両側の絶縁体として、誘電率εの同一の材料の使用
が仮定される。表記ｄが絶縁体の厚さとして使用され、
チャネル層の中心から測定される。
【００１７】絶縁体としての材料は、無機物または有機
物であるが、単一ゲート形態はスペーサ層（'電界酸化
物'）のための酸化物技術とより互換性がある。必要で
はないが、デュアル・ゲート構成の絶縁層１８及び１
８'は、例えばポリイミドなどの有機物を含む異なる材
料であってもよい。
【００１８】配列（等価的に、用語"チャネル"及び"分
子層"が使用される）は、移動電荷（キャリア）の可用
性に従い、伝導状態または絶縁状態のいずれかである。
電位をゲート電極に印加すると、反対の極性のキャリア
をチャネル内に引き寄せる傾向がある。チャネル内のキ
ャリア密度は、ゲート電位と静電キャリア間斥力との間
の平衡により決定される。キャリア濃度とゲート電圧Ｖ
Gとの関係については、以下で導出される。
【００１９】エンハンスメント・モード素子では、ゲー
ト電位が無いときの分子準位は安定平衡であり、ソース
及びドレイン電極が１分子当たり、奇数の電子を有す
る。この電荷状態では、（ホッピング整数ｔ及び温度Ｔ
に関する条件が満足される場合、）層内の電子がモット
転移により局在化される。ソース電極とドレイン電極間
の伝導に関しては、素子は'オフ'状態である。
【００２０】単一ゲート（またはデュアル・ゲート）に
電位が印加されると、それは反対符号の電荷を誘起す
る。これが適正な符号であり、しきい値（通常、１分子
当たり０．１乃至０．１５電子または正孔）を越える
と、分子層が伝導状態にスイッチする。素子はこの時'
オン'状態である。
【００２１】エンハンスメント・モード素子の'オン'状
態の機構は、チャネルのエッジにおける短い（１個乃至
数個の分子の幅）非伝導領域の存在を意味する。キャリ
アはこれらのエッジ領域をトンネリングしなければなら
ない。
【００２２】素子は２つの形態で形成され、キャリアが
電子か正孔タイプかに従い、正電圧または負電圧のいず
れかにより'オン'状態にスイッチする。これらの形態は
ｎ及びｐチャネルＭＯＳＦＥＴ素子に類似し、ＣＭＯＳ
回路構成内でも同様に使用され得る。
【００２３】素子の第２の実施例は、単発色団単層構成
のデプレッション・モードであり、これはデプレッショ
ン・モード半導体ＦＥＴに類似する。素子内の分子特性
は、ゲート電位が無い場合、奇数の電子を有する電子構
成が安定ではなく、分子層がイオン化して、約０．１乃
至０．１５の正孔（ｐタイプ）または電子（ｎタイプ）
のキャリア濃度を与える。この時、素子は'オン'状態で
ある。
【００２４】適切な符号（ｐタイプでは正符号、ｎタイ
プでは負符号）及び大きさのゲート電位の印加が、真性
キャリア濃度を除去し、分子層がモット絶縁'オフ'状態
に戻り、１分子当たり奇数の電子を有する。従って、こ
の素子は本来'オン'であり、ゲート電位にそれを'オフ'
することを要求するので、デプレッション・モードＦＥ
Ｔと類似である。デプレッション・モード素子はＣＭＯ
Ｓ互換ではないが、様々なＤＲＡＭメモリ・セル回路と
互換である。デプレッション・モード素子の可能な技術
的利点は、それが'オン'状態の時、伝導チャネルのエッ
ジに絶縁領域が無いことである。代わりに'オフ'状態の
時には、チャネルのエッジに伝導領域が存在し、これは
チャネルを短絡する以外には、物理的効果を有さない。
【００２５】第３の実施例である単発色団多層構成のエ
ンハンスメント・モードが、図３に示される。単層の代
わりに、チャネルが結晶質のまたは非晶質の多層分子群
を含み得る。エンハンスメント・モード素子では、ゲー
ト電圧が分子固体の表面に、ほぼ１つの単層の幅の伝導
層を誘起する。それにより、伝導チャネルが、単層の場
合に形成されるチャネルと極めて類似となる。降伏電
圧、'オフ'から'オン'状態へスイッチするための要求ゲ
ート電圧、線形系及び非線形系の両方における'オン'・
コンダクタンス、チャネル・エッジの絶縁領域の幅、及
びこのエッジ領域を通過するトンネリング速度の詳細な
結果が、単層エンハンスメント・モード素子の場合と類
似であるべきである。多層デプレッション・モード素子
は可能でない。なぜなら、多層導体は絶縁状態にスイッ
チすることができないからである。
【００２６】更に第４の実施例は、多発色団単層構成の
エンハンスメント・モードであり、２つ以上の発色団ま
たはレドックス中心を有する分子を有利に使用する。多
発色団素子が図４において、２発色団または２要素分子
の形態で示される。多発色団素子は元来４端子素子であ
り、２つの独立のゲート電圧を有する。要するに、２発
色団素子は次のように機能する。分子を構成する２つの
発色団が、レドックス対を形成する。最も簡単な想定
は、Ｖと命名される１つの分子がソース−ドレイン間フ
ェルミ準位に対するエネルギ準位を−ε1に有し、Ｃと
命名される他の分子がε1に有する。
【００２７】ゲート電圧が一緒に結合されると（デュア
ル・ゲート素子で一般的な共通ゲート・モード動作）、
素子は単発色団ＭＴＦＥＴ（モット転移電界効果トラン
ジスタ））の動作に類似に動作する。ε1／ｅまたは−
ε1／ｅのいずれかのゲート電圧が、分子層をそれぞれ
ｎタイプまたはｐタイプ・キャリアを獲得するためのし
きい値に導く。１分子当たり０．１乃至０．１５のコン
ダクタンスしきい値に対して要求されるゲート電圧は、
単発色団の場合同様、Ｃmolの計算にもとづく。
【００２８】しかしながら、差動モードでの動作では、
ゲートがソース及びドレイン（同一のゼロ電圧に設定さ
れる）に対して反対の極性であるとき、Ｃレドックス中
心をエネルギ的に押し上げ、Ｖレドックス中心を押し下
げる極性が層を絶縁状態に維持する。しかしながら、一
般に２ε1よりも大きい合成ポテンシャルのしきい値に
おいて、Ｃ及びＶ準位を一緒に変化させる反対の極性
は、Ｖ中心からＣ中心にｎタイプ・キャリアの注入を開
始し、またＣ中心からＶ中心にｐタイプ・キャリアの注
入を開始する。再度、コンダクタンスしきい値は容量性
の考慮により制御される。
【００２９】２発色団素子は、その'オン'及び'オフ'状
態を制御するより豊富な位相空間を有する。主な潜在的
な利点は、差動モードにおいて、ＣＭＯＳ回路が単にゲ
ートを接続するモードにより実現され得ることであり、
従って別々のｎタイプ及びｐタイプ素子が要求されな
い。
【００３０】分子Ｍは幾つかの形態を取り得、様々な化
学的性質を有し得る。最も単純な形態では、分子Ｍはヘ
ム族のメンバ（例えばＦｅ2+とＦｅ3+との間をスイッチ
するＦｅ）などの真分子である。より複雑な"分子"は、
（Ｘ+ ＴＣＮＱー）などの電荷移動錯体を含む。ここで
Ｘはアルカリ金属であり、ＴＣＮＱは有機テトラシアノ
−ｐ−キノジメタンであり、ホール注入によりＴＣＮＱ
-とＴＣＮＱとの間をスイッチする活性要素である。
【００３１】より一般的には、エンハンスメント・モー
ド素子の錯体には、次のものが含まれる。 １）正孔ベースの系Ｘ+Ａ-で、Ａは有機アクセプタ（例
えばＴＣＮＱ及びＣ60）であり、Ｘはアルカリ金属であ
る。 ２）電子ベースの系Ｄ+Ｙ-であり、Ｄは有機ドナー（例
えばＴＴＦすなわちテトラチアフルバレン）であり、Ｙ
はハロゲンである。 ３）正孔または電子ベースの系Ｄ+Ａ-で、Ｄは有機ドナ
ー（例えばＢＥＤＴ−ＴＴＦすなわちビス（エチレンジ
チア−テトラチアフルバレン）、及びＴＭＰＤすなわち
Ｎ，Ｎ，Ｎ'，Ｎ'−テトラメチル−ｐ−フェニレンジア
ミン）で、Ａは有機アクセプタ（ＴＣＮＱなど）であ
る。
【００３２】分子Ｍとして有用な材料として、導電性ポ
リマを除外する既知の理由はない。
【００３３】本発明の素子を更に説明するために、図１
の素子をｐタイプのエンハンスメント・モードと仮定す
る。ゲート電位が無い場合、層１０内の分子はモット絶
縁状態である。ｐタイプのエンハンスメント・モード素
子では、十分な負電圧がゲートに印加されると分子は正
電荷を帯び、モット絶縁体から金属状態にスイッチし、
ソースとドレイン間の導通を可能にする。この素子で
は、層１０としての好適な材料はアルカリ金属とＴＣＮ
Ｑとの間の電荷移動錯体を含む。
【００３４】一方、図１の素子がｎタイプのエンハンス
メント・モード素子の場合には、ゲート電位が無いと
き、層１０内の分子はモット絶縁状態である。十分な正
電圧がゲートに印加されると、分子は負電荷を帯び、モ
ット絶縁体から金属状態にスイッチし、ソースとドレイ
ン間の導通を可能にする。この素子では、層１０として
の好適な材料は、ＴＴＦとハロゲンとの間の電荷移動錯
体を含む。
【００３５】図１の素子がｐタイプのデプレッション・
モード素子の場合、ゲート電位が無いとき、層１０内の
分子は金属伝導状態であり、十分な正電圧がゲートに印
加されると、分子が正電荷を帯び、絶縁状態にスイッチ
する。
【００３６】外部電位が無いときに素子が'オフ'状態に
維持され、伝導状態（すなわち'オン'状態）において、
電子の代わりに正孔が電荷キャリアとなる状況が、本発
明の素子の特性を明らかにするために使用される。絶縁
状態及び伝導状態における素子の特性が、電荷キャリア
を外部ゲート電圧により変調することを可能にする機構
と共に述べられる。素子内での金属−絶縁体間転移
は、'オン'状態と'オフ'状態との間のスイッチングを可
能にする。
【００３７】最初に、素子の'オフ'状態がモット絶縁状
態であることを証明するために、下記の式１）が満足さ
れる場合、素子が平衡状態において、配列内の１サイト
につき平均１個の電子が存在するように設計される。運
動エネルギを無視すると、全ての電子が単一の縮退エネ
ルギ準位を占め、図５に示されるように、リード内の隣
接フェルミ海（Fermi seas）のフェルミ準位より下のエ
ネルギε1に定義される。層分子内の電子は強く相関付
けられ、互いに接近するとき、強いクーロン斥力に遭遇
する。特に、１つのサイトに２個の電子の配置を可能に
する状態は、非常に高いエネルギＵ（Ｕ＞＞ｋBＴまた
は任意の他のエネルギ尺度）を有する。結果として、こ
うした状態では２重占有が実際上許可されず、リード内
の電子が配列を貫通したり、通過することができない。
換言すると、１サイトにつき２重占有を可能にする状態
が、約Ｕのギャップ（図５）により尺度から外れてしま
う。系は、
【数１】ｋBＴ＜＜ε1
【００３８】且つ、
【数２】ｋBＴ＜＜Ｕ−ε1 １）
【００３９】であれば、熱平衡においてモット絶縁体を
維持する。
【００４０】ドレイン−ソース間電圧を印加しても、系
を金属状態にすることは容易ではない。図７は、負のバ
イアス電圧ＶDS＝−Ｖをかけたときの、系の電子エネル
ギ図を示す（ＣＭＯＳアプリケーションでは、これが関
心となる符号である）。実際、負のドレイン−ソース間
電圧は、配列内の電子のエネルギをドレイン端の近くま
で持ち上げる。ドレイン電極の近くでは、図７の静電エ
ネルギの変化は、ほぼ次の分析式に従う。
【数３】
【００４１】ここでＶGはゲート電圧であり、δｙはド
レイン電極からの距離であり、ｄはドレイン電極（半無
限の薄いシート見なされる）とゲート電極（無限の薄い
シートと見なされる）間の間隔であり、誘電率は１と見
なされる。この近似の平方根特異点は、図７の数値解法
において明らかである。
【００４２】前記の計算は誘電率が１であることを仮定
する。一様な誘電率εが導入される場合、図７における
絶縁体内の電圧変化が、因子εにより低減される一方、
電極面でポテンシャル・ジャンプが現れる。この変更さ
れた状況は、以下の議論を変えるものではない。
【００４３】ドレイン近くでの分子エネルギ準位の上昇
にも関わらず、次の条件すなわち、
【数４】ｅ｜ＶDS｜＜Ｕ−ε1 ３）
【００４４】の下では（これは図７に示されるパラメー
タにより満足される）、系内のハバード障壁のために、
配列とドレインまたはソースとの間の電子移動が可能で
ない。イオン化準位の電子にとって、配列から左側のソ
ースに電子を移動するには、中間過程において２重占有
を有する状態を喚起しなければならず、このことは約Ｕ
のエネルギを要求する。また、電子がドレインから配列
内の親和性準位（上位ハバード・バンド）にトンネリン
グすることも、不可能である。なぜなら、ドレインのフ
ェルミ準位が上位ハバード・バンドよりも低いからであ
る。従って、系は式３）が満足される限りモット絶縁体
を維持する。層の連続体モデルを非連続体モデルにより
置換することは、上述の説明を質的には変化させない。
【００４５】上に配置されるゲート電極と基板との間に
負の電圧を印加することにより、一旦イオン化エネルギ
準位（下位ハバード・バンド）がリードのフェルミ準位
よりも上にシフトされると、配列は金属状態にスイッチ
する傾向がある。所与のゲート電圧における配列内の有
効な電荷キャリアの実際の密度は、配列内のクーロン相
互作用にも依存する。
【００４６】ここで素子が負のゲート電圧−ＶG（但し
ＶG＞０）の条件下にあり、系が平衡状態にあると仮定
する。一旦、ソース−ドレイン間フェルミ準位に対し
て、ゼロ・キャリア密度における層イオン化準位ｅ（Ｖ
G−ε1）が正になると、配列内の電子がリード内に追い
出され、層を正に帯電する傾向がある。この帯電傾向
は、層内における静電エネルギの増強により阻まれる。
１分子当たりの総電気エネルギは、次のように書き表す
ことができる。
【数５】Ｅ0＝（ｅＶG−ε1）（１−δ）＋１／２・δ2
ｅ2／Ｃmol ４）
【００４７】ここで、δ（０＜δ＜１）は１分子当たり
の端数正電荷であり、Ｃmolは次式により定義される。
【数６】
【００４８】式５）において、Ｖtotは、ｒiの分子に起
源を発するｒ0の分子の総ポテンシャル（直接＋誘起ポ
テンシャル）である。
【００４９】ｒ0における分子自身からの誘起ポテンシ
ャルは、式５）には含まれず、このポテンシャルはε1
をくりこむように作用するが（ε1をその気相値から低
減する）、式４）の第２項には寄与しない。くりこみ効
果は、ε1の値内に定義されるように仮定される。
【００５０】両方の領域の誘電率が同一であり、図１に
示される単ゲートの場合のεに等しい場合、式５）は次
のように書き表される。
【数７】
【００５１】ここで分子層はｙｚ面内にあるように定義
され、Ｒmolは層内の分子の半径である。
【００５２】分子間分離ａmolが分子−表面間距離より
も遥かに小さい場合、Ｃmolの連続体限界Ｃcontに達す
る。この時、次の標準的な結果が得られる。
【数８】Ｃcont＝ε／４πｎ（ｄox＋Ｒmol） ７）
【００５３】ここでｎは１単位面積当たりの分子の濃度
を表す。
【００５４】高誘電関数（εox＞＞ε）の酸化物の場
合、式６）は別の限界においても使用され得る。ｄox＋
Ｒmolの量は分子半径Ｒmolそのものに低減し、式６）は
次のようになる。
【数９】
【００５５】式６）と式８）との間の近似補間式は、式
６）内のｄoxを次式９）により置換することにより獲得
される。この近似式は、Ｒmol＞＞ｄoxの限界において
のみ厳密であり、図１のｄoxの任意の値に対するＣmol
の近似値を予測する。
【数１０】
【００５６】図８は、分子配列が密に詰め込まれた単層
の場合のＣmolの値を、ａmolに対するそれぞれｄ＝ｄox
＋Ｒmolまたはｄ＝Ｒmolの比率の関数として示す。比率
ｄ／ａmolは、式８）の場合の２分の１よりも小さくな
り得、Ｃmolが式７）の連続体限界よりもかなり大きく
なり得る。
【００５７】図２に示されるデュアル・ゲート構成で
は、１分子当たりの静電容量が次式のように変更される
以外は、１分子当たりの総静的エネルギの式４）が適用
される。
【数１１】
【００５８】ここで、ｐは全ての整数に及び、無数の鏡
像電荷を合計する。Ｃmolの値も図８にプロットされて
示される。
【００５９】δに関して式４）を最小化すると、次式す
なわち
【数１２】ＶG＝ＶT＋ｅδ／Ｃmol １１）
【００６０】が得られ、これはゲート電圧ＶGを１分子
当たりのキャリアの端数δに関連付ける。従って、ＶT
＝ｅ-1ε1は、分子層内に電荷キャリアの非ゼロの濃度
を有するために要求される最小ゲート電圧を定義す
る。'オン'（金属）状態を十分に維持するために要求さ
れるキャリアの典型的な端数として、（銅酸塩のデータ
にもとづき）δ＝０．１５が取られる場合、式１１）並
びに図８、及び式６）乃至式１０）から、様々なパラメ
ータのセットに対して要求される'オン'・ゲート電圧が
指定され得る。ε1の値として約０．２５ｅＶ（３００
Ｋにて１０ｋBＴ以下）が許容される。これらの結果
が、単ゲート及びデュアル・ゲート構成の両方の場合に
対応して、それぞれ表１及び表２に示される。
【表１】
【００６１】
【表２】
【００６２】これらの結果は、動作がゲート電圧０．４
Ｖ乃至０．８Ｖの範囲で可能であると要約され得る。Ｕ
が約１ｅＶ乃至２ｅＶと仮定すると、こうした範囲は、
ゲートがソース−ドレイン間電圧により駆動される場
合、式３）が満足されるために合理的であり、そうした
合理的な設計により、提案される素子が上述のように機
能できる。
【００６３】配列の連続体処理に頼る後のエンジニアリ
ング分析のために、便宜上次の定義が導入される（ｎ＝
配列内の１単位面積当たりの分子の濃度）。
【数１３】Ｃ'γ＝ｎＣmol １２） Ｑ'h＝ｎｅδ １３）
【００６４】また、正孔の最大有効数がδ≦１により制
限される点に注目する価値がある。換言すると、配列内
の正孔密度は、ゲート電圧ＶG≧ＶT＋ｎｅ／Ｃ'Tのため
のｎにおいて不変である。この事実をより明示的に表現
するために、ＶG 0がＶT＋ｎｅ／Ｃ'Tとして定義され、
式１１）が次のように書き直される。
【数１４】δ＝（ＶG−ＶT）／（ＶG 0−ＶT） １４）
【００６５】しきい値電圧ＶTは、素子内の伝導チャネ
ル全体を通じる均一正孔分布の仮定の下で導出される。
素子がソースからドレインへのチャネルに渡り、可変の
厚さを有するスペーサを有する場合には、この仮定は正
しくない。正孔分布は、有限のドレイン−ソース間バイ
アスが印加される場合にも変化する。この後者の場合に
は、伝導チャネルを通過する電流の存在により、状況は
更に複雑となる。また、静的エネルギ式すなわち式４）
を書き下ろすに際して、両側の配列−リード間接触にお
けるエッジ効果が無視されたが、これについては以下で
詳述される。
【００６６】エッジ効果を無視する他に、上述の説明で
は分子内ホッピング整数ｔの効果も無視された。ｔは分
子層において〜１００ｍｅＶよりも多大には大きくなり
にくく、運動エネルギ効果（〜ｔ）は、表１で推論され
るエネルギ程度と小さく、従って、モット転移ＦＥＴの
第１の処理において正当に無視され得る。
【００６７】適切なゲート電圧を印加することにより、
配列内で相関付けられる電子系を'オフ'状態から'オン'
状態に、またその逆に変化させることが可能である。ド
レイン−ソース間電圧が存在するときの、金属状態にお
ける電流−電圧特性について考えてみることにする。
【００６８】線形形態では、素子は低いドレイン−ソー
ス間電圧ＶDSに置かれると、最初に見なされる。この条
件の下では、ゲート−配列間バイアス及び、従って電荷
（正孔）分布が、ソース１４からドレイン１６にかけて
の伝導チャネル全体に沿って、ほぼ一様である。系内の
移動電荷密度は近似的に式１４）により与えられる。
【００６９】ＶDSにより駆動される安定な電流が、ｙ軸
（すなわちソース−ドレイン方向）に沿って流れる。従
って、オームの法則が次のように表現される。
【数１５】 ＩDS＝μh（Ｗ／Ｌ）Ｃ'T（ＶG−ＶT）ＶDS １５）
【００７０】ここで、μh＝ｅπ／ｍhは正孔移動度であ
り、一定と仮定される。従って、所与のゲート電圧で
は、ＧL＝∂ＩDS／∂ＶDSによる一定のチャネル・コン
ダクタンスが存在する。式１５）におけるＶGの依存性
は、完全に配列内の有効移動正孔の変化による。式１
４）を導く議論の中で述べたように、正孔密度には上限
が存在し（１サイトにつき１個の正孔）、その時点で
は、配列のバンドが空であり（モット絶縁体ではなし
に）普通の絶縁体となる。従って、最大チャネル・コン
ダクタンスは、δ＝０とδ＝１との間で発生する。
【００７１】非線形形態では、ドレイン−ソース間電圧
が、ゲート電圧ＶGに比較して無視できないところまで
増加すると、上述の分析がもはや当てはまらない。有限
のドレイン−ソース間電圧が、伝導チャネルに沿うポテ
ンシャル分布を変化するように作用する。従って、ゲー
トとチャネル間の電圧及び実際の電荷密度がソースから
ドレインに進む位置ｙの関数となる。特に、ドレインが
ソースに対して負にバイアスされるとき、しきい値苛電
ポテンシャルが上昇し、有効正孔密度を効果的に低減す
る。
【００７２】任意のＶDSにおける電流−電圧特性の定量
的な様子を獲得するために、半導体素子物理学で広く使
用されるいわゆる漸次チャネル近似（gradual-channel
approximation）が使用される。この近似は電流の流れ
る方向の電界が、配列に垂直な電界よりも多大に小さい
（且つゆっくり変化する）ことを仮定する。この近似内
では（安定）チャネル電流の関数としての、チャネルに
沿う増分的電圧降下が、次のように表される。
【数１６】ＩDS∂ｙ＝μhＷＱ'h（ｙ）Ｖy １６）
【００７３】ここで、Ｑ'h（ｙ）は、チャネル内の位置
ｙにおける正孔密度であり、これは銅酸塩データから推
論されるように、移動度μhが一定と仮定すると、ソー
スからドレインにかけて変化する。ドレインが負にバイ
アスされ、ＶDS＝−Ｖ（Ｖ＞０）の場合、漸次チャネル
近似において、１分子当たりの正孔端数は、近似的に式
１１）に関連して、ＶTをＶT＋Ｖy、すなわちチャネル
に沿う位置ｙのサイト依存しきい値電圧により置換する
ことにより表現される。ここでＶyは０とＶとの間で変
化する。チャネルに沿う位置ｙでの１単位長当たりの総
電荷キャリア密度は、次式により与えられる。
【数１７】 Ｑ'h（ｙ）＝Ｃ'T（ＶG−ＶT−Ｖy） １７）
【００７４】式１７）及び式１６）を結合することによ
り、チャネル内の任意の位置ｙにおけるポテンシャルＶ
yの評価が、一様電流ＩDSの関数として、次のように可
能になる。
【数１８】
【００７５】ソース−ドレイン間チャネルに沿うＶy及
びＱ'h（ｙ）の変化が、適度な及び強いバイアス電圧に
対応して、それぞれ図９及び図１０に示される。更に、
積分路をソースからドレインへのチャネル全体に伸張す
ることにより、電流が印加電圧の関数として、次のよう
に表現される。
【数１９】ＩDS＝μh（Ｗ／Ｌ）Ｃ'T（ＶG−ＶT−Ｖ／
２）Ｖ １９）
【００７６】電流ＩDSはドレイン−ソース間電圧Ｖ
DS（＝−Ｖ）の非線形関数であり、ドレインが負にバイ
アスされるとき、電流はＶDSの値の増加に伴い次第に増
加し、結局−ＶDS＝Ｖsat＝ＶG−ＶTにおいて、次式に
より与えられる最大に達する。
【数２０】Ｉsat＝μh／２・（Ｗ／Ｌ）Ｃ'T（ＶG−
ＶT）2 ２０）
【００７７】従来のＭＯＳＦＥＴの場合同様、式１７）
から容易にわかるように、ドレインが−Ｖsatにバイア
スされるとき、ドレイン電圧は、ドレイン端近くの相関
電子に対する負のゲート電圧の効果を相殺し、結果とし
て移動電荷（正孔）が使用不能となる（Ｑ'h（Ｌ）＝
０）。
【００７８】ドレインが｜ＶDS｜＞Ｖsatのように更に
バイアスされると、ドレイン電極の近くで、いわゆるピ
ンチオフ領域が観測され、そこでは図１０に示されるよ
うにキャリアが使用不能である。チャネル内の電流は、
強電界に晒されるピンチオフ領域を横断する電荷キャリ
アの注入により維持される。ピンチオフ領域が余りに広
くなり、電流が削減され、ピンチ領域自体が消滅する場
合、電流の大きさは、式１９）で示されるように減少す
る代わりに、シリコンＭＯＳＦＥＴの状況において周知
の負帰還現象により、丁度Ｉsatに、またはそれよりも
多少大きく維持される。図１１は、様々なゲート電圧に
おける電流−電圧特性を示す。図１１において、下の曲
線から上の曲線に向けてδ＝０．１乃至０．５である。
曲線内の電流ＩDS及び電圧ＶDSは、それぞれＩ0＝Ｇ
TmaxＶ0及びＶ0＝ｅ／Ｃmolに対して縮尺される。ゲー
ト電圧はエンハンスメント・モード素子では負であり、
その値は下の曲線から上の曲線に向けて増加する。一
方、ゲート電圧はデプレッション・モード素子では正で
あり、下の曲線から上の曲線に向けて減少する。
【００７９】式２）からわかるように、飽和形態での正
孔電流Ｉsatはゲート電圧の２次式に従い変化する。ゲ
ート電圧の負の値が大きくなると（ＶGの値が増加す
る）、ドレイン飽和電圧Ｖsat及びチャネル内の有効電
荷キャリアの両方が、ＶGに直線的に増加する。すなわ
ち、ＧT＝∂Ｉsat／∂ＶGにより定義される相互コンダ
クタンスＧTが、ゲート電圧ＶGの１次関数となる。
【数２１】 ＧT＝μh（Ｗ／Ｌ）Ｃ'T（ＶG−ＶT） ２１） ＝（ｅ2／ｈ）（Ｗ／Ｌ）（２πｎhｌ／ｋf） ２２） ＝（ｅ2／ｈ）（Ｗ／Ｌ）（ｋfｌ／２） ２３）
【００８０】ここで、ｌは電荷キャリアの平均自由行路
を指し示し、ｎh＝ｋf 2／４πは層内の正孔濃度であ
り、ｋfは対応する波ベクトルである。ほぼ分子間距離
のｌを有する系では、相互コンダクタンスＧTが１コン
ダクタンス素量のほぼ数倍である。１コンダクタンス素
量ｅ2／ｈは約２６ＫΩの抵抗に相当するので、典型的
な飽和相互コンダクタンスは数ＫΩに対応する。
【００８１】小さなドレイン・バイアスの下での線形形
態の場合のように、相互コンダクタンスはＶGの増加に
伴い、漠然と増加することができない。なぜなら、キャ
リア密度δが１分子当たり１正孔に達するとき、系は普
通のバンドの絶縁体になるからである。従って、ＧTは
ドーピング０＜δ0＜１のある中間値において、最大値
に達する。平均自由行路が分子間距離の数倍と仮定する
と、最大コンダクタンスＧTmaxは、おおよそ
【数２２】ＧTmax＝（１〜１０）ｅ2／ｈ ２４）
【００８２】となり、すなわち数ＫΩである。
【００８３】最後に、正のバイアス電圧（ＶDS＞０）が
ドレインに印加されるとき、ピンチオフ領域は期待され
ず、正のドレイン−ソース間バイアスの下では、電流−
電圧曲線内に飽和形態は存在しない。しかしながら、ゲ
ート及びドレイン電圧の結合効果が余りに強くなると、
正孔密度がドレイン端近くのチャネル内で上限に近づく
可能性がある。こうした上限を越えると、電流が急速に
減少し、系は最終的に普通のバンド絶縁体となる。
【００８４】ｐタイプ・エンハンスメント・モードの素
子特性に注目したが、ｎタイプ・エンハンスメント・モ
ード素子の分析も、同じ方針に沿って行われ得る。しか
しながら、後者の場合、エネルギ図が図６に示されるよ
うに、ｐタイプ素子の場合と反転される。換言すると、
上位ハバード・バンドが金属−絶縁体間スイッチングに
関わり、正孔の代わりに電子が電荷キャリアとなる。同
様に、素子はゼロ・ゲート電圧にて'オフ'状態であり、
十分に大きな正のゲート電圧が印加されると、'オン'状
態となる。
【００８５】ＶGバイアスにおいて伝導が存在する場
合、低ＶDSで金属形態になるチャネル、次にエッジ（非
伝導性であり得る）を通過するトンネリングが、素子全
体の伝導率を制限し得る。効果の連続体分析は次のよう
に行われる。
【００８６】図１２では、通常のゲート電圧が最初に印
加され、チャネルが依然絶縁状態（δ＝０）のときの、
チャネル内のポテンシャル分布がプロットされる。両端
におけるポテンシャル変化は、次のように近似される。
【数２３】
【００８７】ここで、δｙはソース（またはドレイン）
電極から測定される距離であり、ｄは分子層とゲート電
極間の距離である。式２５）は、チャネルが導電性にな
っても、δｙが電極に非常に近い限り、正しく維持され
る。従って、ソース及びドレイン電極に近い分子層のエ
ッジにおいて、小さな絶縁領域が期待される。
【００８８】図１３は、エッジ部分における絶縁領域の
幅を決定する位相図を示す。所与のゲート電圧−ＶGの
下での平衡状態において、分子層の伝導部分が電位−Ｖ
Tに遭遇する。位相図はｙe／ｄ−ＶG／ＶTパラメータ空
間内で描かれており、ここでｙeは絶縁エッジ領域の幅
である。図１３から、まず第１に、適度な及び強いゲー
ト電圧において、絶縁領域が分子の直径の１乃至２倍以
内に制限される傾向があることがわかる。他方、層全体
はしきい値ＶT以下のゲート電圧ＶGにおいて絶縁性とな
り、ゲート電圧ＶGが低下してＶTに近づくと絶縁領域が
急速に成長する。このことは明らかに、絶縁エッジ領域
のマイナスの効果を回避するために、ゲート電圧がしき
い値電圧よりも十分に大きいべきであることを示す。例
えば、Ｖ G＝２ＶTでは、２０Å幅のスペーサの場合、エ
ッジ領域は１０Å以下である。
【００８９】エッジ領域は一般に、分子の直径の１倍乃
至２倍程度に相当するので、電荷キャリア（正孔）の障
壁はε＝約０．２５ｅＶであり、トンネリングが容易に
発生し得、エッジ領域が素子の機能に非常に限られた効
果を有するものと予想される。
【００９０】電荷キャリアがエッジ領域内で、ε＝ＶG
／ｙe程度の有効電界の三角障壁に直面すると仮定する
と（ここでｙeは、図１３の位相図から決定される最大
障壁幅）、障壁を通過するトンネリング・コンダクタン
スＧは容易に計算され、次のように書き表される。
【数２４】
【００９１】コンダクタンスの大きさの程度を予測する
ために、ε1＝０．５ｅＶ及び素子幅Ｗ＝１００ｎｍと
仮定する。パラメータε1＝０．５ｅＶ、ＶG＝１．０Ｖ
（図１２からｄ＝４０Åの時、ｙe＝約１７Åと判明す
る）の不都合な選択においても、トンネリング・コンダ
クタンスは〜３ｅ2／ｈと予測される。他方、ε1＝０．
２５ｅＶ及びＶG＝０．６Ｖと見なすことにより、ｄ＝
３０Åの時、障壁幅はｙe＝約１１Åと判明し、コンダ
クタンスは〜２５ｅ2／ｈに達する。
【００９２】トンネリング・コンダクタンスのより正確
な分析のために、式２５）で示されるエッジ領域内の現
実的なポテンシャル変化、及び鏡像力（Ｖim＝−ｅ2／
２πεδｙで与えられる）の障壁低減効果の両方が、考
慮される必要がある。障壁の高さは、３（ｅＶG）
2/3（２ｅ2／εｄ）1/3／２πだけ低減されると予想さ
れ、これはε1の障壁の高さに比較して非常に重要であ
る。従って、図１２の位相図から決定される、１乃至２
分子距離の障壁幅では、鏡像力がトンネリング電流を更
に増加させ、結果的に可能なエッジ効果を低減する。従
って、エッジ効果は、本発明の素子の適正な機能に対し
て、ほとんど影響を及ぼさないと結論付けられる。
【００９３】前述のエンハンスメント・モード・バージ
ョンの単層相互コンダクタンス・スイッチに加え、デプ
レッション・モード・バージョンの素子も存在するが、
この場合、ゲート電位がソース電位とドレイン電位間の
範囲の外にあり、ＣＭＯＳアプリケーションには不適切
である。しかしながら、デプレッション・モード・バー
ジョンは様々なＤＲＡＭメモリ・セル設計と互換なの
で、デプレッション・モード素子は有用と期待される。
【００９４】ｐタイプ・デプレッション・モード素子
は、分子エネルギ準位をε1を負に設定することにより
実現され、それによりゲート電位が無い場合にも、分子
がイオン化する傾向がある。ゼロＶG時のキャリア濃度
は、式１１）においてＶG＝０とすることにより、次の
ように制御される。
【数２５】ε1＝−δ／Ｃmol
【００９５】δ＝０．１５の'オン'正孔濃度に対して、
ε1の要求値が表１の第７列から読取られる。
【００９６】ゲート電圧を正に設定することにより、素
子は'オフ'され得る。要求される電圧振れ幅は、表１の
最終列のそれと同じである。
【００９７】従って、ε1の異なる調整及びゲート電圧
のシフト（キャリア濃度から式１１）により決定され
る）から離れて、素子は図１１の特性に従い動作する。
【００９８】デプレッション・モード素子の利点は、チ
ャネルのエッジ部にトンネリング・インピーダンスが存
在しないことである。ゲート電界が無いときにチャネル
は'オン'であるので、エッジ部の分子（金属電極により
選別される）は、常に'オン'状態である。従って、残り
のチャネルが'オン'か'オフ'かに関わらず、エッジ分子
は導通し、'オフ'状態では、チャネルを僅かに短絡する
ように作用する。メモリ・アプリケーションでは、この
利点が決定的となり得る。
【００９９】単ゲート素子の製造では、金属電極及び酸
化物（存在する場合）が加熱プロセスにより形成され
る。次に分子層が、標準の自己アセンブリ・プロセスを
介して付着される。この酸化物プロセスは２Ｄ技術に制
限される。なぜなら、分子層上の次の層の付着の間に、
別の酸化物加熱プロセスが発生する場合、分子層が多
分'加熱処理（cook）'されるからである。
【０１００】デュアル・ゲート素子は、全有機プロセス
内でポリイミドなどの有機絶縁体を用いて形成され得
る。こうしたプロセスは、多層構造を構成するために使
用され得る。１００ｎｍのゲート長（約１００×１００
個の分子配列）及び３２層では、約１０11ビットの記憶
容量が実現可能であり、この容量は従来の技術資源に課
題を課することになろう。
【０１０１】素子内で伝導チャネルを構成する分子は、
単層の形態であるか、エンハンスメント・モード素子の
場合には、巨視的結晶質または非晶質の３次元分子配列
であり、ゲートに最も近い分子層だけがチャネルを構成
する。
【０１０２】絶縁体の表面は酸化物であり得、分子を受
け取るように用意される必要があり、平坦で低ステップ
密度を有する状態である必要がある。表面は清掃される
か、特に単層チャネル形態の素子の場合、それ上にアセ
ンブリされる分子と互換に選択される活性化学グループ
を用意され得る（"An Introduction to Ultrathin Orga
nic Films、from Langmiur-Blodgett to Self-Assembl
y"、A．Ulman、Academic Press、Boston（1991）及び
J．A．Tourら、J．Am．Chem．Soc．、117、9529、1995
を参照）。
【０１０３】分子をアセンブリするプロセスは、溶液か
らまたは蒸着により行われたり、分子ビームからまたは
他のプロセスにより行われる。
【０１０４】分子の自己アセンブリは、分子内に組み込
まれる化学グループを用いることにより進行し、分子が
表面に、または表面に事前に付着された化学グループに
付着することを可能にする。
【０１０５】分子はラングミュア−ブロジェット法によ
り、或いは分子が溶解した溶液に表面を露出することに
より、または他の手段により付着され得る。それによ
り、密に詰め込まれ、ことによると整列した分子層が表
面に高度に方向付けられて付着される。分子は、それら
を表面に結合するグループに加え、ＭＴＦＥＴ素子の機
能に関して重要な役割を演じるレドックス活性中心を含
まねばならない。
【０１０６】これまでモット転移を介して動作する、モ
ット転移電界効果トランジスタ（ＭＴＦＥＴ）と呼ばれ
る、単層チャネルを有する３端子素子について述べてき
た。素子は伝導チャネルとして分子の配列を使用し、そ
こでは電荷キャリア（正孔または電子）が強く相関付け
られる。モット転移は金属−絶縁体間スイッチングを決
定し、外部ゲート電極により制御されることが示され
た。それ以外では、素子は従来のシリコン・ベースのＦ
ＥＴに似た電気特性を有するように見える。'オン'状態
は、〜１０ｅ2／ｈの通常の相互コンダクタンスを有す
る。
【０１０７】可能な候補分子の間から分子層として選択
する際の主要な基準は、（オンサイト）クーロン斥力Ｕ
である。論理回路環境内におけるＭＴＦＥＴの適正な動
作は、半径が０．５ｎｍ乃至１ｎｍの範囲の分子に対し
て、素子環境内のクーロン相互作用が、それぞれ少なく
とも１．５Ｖ乃至０．７５ｅＶであることを要求する。
【０１０８】要するに、モット転移電界効果トランジス
タは、次の特性及び利点を有する。モット転移素子はそ
の特徴として高キャリア密度を使用し、４格子間隔程度
の比較的短い平均自由行路を許容する。シリコン技術の
場合の様に、純度の高い整列された材料は要求されず、
製造プロセスを単純化する。素子は＞１のキャリアが使
用可能であれば、キャリアの平均自由行路程度の絶対最
小サイズまで動作できる。従って、４×４配列程度の最
小サイズ（格子間隔にもとづき、例えば４ｎｍ×４ｎ
ｍ）が実現可能であるはずである。４×４配列内のキャ
リア数は、いつでも約２キャリアであり、これは素子が
機能するための下限に近い。この最小サイズは、従来の
最小サイズのＦＥＴの記憶密度の１００倍を提供す
る。'オン'抵抗はサイズに依存せず、コンダクタンス素
量の数倍、例えば数ＫΩであり、これは論理アプリケー
ション及びメモリ・アプリケーションにおいて十分な値
と見積もられる。動作電圧は約０．５Ｖであり、これは
室温では依然雑音超過であるが、現状よりもオーム加熱
を多大に低減する。素子はｎ及びｐ様式のバージョンで
製作され、ＣＭＯＳ技術の履行を可能にする。
【０１０９】デプレッション・モード類似素子は、ＣＭ
ＯＳアプリケーションには不適切であるが、ＤＲＡＭ環
境には適切である。ここでの利点は、'オン'状態におい
てエッジ効果が存在しないことであり、それは'オフ'状
態においては、無害であると思われる。デプレッション
・モード構成の選択は、重要なエッジ問題の存在に対す
る１つの解である。
【０１１０】素子は図１４に示されるように、スタック
化配列として構成され、例えば標準の自己アセンブリ技
術により溶液から付着される単層に続き、絶縁体及び電
極の順で連続的に付着される。（前述の定義に従い）素
子の配列はｙ−ｚ平面内にあり、配列のスタックはｘ方
向である。このタイプのプロセスは、特にデュアル・ゲ
ート、全有機形態の素子にとって可能である。スタック
化配列ＤＲＡＭ技術において達成可能なビット密度は、
設計規則の積極性に従い、１０11乃至１０12の範囲と予
想される。スタック化配列論理素子もまた実現可能であ
る。（有機ＬＥＤと異なり、）分子内のＨＯＭＯ−ＬＵ
ＭＯギャップを横断する励起が、素子機能のために要求
されず、素子寿命を促進する。図１４では、層２２は平
坦化のための絶縁体であり、層２４は、スタック内の素
子間の干渉を阻止するために接地される選別面である。
スタック化配列の単ゲート変形が、ゲート２０及び隣接
する第２の酸化物層１８'を除去することにより形成さ
れる。
【０１１１】図１５は、図３に示されるタイプ（すなわ
ち多層単ゲート）の原型エンハンスメント・モード・モ
ット電界効果トランジスタ１００を示し、ソース電極１
１４、ドレイン電極１１６、ゲート電極１２０、ゲート
絶縁体１１８、及びチャネル１１０を有する。上述のよ
うに、銅酸塩はモット金属−絶縁体間転移を例証する材
料のクラスを形成する。このことは銅酸塩を、図１、図
２及び図３の分子層として使用することを好適にする。
更に、銅酸塩は、図１、図２及び図３のゲート絶縁体１
８として使用するのに好適な、チタン酸ストロンチウム
（ＳｒＴｉＯ3）及びＢａ1-xＳｒxＴｉＯ3などの、高誘
電酸化物との集積化に好適である。図１５に示される原
型素子１００は、後述の製造順序とは上下反対である。
【０１１２】素子１００は、ニオブ添加のチタン酸スト
ロンチウム（Ｎｂ−ＳｒＴｉＯ3）基板１２０上に成長
される。ニオブ添加は基板１２０を導電性にする。基板
１２０は素子１００内のゲート電極である。約１８００
Åの厚さの誘電スペーサ層１１８が、真空付着チェンバ
内でのチタン酸ストロンチウムのレーザ・アブレーショ
ン単結晶付着の標準自己アセンブリ・プロセスにより、
基板１２０上にエピタキシャル成長される。ゲート絶縁
体スペーサ層の良好な誘電特性、例えば高降伏電圧、低
リーク、及び高誘電率を獲得するために、付着は酸素の
存在の下で発生しなければならない。原型素子１００で
は、酸素圧は約３００ミリトルである。レーザ・アブレ
ーション真空付着チェンバから素子を除去すること無し
に、銅酸塩Ｙ0.5Ｐｒ0.5Ｂａ2Ｃｕ3Ｏ7-δを含む約２０
０Åの厚さのモット転移層チャネル１１０が、素子上の
部分酸素圧（この場合約４ミリトル）をもって、レーザ
・アブレーション単結晶付着の標準自己アセンブリプロ
セスにより、ゲート絶縁体層１１８上にエピタキシャル
成長される。これは層シート抵抗を含む所望の特性をも
たらす、モット転移層チャネル１１０の化学量論の制御
を可能にする。ソース１１４及びドレイン１１６電極
は、コンタクト・マスクを通じる電子ビーム蒸着によ
り、銅酸塩モット転移層１１０上に付着される。ソース
１１４及びドレイン１１６電極は白金であり、５０μｍ
×５０μｍの大きさで、厚さが２０００Åである。原型
素子１００は、５μｍのチャネル長及び５０μｍのチャ
ネル幅を有する。銅酸塩層の厚さと比較したソース及び
ドレイン電極の面積の大きな比率は、ゲート電界に最も
影響される銅酸塩モット転移層、すなわち銅酸塩−チタ
ン酸塩界面の層への電気伝導を可能にする。
【０１１３】原型モット転移ＦＥＴの性能テストが、ソ
ース電極１１４を接地して実施される。ドレイン電流が
様々なゲート電圧において、ドレイン電圧の関数として
決定される。原型モット転移ＦＥＴの性能が、図１６に
示される。図１６では、ドレイン電流がドレイン電圧に
対してプロットされる。図１６の各曲線は、異なるゲー
ト電圧を表す。図１２の性能データは明らかに、正ゲー
ト電圧におけるオフ状態（高抵抗）から、負ゲート電圧
におけるオン状態（低抵抗）への、素子のスイッチング
を示す。
【０１１４】原型素子の物理パラメータは最適であると
は思えないが、原型素子は明らかに、モット転移素子が
実現可能であり、意味深いスイッチング性能を提供し得
ることを示す。
【０１１５】原型素子で実証されたエピタキシャル成長
の結果として、図１４に示されるタイプの素子の３次元
スタック化配列を構成することが可能である。こうした
構造では、ソース、ドレイン及びゲート電極が、当業者
には既知の例えば絶縁スペーサ層の選択的イオン打ち込
みにより形成される。こうした配列は、従来のシリコン
技術では、酸化物材料上での高品質シリコン・チャネル
のエピタキシャル成長の難しさにより、見い出されてい
ない。
【０１１６】Ｌａ2ＣｕＯ4及びＹ0.6Ｐｒ0.4Ｂａ2Ｃｕ3
Ｏ7-δは、モット転移チャネル１１０として使用される
好適な材料である。従って、広い範囲の銅酸塩がチャネ
ルの候補となり、それらには一般式Ｙ1-xＰｒxＢａ2Ｃ
ｕ3Ｏ7-δ、Ｌａ2-xＳｒxＣｕＯ4及びＬａ2-xＢａxＣｕ
Ｏ4（ここで０≦ｘ≦１）を有するものが含まれる。
【０１１７】これら全ては、上述のＦＥＴ技術のため
に、多層（すなわち低コスト）、低電力、及び小サイズ
による製作を可能にする。これらは将来技術において指
定される要求であり、既存のシリコン技術の外挿法では
結局満足できないものである。
【０１１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０１１９】（１）ソース電極と、ドレイン電極と、前
記ソース電極と前記ドレイン電極間の伝導チャネルを有
するゲート電極とを含み、前記伝導チャネルが分子の少
なくとも１つの層の２次元配列を含み、前記伝導チャネ
ルが絶縁スペーサ層により前記ゲート電極から分離さ
れ、前記分子がモット金属−絶縁体間転移を担える、電
界効果トランジスタ。 （２）前記分子が置換活性電子を含むレドックス中心で
ある、前記（１）記載のトランジスタ。 （３）前記分子がＤ+Ｙ-タイプであり、Ｄ+が有機ドナ
ーで、Ｙ-がハロゲン・イオンである、前記（２）記載
のトランジスタ。 （４）前記分子がＤ+Ａ-タイプであり、Ｄ+が有機ドナ
ーで、Ａ-が有機アクセプタである、前記（２）記載の
トランジスタ。 （５）前記Ｄ+がＴＴＦで、前記Ｙ-がＢｒである、前記
（３）記載のトランジスタ。 （６）前記Ｄ+がＢＥＤＴ−ＴＴＦで、前記Ａ-がＴＣＮ
Ｑである、前記（４）記載のトランジスタ。 （７）前記分子が置換活性正孔を含むレドックス中心で
ある、前記（１）記載のトランジスタ。 （８）前記分子がＸ+Ａ-タイプであり、Ｘ+がアルカリ
金属で、Ａ-が有機アクセプタである、前記（７）記載
のトランジスタ。 （９）前記分子がＤ+Ａ-タイプであり、Ｄ+が有機ドナ
ーで、Ａ-が有機アクセプタである、前記（７）記載の
トランジスタ。 （１０）前記Ｘ+がアルカリ金属で、前記Ａ-がＣ60であ
る、前記（８）記載のトランジスタ。 （１１）前記Ｘ+がアルカリ金属で、前記Ａ-がＴＣＮＱ
である、前記（８）記載のトランジスタ。 （１２）前記Ｄ+がＴＭＰＤで、前記Ａ-がＴＣＮＱであ
る、前記（９）記載のトランジスタ。 （１３）前記絶縁スペーサ層が酸化物である、前記
（１）記載のトランジスタ。 （１４）ソース電極と、ドレイン電極と、前記ソース電
極と前記ドレイン電極間の伝導チャネルを有する第１の
ゲート電極及び第２のゲート電極とを含み、前記伝導チ
ャネルが分子の少なくとも１つの層の２次元配列を含
み、前記伝導チャネルが第１の絶縁スペーサ層により前
記第１のゲート電極から分離され、第２の絶縁スペーサ
層により前記第２のゲート電極から分離され、前記分子
がモット金属−絶縁体間転移を担える、電界効果トラン
ジスタ。 （１５）前記分子が置換活性電子を含むレドックス中心
である、前記（１４）記載のトランジスタ。 （１６）前記分子がＤ+Ｙ-タイプであり、Ｄ+が有機ド
ナーで、Ｙ-がハロゲン・イオンである、前記（１５）
記載のトランジスタ。 （１７）前記分子がＤ+Ａ-タイプであり、Ｄ+が有機ド
ナーで、Ａ-が有機アクセプタである、前記（１５）記
載のトランジスタ。 （１８）前記Ｄ+がＴＴＦで、前記Ｙ-がＢｒである、前
記（１６）記載のトランジスタ。 （１９）前記Ｄ+がＢＥＤＴ−ＴＴＦで、前記Ａ-がＴＣ
ＮＱである、前記（１７）記載のトランジスタ。 （２０）前記分子が置換活性正孔を含むレドックス中心
である、前記（１４）記載のトランジスタ。 （２１）前記分子がＸ+Ａ-タイプであり、Ｘ+がアルカ
リ金属で、Ａ-が有機アクセプタである、前記（２０）
記載のトランジスタ。 （２２）前記分子がＤ+Ａ-タイプであり、Ｄ+が有機ド
ナーで、Ａ-が有機アクセプタである、前記（２０）記
載のトランジスタ。 （２３）前記Ｘ+がアルカリ金属で、前記Ａ-がＣ60であ
る、前記（２１）記載のトランジスタ。 （２４）前記Ｘ+がアルカリ金属で、前記Ａ-がＴＣＮＱ
である、前記（２１）記載のトランジスタ。 （２５）前記Ｄ+がＴＭＰＤで、前記Ａ-がＴＣＮＱであ
る、前記（２２）記載のトランジスタ。 （２６）前記分子が多発色団である、前記（１４）記載
のトランジスタ。 （２７）前記分子が２発色団である、前記（２６）記載
のトランジスタ。 （２８）前記第１の絶縁層が酸化物であり、前記第２の
絶縁層が酸化物である、前記（１４）記載のトランジス
タ。 （２９）前記第１及び第２の絶縁層の前記酸化物が同一
である、前記（２８）記載のトランジスタ。 （３０）前記第１及び第２の絶縁層の前記酸化物が異な
る、前記（２８）記載のトランジスタ。 （３１）前記（１４）記載のトランジスタを積み重ねた
配列。 （３２）論理素子を構成する、前記（３１）記載の配
列。 （３３）メモリ素子を構成する、前記（３１）記載の配
列。 （３４）前記（１）記載のトランジスタを積み重ねた配
列。 （３５）論理素子を構成する、前記（３４）記載の配
列。 （３６）メモリ素子を構成する、前記（３４）記載の配
列。 （３７）前記材料が銅酸塩である、前記（２）記載のト
ランジスタ。 （３８）前記材料が銅酸塩である、前記（１５）記載の
トランジスタ。 （３９）前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ（０
≦ｘ≦１）である、前記（３７）記載のトランジスタ。 （４０）前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ（０
≦ｘ≦１）である、前記（３８）記載のトランジスタ。 （４１）前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦ｘ≦
１）である、前記（３７）記載のトランジスタ。 （４２）前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦ｘ≦
１）である、前記（３８）記載のトランジスタ。 （４３）前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０≦ｘ≦
１）である、前記（３７）記載のトランジスタ。 （４４）前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０≦ｘ≦
１）である、前記（３８）記載のトランジスタ。 （４５）前記銅酸塩がＹ0.5Ｐｒ0.5Ｂａ2Ｃｕ3Ｏ7-δで
ある、前記（３９）記載のトランジスタ。 （４６）前記銅酸塩がＹ0.5Ｐｒ0.5Ｂａ2Ｃｕ3Ｏ7-δで
ある、前記（４０）記載のトランジスタ。 （４７）前記銅酸塩がＬａ2ＣｕＯ4である、前記（４
１）記載のトランジスタ。 （４８）前記銅酸塩がＬａ2ＣｕＯ4である、前記（４
２）記載のトランジスタ。 （４９）前記酸化物がＳｒＴｉＯ3である、前記（１
３）記載のトランジスタ。 （５０）前記酸化物がＢａ1-xＳｒxＴｉＯ3である、前
記（１３）記載のトランジスタ。 （５１）前記酸化物がＳｒＴｉＯ3である、前記（２
８）記載のトランジスタ。 （５２）前記酸化物がＢａ1-xＳｒxＴｉＯ3である、前
記（２８）記載のトランジスタ。 （５３）基板と、ソース電極と、ドレイン電極と、前記
ソース電極と前記ドレイン電極間のチャネルを有するゲ
ート電極とを含み、前記チャネルがモット金属−絶縁体
間転移を担える材料の少なくとも１つの層の配列を含
み、前記チャネルが絶縁スペーサ層により前記ゲート電
極から分離され、前記電極、前記絶縁スペーサ及び前記
チャネルがエピタキシャル成長される、電界効果トラン
ジスタ。 （５４）少なくとも１つの前記材料層が置換活性電子を
含むレドックス中心を含む、前記（５３）記載のトラン
ジスタ。 （５５）少なくとも１つの前記材料層が銅酸塩である、
前記（５３）記載のトランジスタ。 （５６）前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ（０
≦ｘ≦１）である、前記（５５）記載のトランジスタ。 （５７）前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦ｘ≦
１）である、前記（５５）記載のトランジスタ。 （５８）前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０≦ｘ≦
１）である、前記（５５）記載のトランジスタ。 （５９）前記銅酸塩がＹ0.5Ｐｒ0.5Ｂａ2Ｃｕ3Ｏ7-δで
ある、前記（５６）記載のトランジスタ。 （６０）前記銅酸塩がＬａ2ＣｕＯ4である、前記（５
７）記載のトランジスタ。 （６１）前記酸化物がＳｒＴｉＯ3である、前記（５
３）記載のトランジスタ。 （６２）前記酸化物がＢａ1-xＳｒxＴｉＯ3である、前
記（５３）記載のトランジスタ。 （６３）前記（５３）記載のトランジスタを積み重ねた
配列。 （６４）基板と、ソース電極と、ドレイン電極と、前記
ソース電極と前記ドレイン電極間のチャネルを有する第
１のゲート電極及び第２のゲート電極とを含み、前記チ
ャネルがモット金属−絶縁体間転移を担える材料の少な
くとも１つの層の配列を含み、前記チャネルが第１の絶
縁スペーサ層により前記第１のゲート電極から分離さ
れ、第２の絶縁スペーサ層により前記第２のゲート電極
から分離され、前記電極、前記絶縁スペーサ及び前記チ
ャネルがエピタキシャル成長される、電界効果トランジ
スタ。 （６５）少なくとも１つの前記材料層が置換活性電子を
含むレドックス中心を含む、前記（６４）記載のトラン
ジスタ。 （６６）少なくとも１つの前記材料層が銅酸塩である、
前記（６４）記載のトランジスタ。 （６７）前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ（０
≦ｘ≦１）である、前記（６６）記載のトランジスタ。 （６８）前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦ｘ≦
１）である、前記（６６）記載のトランジスタ。 （６９）前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０≦ｘ≦
１）である、前記（６６）記載のトランジスタ。 （７０）前記銅酸塩がＹ0.5Ｐｒ0.5Ｂａ2Ｃｕ3Ｏ7-δで
ある、前記（６７）記載のトランジスタ。 （７１）前記銅酸塩がＬａ2ＣｕＯ4である、前記（６
８）記載のトランジスタ。 （７２）前記酸化物がＳｒＴｉＯ3である、前記（６
４）記載のトランジスタ。 （７３）前記酸化物がＢａ1-xＳｒxＴｉＯ3である、前
記（６４）記載のトランジスタ。 （７４）前記（６４）記載のトランジスタを積み重ねた
配列。
【図面の簡単な説明】
【図１】単一ゲートを有する３端子単発色団単層モット
転移電界効果トランジスタの側面図である。
【図２】デュアル・ゲートを有する３端子単発色団単層
モット転移電界効果トランジスタの側面図である。
【図３】単一ゲートを有する３端子単発色団多層モット
転移電界効果トランジスタの側面図である。
【図４】デュアル・ゲートを有する４端子２発色団単層
モット転移電界効果トランジスタの側面図である。
【図５】図１乃至図２に示される素子のエネルギ図であ
り、特にｐタイプ・エンハンスメント・モード素子の平
衡状態での分子エネルギ準位を示す図である。
【図６】図１乃至図２に示される素子のエネルギ図であ
り、特にｎタイプ・エンハンスメント・モード素子の平
衡状態での分子エネルギ準位を示す図である。
【図７】図１乃至図２に示される素子のエネルギ図であ
り、特にｐタイプ素子において、ゲート及びソースが計
算された処理電極に接続され、チャネルが薄いプレート
として設けられ、ゲート電極が無限である場合の、ドレ
イン−ソース間バイアスＶDSの存在の下での、チャネル
に沿う分子エネルギ準位のエネルギ変化を示す図であ
る。
【図８】連続層に関する配列内の１分子当たりの静電容
量を示し、実線が単一ゲートの場合（一定誘電率εox＝
ε）で、点線がデュアル・ゲートの場合を示す図であ
る。
【図９】Ｖsat＝０．５Ｖ、ＶDS＝−０．２５Ｖにドレ
インが弱くバイアスされた時の、ソース−ドレイン間チ
ャネルに沿うポテンシャル分布（実線）、及び正孔キャ
リア分布（点線）を示す図である。
【図１０】Ｖsat＝０．５Ｖ、ＶDS＝−０．７５Ｖで｜
ＶDS｜＞Ｖsatのピンチオフ形態において、幅２ｎｍの
ピンチオフ領域がドレイン近傍に存在する時の、ソース
−ドレイン間チャネルに沿うポテンシャル分布（実
線）、及び正孔キャリア分布（点線）を示す図である。
【図１１】式１４）から決定されるソース端添加に対応
する様々なゲート電圧での、チャネル内の電流ＩDS対ド
レイン−ソース間電圧ＶDS（＝−Ｖ）のグラフを示す図
である。
【図１２】チャネル長をＬ＝１００ｎｍと仮定し、酸化
物スペーサの幅ｄox＝２０Åの場合、０のキャリア濃度
においてゲート電圧ＶG＝１Ｖの時の、チャネル内のポ
テンシャル分布を示す図である。
【図１３】分子層内の絶縁（'オフ'）エッジ領域を示す
（ｙe／ｄ）対ＶG／ＶTの位相図であり、ｄが分子層と
ゲート間の距離を示す図である。
【図１４】本発明の素子のスタック化配列の断面図であ
る。
【図１５】原型モット転移電界効果トランジスタの構成
図である。
【図１６】原型モット転移電界効果トランジスタの性能
特性を示す図である。
【符号の説明】
１０ 伝導チャネル １２ 分子 １４ ソース・リード １６ ドレイン・リード １８、１８' 絶縁スペーサ ２０ ゲート電極 ２２ 絶縁層 ２４ 接地層 １１０ モット転移層 １１４ ソース電極 １１６ ドレイン電極 １１８ ゲート絶縁体層 １２０ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・アンソニー・ミゼウィッチ アメリカ合衆国10520、ニューヨーク州 クロトン−オン−ハドソン、シニック・ ドライブ 25ピィ (72)発明者 デニス・メルトン・ニューンズ アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、ベイベリー・ロ ード 980 (72)発明者 ブルース・アルバート・スコット アメリカ合衆国10570、ニューヨーク州 プレザントヴィル、ディアフィールド・ レーン・サウス 10 (72)発明者 チャン・チ・ツェイ アメリカ合衆国10514、ニューヨーク州 チャパクア、マウンテン・ピーク・ロー ド 63 (56)参考文献 特開 平10−56177（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 51/00 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ソース電極と、ドレイン電極と、前記ソー
    ス電極とを含み、前記ソース電極と前記ドレイン電極の
    間に伝導チャネルを有し、前記伝導チャネルが少なくと
    も１層の分子の２次元配列からなり、前記伝導チャネル
    が絶縁スペーサ層により前記ゲート電極から分離され、
    前記分子がモット金属−絶縁体間転移を示し、かつ活性
    電子を含むレドックス中心を含み、前記分子を与える材
    料が銅酸塩である、電界効果トランジスタ。
  2. 【請求項２】前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ
    （０≦ｘ≦１）である、請求項１記載のトランジスタ。
  3. 【請求項３】前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦
    ｘ≦１）である、請求項１記載のトランジスタ。
  4. 【請求項４】前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０≦
    ｘ≦１）である、請求項１記載のトランジスタ。
  5. 【請求項５】前記絶縁スペーサ層が酸化物である、請求
    項１記載のトランジスタ。
  6. 【請求項６】前記酸化物がＳｒＴｉＯ3又はＢａ1-xＳｒ
    xＴｉＯ3である、請求項５記載のトランジスタ。
  7. 【請求項７】ソース電極と、ドレイン電極と、第１のゲ
    ート電極と、第２のゲート電極とを含み、前記ソース電
    極と前記ドレイン電極の間に伝導チャネルを有し、前記
    伝導チャネルが少なくとも１層の分子の２次元配列から
    なり、前記伝導チャネルが第１の絶縁スペーサ層により
    前記第１のゲート電極から分離され、第２の絶縁スペー
    サ層により前記第２のゲート電極から分離され、前記分
    子がモット金属−絶縁体間転移を示し、かつ活性電子を
    含むレドックス中心を含み、前記分子を与える材料が銅
    酸塩である、電界効果トランジスタ。
  8. 【請求項８】前記銅酸塩がＹ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ
    （０≦ｘ≦１）である、請求項７記載のトランジスタ。
  9. 【請求項９】前記銅酸塩がＬａ2-xＳｒxＣｕＯ4（０≦
    ｘ≦１）である、請求項７記載のトランジスタ。
  10. 【請求項１０】前記銅酸塩がＬａ2-xＢａxＣｕＯ4（０
    ≦ｘ≦１）である、請求項７記載のトランジスタ。
  11. 【請求項１１】前記第１及び第２の絶縁スペーサ層が酸
    化物からなる、請求項７記載のトランジスタ。
  12. 【請求項１２】前記酸化物がＳｒＴｉＯ3又はＢａ1-xＳ
    ｒxＴｉＯ3である、請求項１１記載のトランジスタ。
JP10257801A 1997-10-01 1998-09-11 ナノスケールのモット転移分子電界効果トランジスタ Expired - Fee Related JP3030285B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US94202297A 1997-10-01 1997-10-01
US08/942022 1997-10-01

Publications (2)

Publication Number Publication Date
JPH11163365A JPH11163365A (ja) 1999-06-18
JP3030285B2 true JP3030285B2 (ja) 2000-04-10

Family

ID=25477472

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10257801A Expired - Fee Related JP3030285B2 (ja) 1997-10-01 1998-09-11 ナノスケールのモット転移分子電界効果トランジスタ

Country Status (3)

Country Link
JP (1) JP3030285B2 (ja)
KR (1) KR100304399B1 (ja)
TW (1) TW382819B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6890766B2 (en) 1999-03-17 2005-05-10 International Business Machines Corporation Dual-type thin-film field-effect transistors and applications
GB2362262A (en) * 2000-05-11 2001-11-14 Ibm Thin film transistor (TFT) with conductive channel which may be p-type or n-type in response to a gate voltage
KR100503421B1 (ko) * 2003-05-20 2005-07-22 한국전자통신연구원 채널 재료로서 절연체-반도체 상전이 물질막을 이용한전계 효과 트랜지스터 및 그 제조 방법
US7365360B2 (en) 2004-05-11 2008-04-29 Lg. Chem, Ltd. Organic electronic device
KR100609699B1 (ko) * 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법
JP4853859B2 (ja) * 2005-06-27 2012-01-11 独立行政法人情報通信研究機構 非導電性ナノワイヤー及びその製造方法
KR100927602B1 (ko) * 2007-12-07 2009-11-25 한국전자통신연구원 금속-절연체 전이(ｍｉｔ) 물질 기반의 메모리 셀 및 그메모리 셀의 제조방법
JP5453628B2 (ja) * 2011-09-20 2014-03-26 独立行政法人情報通信研究機構 非導電性ナノワイヤー及びその製造方法

Also Published As

Publication number Publication date
JPH11163365A (ja) 1999-06-18
KR19990036644A (ko) 1999-05-25
TW382819B (en) 2000-02-21
KR100304399B1 (ko) 2001-11-15

Similar Documents

Publication Publication Date Title
CN111602227B (zh) 采用薄半导体材料或二维电荷载流子气体的电导率调制的铁电存储器装置及其操作方法
KR102140148B1 (ko) 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법
JP2015144295A (ja) 金属トランジスターデバイス
KR100829570B1 (ko) 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
JP6096233B2 (ja) 半導体装置の作製方法、及び半導体装置
US8704206B2 (en) Memory device including transistor array with shared plate channel and method for making the same
US20040001778A1 (en) Transistor and sensors made from molecular materials with electric dipoles
KR20150059000A (ko) 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자
Sacchetto et al. Multiterminal memristive nanowire devices for logic and memory applications: A review
JPH04188875A (ja) 電気可塑性素子
KR100721632B1 (ko) 정전 제어되는 터널링 트랜지스터
CN104517858A (zh) 混合相场效应晶体管
CN109564892B (zh) 非晶态金属热电子晶体管
KR960002292B1 (ko) 초전도 전계-효과 트랜지스터 및 그의 제조 방법
JP3030285B2 (ja) ナノスケールのモット転移分子電界効果トランジスタ
CN108091698B (zh) 场效应晶体管、制造场效应晶体管的方法及电子器件
JP2004235624A (ja) ヘテロ接合型半導体電界効果トランジスタ及びその製造方法
JP3030264B2 (ja) Ｍｏｔｔ遷移分子電界効果トランジスタ
KR20220031366A (ko) 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법
KR100657908B1 (ko) 분자흡착층을 구비한 메모리 소자
JP2007019291A (ja) 有機半導体装置
KR20150047668A (ko) 트랜지스터 및 그 동작 방법
Schwalke et al. CMOS without doping on SOI: multi-gate Si-nanowire transistors for logic and memory applications
CN110993694A (zh) 自氧化方式制备亚10nm沟道的二维薄膜场效应晶体管
JP2006049578A (ja) 有機半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees