KR20150059000A - 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자 - Google Patents

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Abstract

이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자에 관해 개시되어 있다. 개시된 인버터는 서로 연결된 제1 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 및 제2 트랜지스터는 이차원 물질을 포함할 수 있다. 상기 제1 트랜지스터는 제1 그래핀층 및 이와 접촉된 제1 이차원 반도체층을 포함할 수 있고, 상기 제2 트랜지스터는 제2 그래핀층 및 이와 접촉된 제2 이차원 반도체층을 포함할 수 있다. 상기 제1 이차원 반도체층은 p형 반도체일 수 있고, 상기 제2 이차원 반도체층은 n형 반도체일 수 있다. 상기 제1 이차원 반도체층은 상기 제2 이차원 반도체층의 측방에 배치될 수 있다.

Description

이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자{Inverter including two-dimensional material, method of manufacturing the same and logic device including inverter}
인버터 및 논리소자에 관한 것으로서, 보다 자세하게는 이차원 물질을 포함하는 인버터와 그 제조방법 및 상기 인버터를 포함하는 논리소자에 관한 것이다.
이차원 물질(two-dimensional material)(2D material)은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체로, 대표적인 이차원 물질로 그래핀(graphene)이 있다. 그래핀은 탄소 원자들이 육방정계(hexagonal) 구조를 이루고 있는 단층(단원자층) 구조물이다. 그래핀은 디락 포인트(Dirac point)를 기준으로 대칭적인 밴드 구조를 가질 수 있고, 디락 포인트(Dirac point)에서 전하의 유효 질량(effective mass)이 매우 작기 때문에, 실리콘(Si) 보다 최소 10배 이상(크게는 1000배 이상) 빠른 전하 이동도를 가질 수 있다. 또한, 그래핀은 매우 큰 페르미 속도(Fermi velocity)(VF)를 가질 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그래핀에 대한 연구를 시작으로 절연성 또는 반도체 특성을 갖는 다양한 이차원 물질에 대한 연구 및 개발이 이루어지고 있다. 최근에는 BSCO, 즉, (Ba,Sr)CuO4 등과 같은 이차원 물질을 이용한 수직형 논리소자가 제안된바 있다. 그러나, BSCO와 같은 이차원 물질을 이용한 종래의 수직형 논리소자의 경우, 수직 방향으로 큰 전계 효과를 얻기 어렵기 때문에, 이득(gain)이 낮은 단점이 있다. 또한, 제작이 용이하지 않은 문제가 있다. 한편, 실리콘(Si)을 적용한 논리소자의 경우, 리소그라피(lithography) 및 이온주입(ion implantation) 공정이 요구되고, 이차원 물질 상에 실리콘(결정질 실리콘)을 증착하는 기술이 없기 때문에, 단결정 실리콘 기판을 사용해야 하는 단점이 있다.
이차원 물질을 포함하는 고성능(high performance)의 인버터를 제공한다.
저전압(low voltage) 구동이 가능하고, 고이동도(high mobility) 특성을 갖는 인버터를 제공한다.
그래핀 및 이차원 반도체를 포함하는 인버터를 제공한다.
제작이 용이한 인버터를 제공한다.
플렉서블(flexible)한 소자로 제조될 수 있는 인버터를 제공한다.
투명(transparent)한 소자로 제조될 수 있는 인버터를 제공한다.
상기 인버터의 제조방법을 제공한다.
상기 인버터를 포함하는 논리소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 서로 연결된 제1 및 제2 트랜지스터를 포함하는 인버터에 있어서, 상기 제1 트랜지스터는 제1 채널부를 포함하고, 상기 제1 채널부는 제1 그래핀층 및 이와 접촉된 p형의 제1 이차원 반도체층을 포함하고, 상기 제2 트랜지스터는 상기 제1 채널부의 측방에 배치된 제2 채널부를 포함하고, 상기 제2 채널부는 제2 그래핀층 및 이와 접촉된 n형의 제2 이차원 반도체층을 포함하는 인버터가 제공된다.
상기 제1 이차원 반도체층은 상기 제2 이차원 반도체층의 측면에 화학 결합될 수 있다.
상기 제1 이차원 반도체층과 상기 제2 이차원 반도체층은 측방으로 이격하여 배치될 수 있다.
상기 제1 이차원 반도체층은 제1 금속 칼코게나이드계 물질을 포함할 수 있고, 상기 제2 이차원 반도체층은 제2 금속 칼코게나이드계 물질을 포함할 수 있다.
상기 제1 및 제2 금속 칼코게나이드계 물질은 서로 다른 금속 원소를 포함할 수 있다.
상기 제1 및 제2 금속 칼코게나이드계 물질은 동일한 칼코겐 원소를 포함할 수 있다.
상기 제1 금속 칼코게나이드계 물질은, 예컨대, WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 적어도 하나를 포함할 수 있다.
상기 제2 금속 칼코게나이드계 물질은, 예컨대, MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 그래핀층은 서로 이격하여 배치될 수 있고, 상기 제1 및 제2 그래핀층 사이에 절연체가 구비될 수 있으며, 상기 제1 및 제2 그래핀층과 상기 절연체 상에 상기 제1 및 제2 이차원 반도체층이 구비될 수 있다. 상기 절연체는 h-BN(hexagonal boron nitride)을 포함할 수 있다.
상기 제1 및 제2 그래핀층은 서로 이격하여 배치될 수 있고, 상기 제1 이차원 반도체층의 일부 및 상기 제2 이차원 반도체층의 일부는 상기 제1 및 제2 그래핀층 사이로 연장된 구조를 가질 수 있다.
상기 제1 및 제2 그래핀층은 서로 이격하여 배치될 수 있고, 상기 제1 및 제2 이차원 반도체층은 서로 이격하여 배치될 수 있으며, 상기 제1 및 제2 그래핀층 사이 및 상기 제1 및 제2 이차원 반도체층 사이에 절연체가 구비될 수 있다. 상기 절연체는 h-BN을 포함할 수 있다.
상기 인버터는 상기 제1 및 제2 그래핀층과 이격된 공통 게이트전극; 상기 공통 게이트전극과 상기 제1 및 제2 그래핀층 사이에 구비된 게이트절연층; 및 상기 제1 및 제2 그래핀층과 상기 제1 및 제2 이차원 반도체층 상에 구비된 복수의 전극;을 포함할 수 있다.
상기 복수의 전극은 상기 제1 그래핀층 상에 구비된 것으로, 전원단자에 연결된 제1 전극; 상기 제2 그래핀층 상에 구비된 것으로, 접지된 제2 전극; 및 상기 제1 및 제2 이차원 반도체층 상에 구비된 것으로, 출력단자에 연결된 제3 전극;을 포함할 수 있다.
상기 게이트절연층은 이차원 물질을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 인버터를 포함하는 논리소자가 제공한다. 상기 논리소자는, 예컨대, NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer), 센스 엠프(sense amplifier) 및 오실레이터(oscillator) 중 하나일 수 있다.
본 발명의 다른 측면에 따르면, 서로 연결된 제1 및 제2 트랜지스터를 형성하는 단계를 포함하는 인버터의 제조방법에 있어서, 기판 상에 서로 이격된 제1 및 제2 그래핀층을 형성하는 단계; 상기 제1 및 제2 그래핀층에 각각 접촉된 p형의 제1 이차원 반도체층과 n형의 제2 이차원 반도체층을 형성하는 단계; 및 상기 제1 및 제2 그래핀층과 상기 제1 및 제2 이차원 반도체층 상에 복수의 전극을 형성하는 단계;를 포함하고, 상기 제1 트랜지스터는 상기 제1 그래핀층과 상기 제1 이차원 반도체층을 포함하도록 형성되고, 상기 제2 트랜지스터는 상기 제2 그래핀층과 상기 제2 이차원 반도체층을 포함하도록 형성되는 인버터의 제조방법이 제공된다.
상기 제1 및 제2 이차원 반도체층을 형성하는 단계는 제1 금속 산화물과 제2 금속 산화물을 포함하는 박막을 형성하는 단계; 및 상기 제1 및 제2 금속 산화물로부터 각각 제1 및 제2 금속 칼코게나이드계 물질층을 형성하는 단계;를 포함할 수 있고, 상기 제1 금속 칼코게나이드계 물질층은 상기 제1 이차원 반도체층에, 상기 제2 금속 칼코게나이드계 물질층은 상기 제2 이차원 반도체층에 대응될 수 있다.
상기 제1 및 제2 금속 산화물로부터 상기 제1 및 제2 금속 칼코게나이드계 물질층을 형성하는 단계는 상기 박막이 구비된 챔버 내에 칼코겐계 물질을 주입하는 단계; 및 상기 박막을 어닐링하는 단계;를 포함할 수 있다.
상기 어닐링은 300∼2000℃ 정도의 온도로 수행할 수 있다.
상기 제1 이차원 반도체층은 상기 제2 이차원 반도체층의 측면에 화학 결합될 수 있다.
상기 제1 이차원 반도체층과 상기 제2 이차원 반도체층은 측방으로 이격하여 배치될 수 있다.
상기 기판은 상기 제1 및 제2 그래핀층과 이격된 공통 게이트전극; 및 상기 공통 게이트전극과 상기 제1 및 제2 그래핀층 사이에 구비된 게이트절연층;을 포함할 수 있다.
상기 제1 및 제2 트랜지스터를 형성하는 단계는 그래핀층을 형성하는 단계; 상기 그래핀층을 패터닝하여 상기 제1 및 제2 그래핀층을 형성하는 단계; 상기 제1 및 제2 그래핀층 사이에 절연체를 형성하는 단계; 및 상기 제1 및 제2 그래핀층과 상기 절연체 상에 상기 제1 및 제2 이차원 반도체층을 형성하는 단계;를 포함할 수 있다.
상기 제1 및 제2 트랜지스터를 형성하는 단계는 그래핀층을 형성하는 단계; 상기 그래핀층을 패터닝하여 상기 제1 및 제2 그래핀층을 형성하는 단계; 및 상기 제1 및 제2 그래핀층 상에 상기 제1 및 제2 이차원 반도체층을 형성하는 단계;를 포함할 수 있고, 상기 제1 이차원 반도체층의 일부와 상기 제2 이차원 반도체층의 일부는 상기 제1 및 제2 그래핀층 사이로 연장된 구조를 가질 수 있다.
상기 제1 및 제2 트랜지스터를 형성하는 단계는 그래핀층을 형성하는 단계; 상기 그래핀층 상에 이차원 반도체층을 형성하는 단계; 상기 이차원 반도체층과 상기 그래핀층을 패터닝하여 이들로부터 상기 제1 및 제2 이차원 반도체층 및 상기 제1 및 제2 그래핀층을 형성하는 단계; 및 상기 제1 및 제2 그래핀층 사이 및 상기 제1 및 제2 이차원 반도체층 사이에 절연체를 형성하는 단계;를 포함할 수 있다.
이차원 물질을 포함하는 고성능의 인버터를 구현할 수 있다. 저전압 구동이 가능하고, 고이동도 특성을 갖는 인버터를 구현할 수 있다. 그래핀 및 이차원 반도체를 포함하면서도, 제작이 용이한 인버터를 구현할 수 있다. 플렉서블(flexible)한 특성을 가질 수 있는 인버터를 구현할 수 있다. 투명한 특성을 가질 수 있는 인버터를 구현할 수 있다.
상기 인버터를 이용해서 다양한 논리소자를 구현할 수 있고, 이 경우, 상기 논리소자의 성능 및 동작 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 인버터를 보여주는 단면도이다.
도 2는 도 1의 인버터의 회로구성을 보여주는 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 인버터를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 인버터를 보여주는 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 인버터를 보여주는 단면도이다.
도 1을 참조하면, 본 실시예의 인버터는 제1 트랜지스터(TR10) 및 이에 연결된 제2 트랜지스터(TR20)를 포함할 수 있다. 제1 트랜지스터(TR10)는 제1 채널부를 포함할 수 있고, 상기 제1 채널부는 제1 그래핀층(GP10) 및 이에 접촉된 제1 이차원 반도체층(S10)을 포함할 수 있다. 제1 이차원 반도체층(S10)은 p형 반도체일 수 있다. 제2 트랜지스터(TR20)는 제2 채널부를 포함할 수 있고, 상기 제2 채널부는 제2 그래핀층(GP20) 및 이에 접촉된 제2 이차원 반도체층(S20)을 포함할 수 있다. 제2 이차원 반도체층(S20)은 n형 반도체일 수 있다. 제1 및 제2 그래핀층(GP10, GP20)은 측방으로(laterally) 서로 이격하여 배치될 수 있다. 제1 및 제2 그래핀층(GP10, GP20)은 동일한 물성을 가질 수 있다. 제1 및 제2 이차원 반도체층(S10, S20)은 서로 접합(결합)될 수 있다. 제1 이차원 반도체층(S10)의 측면에 제2 이차원 반도체층(S20)이 접합(결합)될 수 있다. 따라서, 제1 및 제2 이차원 반도체층(S10, S20)은 측방으로 구비되었다고 할 수 있다. 제1 이차원 반도체층(S10)은 제2 이차원 반도체층(S20)과 화학 결합될 수 있다. 다시 말해, 제1 이차원 반도체층(S10)은 제2 이차원 반도체층(S20)의 측면에 화학적으로 결합될 수 있다. 상기 화학 결합은 "공유 결합"일 수 있다. 따라서, 제1 이차원 반도체층(S10)은 제2 이차원 반도체층(S20)과 공유 결합될 수 있다. 제1 이차원 반도체층(S10)과 제2 이차원 반도체층(S20)은 그 결합부에서 연속된 결정구조를 갖도록 원자간 결합된 구조를 가질 수 있다. 제1 및 제2 트랜지스터(TR10, TR20)가 옆으로 배치되면서, 이들의 채널부(상기 제1 및 제2 채널부)가 모두 이차원 물질로 구성되므로, 제1 및 제2 트랜지스터(TR10, TR20)를 포함하는 인버터는 우수한 성능 및 동작 특성을 가질 수 있고, 제조공정 등의 측면에서 다양한 장점을 가질 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다.
본 실시예에 따른 인버터의 구성에 대해 보다 상세히 설명하면 다음과 같다. 제1 및 제2 그래핀층(GP10, GP20)과 이격된 공통 게이트전극(G10)이 구비될 수 있다. 공통 게이트전극(G10)과 제1 및 제2 그래핀층(GP10, GP20) 사이에는 게이트절연층(GI10)이 구비될 수 있다. 공통 게이트전극(G10) 상에 게이트절연층(GI10)이 구비될 수 있고, 게이트절연층(GI10) 상에 서로 이격된 제1 및 제2 그래핀층(GP10, GP20)이 구비될 수 있다. 공통 게이트전극(G10)은 일종의 도전체 기판일 수 있다. 공통 게이트전극(G10)은 도전성 이차원 물질로 형성되거나 이차원 물질이 아닌 물질(이하, 벌크 물질)로 형성될 수 있다. 예컨대, 공통 게이트전극(G10)은 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속으로 형성되거나, 그래핀으로 형성될 수 있다. 또는, 공통 게이트전극(G10)은 도핑된 실리콘(doped Si)으로 형성될 수도 있다. 게이트절연층(GI10)은 절연성 이차원 물질로 형성되거나 이차원 물질이 아닌 벌크(bulk) 물질로 형성될 수 있다. 일례로, 게이트절연층(GI10)은 h-BN(hexagonal boron nitride)과 같은 절연성 이차원 물질로 형성될 수 있다. 그러나, 경우에 따라, 게이트절연층(GI10)은 SiO2, SiNx, AlN, Al2O3, HfO2, ZrO2 등과 같은 절연 물질로 형성될 수도 있다. 공통 게이트전극(G10)과 게이트절연층(GI10)을 합하여 하나의 기판으로 여길 수도 있다. 또는, 공통 게이트전극(G10) 하면에 별도의 기판(미도시)이 더 구비될 수도 있다.
제1 및 제2 그래핀층(GP10, GP20)은 1∼10층(또는, 1∼5층) 정도의 그래핀을 포함할 수 있다. 즉, 제1 및 제2 그래핀층(GP10, GP20)은 단일 그래핀으로 구성되거나, 약 10층(또는, 약 5층) 이내의 복수의 그래핀이 적층된 구조를 가질 수 있다. 약 10층 이내의 수 층(few layers)의 그래핀이 적층된 경우라도, 그래핀의 고유한 물성이 유지될 수 있다.
제1 및 제2 그래핀층(GP10, GP20) 사이에는 절연체(N10)가 구비될 수 있다. 절연체(N10)는 이차원 물질을 포함할 수 있다. 이 경우, 절연체(N10)는, 예컨대, h-BN(hexagonal boron nitride)을 포함할 수 있다. 이때, 게이트절연층(GI10) 상에 "그래핀/h-BN/그래핀" 구조가 구비되었다고 할 수 있다. 그러나, 절연체(N10)의 물질은 h-BN으로 한정되지 않고, 다양하게 변화될 수 있다. 또한, 절연체(N10)의 물질은 이차원 물질이 아닐 수도 있다.
제1 및 제2 그래핀층(GP10, GP20)과 이들 사이의 절연체(N10) 상에 제1 및 제2 이차원 반도체층(S10, S20)이 구비될 수 있다. 제1 이차원 반도체층(S10)은 제1 그래핀층(GP10)의 일단부 상에 구비되면서, 절연체(N10) 위로 연장될 수 있다. 이와 유사하게, 제2 이차원 반도체층(S20)은 제2 그래핀층(GP20)의 일단부 상에 구비되면서, 절연체(N10) 위로 연장될 수 있다. 제1 이차원 반도체층(S10)은 제1 금속 칼코게나이드계 물질로 형성될 수 있고, 제2 이차원 반도체층(S20)은 제2 금속 칼코게나이드계 물질로 형성될 수 있다. 상기 제1 및 제2 금속 칼코게나이드계 물질은 TMDC(transition metal dichalcogenide) 물질일 수 있다. 상기 제1 및 제2 금속 칼코게나이드계 물질 중 적어도 하나는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 상기 TMDC 물질은, 예컨대, MX2 로 표현될 수 있고, 여기서, M은 전이금속이고, X는 칼코겐 원소이다. 상기 M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등일 수 있고, 상기 X는 S, Se, Te 일 수 있다. 상기 TMDC 물질은, 예컨대, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다. 상기 제1 및 제2 금속 칼코게나이드계 물질은 MX2 로 표현되지 않을 수도 있다. 일례로, 전이금속인 Cu와 칼코겐 원소인 S의 화합물(전이금속 칼코게나이드 물질)은 CuS로 표현될 수 있다. 이러한 CuS도 이차원 물질일 수 있으므로, 상기 제1 또는 제2 금속 칼코게나이드계 물질로 적용될 수 있다. 다른 경우, 상기 제1 및 제2 금속 칼코게나이드계 물질은 비전이금속(non-transition metal)을 포함하는 칼코게나이드 물질일 수도 있다. 상기 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등일 수 있다. 즉, Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물이 상기 제1 및 제2 금속 칼코게나이드계 물질로 사용될 수 있다. 상기 비전이금속을 포함하는 칼코게나이드 물질은, 예컨대, SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등일 수 있다.
본 실시예에서 제1 이차원 반도체층(S10)은 p형 반도체일 수 있고, 제2 이차원 반도체층(S20)은 n형 반도체일 수 있다. 이 경우, 제1 이차원 반도체층(S10)의 제1 금속 칼코게나이드계 물질과 제2 이차원 반도체층(S20)의 제2 금속 칼코게나이드계 물질은 서로 다른 금속 원소를 포함할 수 있다. 또한, 제1 이차원 반도체층(S10)의 제1 금속 칼코게나이드계 물질과 제2 이차원 반도체층(S20)의 제2 금속 칼코게나이드계 물질은 동일한 칼코겐 원소를 포함할 수 있다. 제1 이차원 반도체층(S10)은 제1 금속 원소 및 제1 칼코겐 원소를 포함할 수 있고, 제2 이차원 반도체층(S20)은 제2 금속 원소 및 제2 칼코겐 원소를 포함할 수 있다. 여기서, 상기 제1 금속 원소와 제2 금속 원소는 서로 다른 것일 수 있고, 상기 제1 칼코겐 원소와 제2 칼코겐 원소는 동일할 수 있다. 금속 칼코게나이드 물질에서 금속 원소가 바뀌면, 도전형(p, n)이 변화될 수 있다. 따라서, 제1 이차원 반도체층(S10)이 p형이고, 제2 이차원 반도체층(S20)이 n형인 경우, 이들의 금속 원소는 서로 다를 수 있다. 그러나, 어떤 금속 원소의 경우, 결합된 칼코겐 원소가 바뀌는 것에 의해 도전형(p, n)이 바뀔 수 있다. 따라서, 경우에 따라서는, 상기 제1 금속 원소와 제2 금속 원소가 서로 동일하고, 상기 제1 칼코겐 원소와 제2 칼코겐 원소가 서로 다를 수 있다.
제1 이차원 반도체층(S10)은 p형 반도체 특성을 갖는 금속 칼코게나이드계 물질로 WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 적어도 하나를 포함할 수 있다. 제2 이차원 반도체층(S20)은 n형 반도체 특성을 갖는 금속 칼코게나이드계 물질로 MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 적어도 하나를 포함할 수 있다. 일례로, 제1 이차원 반도체층(S10)은 p형 반도체 특성을 갖는 WS2를 포함할 수 있고, 제2 이차원 반도체층(S20)은 n형 반도체 특성을 갖는 MoS2를 포함할 수 있다. Mo와 W은 같은 족의 금속으로 원자 사이즈의 차이(공유결합 반경 차이: 0.08Å)가 금속(Mo)과 S 사이의 간격(1.54Å)에 비해 매우 작으므로, 중심 금속 원소가 변경되더라도 격자 부정합(lattice mismatch)이 거의 발생하지 않는다. 따라서, MoS2와 WS2가 화학 결합되었을 때, 이들의 결합부(접합부)에는 격자 부정합(lattice mismatch)이 없거나 거의 없을 수 있다. 참고로, Mo와 W의 원자 반경(atomic radius)은 139 picometer(pm)로 같고, Mo의 공유결합 반경(covalent radius)은 154 ± 5 pm 이며, W의 공유결합 반경은 162 ± 7 pm 이다.
아래의 표 1은 p형 반도체 특성을 갖는 금속 칼코게나이드계 물질과 n형 반도체 특성을 갖는 금속 칼코게나이드계 물질의 예를 정리한 것이다.
구분 금속 칼코게나이드계 물질예
p형 반도체 WS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2
n형 반도체 MoS2, MoSe2, MoTe2, WSe2, WTe2
제1 및 제2 이차원 반도체층(S10, S20) 중 적어도 하나는 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다. 제1 이차원 반도체층(S10)이 p형 반도체인 경우, 제1 이차원 반도체층(S10)에 p형 도펀트를 도핑할 수 있고, 경우에 따라서는, n형 도펀트를 도핑할 수도 있다. 이와 유사하게, 제2 이차원 반도체층(S20)이 n형 반도체인 경우, 제2 이차원 반도체층(S20)에 n형 도펀트를 도핑하거나, p형 도펀트를 도핑할 수 있다. 일례로, 제1 이차원 반도체층(S10)이 WS2(p형)인 경우, p형 도펀트인 AuCl3로 도핑하거나 n형 도펀트인 K로 도핑할 수 있다. 즉, 동일한 타입의 도펀트를 도핑하거나, 반대 타입의 도펀트를 도핑할 수 있다. 상기 반대 타입의 도펀트를 도핑함으로써, 물질의 반도체 타입을 변화시킬 수도 있다.
부가해서, 제1 및 제2 이차원 반도체층(S10, S20) 각각은 단층 구조(이차원 평명 구조)를 갖거나, 상기 단층 구조(이차원 평면 구조)가 반복 적층된 구조를 가질 수도 있다. 상기 단층 구조가 반복 적층되더라도, 이차원 물질의 특성은 유지될 수 있다. 전자 구조적으로, 이차원 물질은 상태 밀도(density of state)(DOS)가 양자 우물 거동(quantum well behavior)을 따르는 물질로 정의될 수 있다. 복수의 이차원 단위 물질층이 적층된(약 100층 이하로 적층된) 물질에서도 상태 밀도(DOS)가 양자 우물 거동(quantum well behavior)을 따를 수 있기 때문에, 이런 관점에서, 상기 단층 구조(이차원 평면 구조)가 반복 적층된 구조도 "이차원 물질"이라고 할 수 있다.
제1 그래핀층(GP10) 상에 제1 전극(E10)이 구비될 수 있고, 제2 그래핀층(GP20) 상에 제2 전극(E20)이 구비될 수 있다. 제1 및 제2 이차원 반도체층(S10, S20) 상에 제3 전극(E30)이 구비될 수 있다. 제3 전극(E30)은 제1 및 제2 이차원 반도체층(S10, S20)에 공통으로 접촉될 수 있다. 따라서, 제3 전극(E30)은 공통 전극이라 할 수 있다. 제1 전극(E10)은 제1 트랜지스터(TR10)의 드레인전극(이하, 제1 드레인전극)일 수 있다. 제3 전극(E30)은 제1 트랜지스터(TR10)의 소오스전극(이하, 제1 소오스전극)을 포함할 수 있다. 즉, 제3 전극(E30)은 제1 트랜지스터(TR10)에 대하여 제1 소오스전극으로 작용할 수 있다. 제3 전극(E30)은 제2 트랜지스터(TR20)의 드레인전극(이하, 제2 드레인전극)을 포함할 수 있다. 즉, 제3 전극(E20)은 제2 트랜지스터(TR20)에 대하여 제2 드레인전극으로 작용할 수 있다. 제2 전극(E20)은 제2 트랜지스터(TR20)의 소오스전극(이하, 제2 소오스전극)일 수 있다. 제1 내지 제3 전극(E10, E20, E30)은 다양한 금속 또는 금속 화합물로 형성될 수 있다. 또한, 제1 내지 제3 전극(E10, E20, E30)은 도전성 이차원 물질로 형성되거나 이차원 물질이 아닌 벌크(bulk) 물질로 형성될 수 있다.
제1 그래핀층(GP10), 제1 이차원 반도체층(S10), 공통 게이트전극(G10), 게이트절연층(GI10), 제1 전극(E10) 및 제3 전극(E30)의 일부가 제1 트랜지스터(TR10)를 구성한다고 할 수 있다. 제1 트랜지스터(TR10)는 p형 트랜지스터일 수 있다. 제2 그래핀층(GP20), 제2 이차원 반도체층(S20), 공통 게이트전극(G10), 게이트절연층(GI10), 제2 전극(E20) 및 제3 전극(E30)의 다른 일부가 제2 트랜지스터(TR20)를 구성한다고 할 수 있다. 제2 트랜지스터(TR20)는 n형 트랜지스터일 수 있다. 공통 게이트전극(G10)에 인가된 전압에 따라, 제1 그래핀층(GP10)과 제1 이차원 반도체층(S10) 사이의 전기적 배리어(barrier)가 조절될 수 있고, 제1 트랜지스터(TR10)의 온/오프(ON/OFF)가 제어될 수 있다. 이와 유사하게, 공통 게이트전극(G10)에 인가된 전압에 따라, 제2 그래핀층(GP20)과 제2 이차원 반도체층(S20) 사이의 전기적 배리어가 조절될 수 있고, 제2 트랜지스터(TR20)의 온/오프(ON/OFF)가 제어될 수 있다. 제1 및 제2 이차원 반도체층(S10, S20)의 두께가 얇을 경우(예컨대, 약 5 nm 이하), 제1 및 제2 트랜지스터(TR10, TR20)는 터널링 배리어(tunneling barrier) 소자가 될 수 있고, 제1 및 제2 이차원 반도체층(S10, S20)의 두께가 비교적 두꺼울 경우(예컨대, ∼수십 nm), 제1 및 제2 트랜지스터(TR10, TR20)는 쇼트키 배리어(Schottky barrier) 소자가 될 수 있다.
제1 전극(E10)은 전원단자(VDD)에 연결될 수 있다. 제2 전극(E20)은 접지단자(VSS)에 연결될 수 있다. 다시 말해, 제2 전극(E20)은 접지될 수 있다. 공통 게이트전극(G10)은 입력단자(VIN)에 연결될 수 있다. 제3 전극(E30)은 출력단자(VOUT)에 연결될 수 있다. 입력단자(VIN)를 통해 공통 게이트전극(G10)에 인가되는 입력 신호(전압)에 따라, 제1 및 제2 트랜지스터(TR10, TR20)의 온/오프(ON/OFF) 상태가 제어될 수 있고, 출력단자(VOUT)를 통해 출력되는 신호가 달라질 수 있다. 예컨대, 입력단자(VIN)에 '1'에 대응하는 신호가 입력되었을 때, 출력단자(VOUT)를 통해 '0'에 대응하는 신호가 출력될 수 있다. 또한, 입력단자(VIN)에 '0'에 대응하는 신호가 입력되었을 때, 출력단자(VOUT)를 통해 '1'에 대응하는 신호가 출력될 수 있다. 따라서, 도 1의 소자는 인버터 기능을 수행할 수 있다.
도 2는 도 1의 인버터의 회로구성을 보여주는 회로도이다.
도 2를 참조하면, 제1 트랜지스터(TR10)와 제2 트랜지스터(TR20)가 서로 연결되어 있다. 제1 트랜지스터(TR10)는 p형일 수 있고, 제2 트랜지스터(TR20)는 n형일 수 있다. 제1 트랜지스터(TR10)의 드레인에 전원단자(VDD)가 연결될 수 있다. 제1 트랜지스터(TR10)의 소오스 및 제2 트랜지스터(TR20)의 드레인에 출력단자(VOUT)가 공통으로 연결될 수 있다. 제2 트랜지스터(TR20)의 소오스에 접지단자(VSS)가 연결될 수 있다. 제1 및 제2 트랜지스터(TR10, TR20)의 게이트전극(공통 게이트전극)에 입력단자(VIN)가 연결될 수 있다. 앞서 설명한 바와 같이, 입력단자(VIN)를 통해 상기 공통 게이트전극에 인가되는 입력 신호(전압)에 따라, 제1 및 제2 트랜지스터(TR10, TR20)의 온/오프(ON/OFF) 상태가 제어될 수 있고, 출력단자(VOUT)를 통해 출력되는 신호가 달라질 수 있다. 도 2의 회로구성은 이하에서 설명할 도 3 및 도 4의 구조에 대해서도 동일하게 적용될 수 있다.
도 1의 인버터 구조는 다양하게 변화될 수 있다. 예컨대, 제1 및 제2 그래핀층(GP10, GP20) 사이의 절연체(N10) 없이, 제1 및 제2 이차원 반도체층(S10, S20)이 제1 및 제2 그래핀층(GP10, GP20) 사이로 연장되도록 만들 수 있다. 그 일례가 도 3에 도시되어 있다.
도 3을 참조하면, 제1 및 제2 그래핀층(GP10, GP20)이 서로 이격되어 있고, 제1 이차원 반도체층(S10')의 일부 및 제2 이차원 반도체층(S20')의 일부가 제1 및 제2 그래핀층(GP10, GP20) 사이로 연장된 구조를 가질 수 있다. 이 경우, 제1 및 제2 이차원 반도체층(S10', S20')은 게이트절연층(GI10)과 접촉될 수 있다. 제1 및 제2 이차원 반도체층(S10', S20') 각각의 물질은 도 1의 제1 및 제2 이차원 반도체층(S10, S20)과 동일할 수 있다.
도 1 및 도 3에서 제1 이차원 반도체층(S10, S10')의 측면에 제2 이차원 반도체층(S20, S20')이 접합(결합)될 수 있다. 제1 이차원 반도체층(S10, S10')은 제2 이차원 반도체층(S20, S20')과 화학 결합될 수 있다. "화학 결합(chemical bond)"은 원자 또는 원자단의 집합체에서 구성원자들 간에 작용하여 그 집합체를 하나의 단위체로 간주할 수 있게 하는 힘(인력)을 의미한다. 다시 말해, "화학 결합"은 원자들을 연결시켜 분자 또는 결정을 형성시키는 원자 간의 결합을 의미한다. 또 다른 표현으로, "화학 결합"은 두 개 이상의 원자를 포함하는 화학 물질(chemical substance)을 형성하도록 원자들이 결합되는 것을 의미한다. 이러한 화학 결합은 근본적으로 원자들 사이의 정전기적 힘(electrostatic force)에 의해 유발되며, 결합 방식에 따라 결합력이 달라질 수 있다. 본 실시예에서 제1 이차원 반도체층(S10, S10')과 제2 이차원 반도체층(S20, S20')은 화학 결합될 수 있고, 여기서, 상기 화학 결합은 공유 결합을 포함할 수 있다. 공유 결합은 결합을 이루는 두 개의 원자 간에 공유된 전자쌍으로부터 유발되는 인력으로, 비교적 강한 결합력을 갖는다. 본 실시예에서 제1 이차원 반도체층(S10, S10')의 원자와 제2 이차원 반도체층(S20, S20')의 원자는 화학 결합될 수 있고, 그 결과, 결합부에서 연속된 결정구조를 가질 수 있다. 제1 이차원 반도체층(S10, S10')과 제2 이차원 반도체층(S20, S20')은 그 결합부(접합부)를 포함하여 전체적으로 연속된 결정구조를 가질 수 있다. "화학 결합"과 비교될 수 있는 개념으로 "물리적 콘택"이 있다. 물리적 콘택은, 예컨대, 두 개의 서로 다른 물질층이 각각의 고유 특징을 유지하면서 물리적으로 접촉되어 있는 것으로, 두 물질층 사이의 원자간 결합(화학 결합)이 없으며, 계면에서 불연속적인 구조를 가질 수 있다. 물리적 콘택은 반데르발스 힘(van der Waals force)에 의한 표면 간의 접촉일 수 있다.
도 1 및 도 3의 실시예에서는 제1 이차원 반도체층(S10, S10')과 제2 이차원 반도체층(S20, S20')이 서로 접합(결합)되어 있는 경우를 도시하고 설명하였지만, 다른 실시예에 따르면, 제1 이차원 반도체층(S10, S10')과 제2 이차원 반도체층(S20, S20')은 이격될 수도 있다. 그 일례가 도 4에 도시되어 있다.
도 4를 참조하면, 제1 및 제2 그래핀층(GP10, GP20)이 서로 이격되어 있고, 제1 및 제2 이차원 반도체층(S11, S22)도 서로 이격되어 있다. 이 경우, 제1 및 제2 그래핀층(GP10, GP20) 사이 및 제1 및 제2 이차원 반도체층(S11, S22) 사이에 절연체(N15)가 구비될 수 있다. 절연체(N15)는 도 1의 절연체(N10)와 동일한 물질 또는 그와 유사한 물질로 형성될 수 있다. 일례로, 절연체(N15)는 h-BN으로 형성될 수 있다. 절연체(N15)의 물질은 h-BN으로 한정되지 않고, 다양하게 변화될 수 있다. 도 4의 나머지 구성은 도 1의 그것과 동일하거나 유사할 수 있다.
이상에서 설명한 실시예에 따른 인버터는 수평으로 배치된 두 개의 트랜지스터를 포함하고, 상기 두 트랜지스터의 채널부는 모두 이차원 물질로 구성될 수 있다. 따라서, 상기 인버터는 고성능(high performance)을 가지면서 저전압(low voltage) 동작이 가능하고 고이동도(high mobility) 특성을 가질 수 있다. 이러한 본 발명의 실시예에 따른 인버터는 기존 수직구조의 인버터와 비교하여 다양한 장점을 가질 수 있다. 기존 수직구조의 인버터는 두 개의 반도체층이 수직 방향으로 배치되므로, 수직 방향으로 큰 전계 효과를 얻기 어렵고, 이득(gain)이 낮으며, 제작이 용이하지 않은 문제가 있다. 본 발명의 실시예에 따른 인버터는 이러한 문제점들을 극복하고, 우수한 성능을 나타낼 수 있으며, 제작도 비교적 용이할 수 있다. 한편, 실리콘을 적용한 종래의 인버터의 경우, 리소그라피(lithography) 및 이온주입(ion implantation) 공정이 요구되고, 이차원 물질 상에 실리콘(결정질 실리콘)을 증착하는 기술이 없기 때문에, 단결정 실리콘 기판을 사용해야 하는 단점이 있다. 그러나, 본 발명의 실시예에 따른 인버터는 이온주입 공정 등이 필요하지 않고 실리콘 기판을 사용하지 않아도 되므로, 제작이 쉽고 비용을 줄일 수 있으며 활용 분야를 다양화할 수 있는 장점이 있다. 예컨대, 플렉서블(flexible) 기판을 사용하여 플렉서블 소자(인버터)를 제조할 수 있다.
전술한 실시예에 따른 인버터에서 게이트절연층(GI10), 그래핀층(GP10, GP20) 및 이차원 반도체층(S10/S10'/S11, S20/S20'/S22)은 모두 이차원 물질로 구성될 수 있고, 약 10 nm 이하의 얇은 두께를 가질 수 있으므로, 이들을 포함하는 인버터는 플렉서블한 특성 및 투명한 특성을 가질 수 있다. 또한, 공통 게이트전극(G10) 및 전극들(E10, E20, E30)도 플렉서블한 특성 및 투명한 특성을 가질 수 있다. 따라서, 본 발명의 실시예에 따른 인버터는 플렉서블 소자 및/또는 투명 소자로 제조될 수 있다. 부가해서, 대면적 기판에 복수의 인버터를 용이하게 제조할 수 있으므로, 생산성 및 비용 측면에서 유리할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 5a를 참조하면, 공통 게이트전극(100) 상에 게이트절연층(200)을 형성할 수 있다. 공통 게이트전극(100)은 일종의 도전체 기판일 수 있다. 일례로, 공통 게이트전극(100)은 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속(촉매 금속)으로 형성할 수 있다. 상기 촉매 금속은 h-BN과 같은 이차원 절연체를 성장시킬 수 있는 베이스 물질일 수 있다. 공통 게이트전극(100)의 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 게이트절연층(200)은, 예를 들어, h-BN과 같은 절연성 이차원 물질로 형성할 수 있다. 게이트절연층(200)은 CVD(chemical vapor deposition) 방법 등으로 형성할 수 있다. 공통 게이트전극(100)을 상기한 촉매 금속으로 형성한 경우, 그 위에 h-BN과 같은 절연성 이차원 물질(즉, 200)을 용이하게 형성할 수 있다. 공통 게이트전극(100)과 게이트절연층(200)을 합하여 하나의 기판으로 여길 수 있다. 또한, 공통 게이트전극(100)의 하면에 별도의 기판(미도시)이 더 구비될 수도 있다.
도 5b를 참조하면, 게이트절연층(200) 상에 서로 이격된 제1 및 제2 그래핀층(300A, 300B)을 형성할 수 있다. 제1 및 제2 그래핀층(300A, 300B) 사이의 게이트절연층(200) 상에 절연체(350)를 형성할 수 있다. 일례로, 게이트절연층(200)의 전면 상에 그래핀층을 형성한 후, 이를 패터닝하여 제1 및 제2 그래핀층(300A, 300B)을 형성할 수 있다. 상기 그래핀층은 CVD나 열분해(pyrolysis) 법 등으로 형성할 수 있다. 게이트절연층(200)이 h-BN과 같은 이차원 물질로 형성된 경우, 그 위에 상기 그래핀층을 용이하게 성장시킬 수 있다. 서로 이격된 제1 및 제2 그래핀층(300A, 300B)을 형성한 후, 이들 사이에 절연체(350)를 형성할 수 있다. 절연체(350)는 h-BN과 같은 이차원 물질로 형성할 수 있다. 절연체(350)가 h-BN으로 형성된 경우, 제1 및 제2 그래핀층(300A, 300B)과 이들 사이의 절연체(350)는 측방 이종접합(lateral heterojunction) 그래핀/h-BN/그래핀 구조를 갖는다고 할 수 있다. 그러나, 절연체(350)의 물질은 h-BN으로 한정되지 않고, 달라질 수 있다.
도 5c를 참조하면, 제1 및 제2 그래핀층(300A, 300B)과 절연체(350) 상에 박막(L1)을 형성할 수 있다. 박막(L1)은 제1 금속 산화물(400a)과 제2 금속 산화물(400b)을 포함할 수 있다. 제1 금속 산화물(400a)은 제1 그래핀층(300A)에 접촉하면서 절연체(350)의 일부를 덮도록 연장될 수 있다. 제2 금속 산화물(400b)은 제2 그래핀층(300B)에 접촉하면서 절연체(350)의 다른 일부를 덮도록 연장될 수 있다. 제1 금속 산화물(400a)은, 예컨대, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 산화물을 포함할 수 있다. 제2 금속 산화물(400b)은, 예컨대, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 다른 하나의 산화물을 포함할 수 있다. 일례로, 제1 금속 산화물(400a)은 WO3으로 형성할 수 있고, 제2 금속 산화물(400b)은 MoO3으로 형성할 수 있다.
도 5d를 참조하면, 제1 및 제2 금속 산화물(400a, 400b)로부터 각각 제1 및 제2 금속 칼코게나이드계 물질을 형성하여, 상기 제1 금속 칼코게나이드계 물질을 포함하는 제1 이차원 반도체층(400A)과 상기 제2 금속 칼코게나이드계 물질을 포함하는 제2 이차원 반도체층(400B)을 형성할 수 있다. 제2 이차원 반도체층(400B)은 제1 이차원 반도체층(400A)의 측면에 화학 결합될 수 있다. 제1 및 제2 이차원 반도체층(400A, 400B)은 각각 도 1의 제1 및 제2 이차원 반도체층(S10, S20)에 대응될 수 있다. 제1 이차원 반도체층(400A)은 p형 반도체일 수 있고, 제2 이차원 반도체층(400B)은 n형 반도체일 수 있다.
제1 및 제2 금속 산화물(400a, 400b)로부터 각각 제1 및 제2 이차원 반도체층(400A, 400B)을 형성하기 위해, 반응 챔버(어닐링 챔버) 내에 칼코겐계 물질을 주입하면서 어닐링 공정을 수행할 수 있다. 상기 칼코겐계 물질은, 예컨대, S, Se, Te 중 하나를 포함할 수 있다. 만약, 상기 제1 및 제2 금속 산화물(400a, 400b)이 각각 WO3 및 MoO3 이고, 형성하고자 하는 금속 칼코게나이드 물질이 WS2 및 MoS2 인 경우, 상기 칼코겐계 물질은 S(sulfur)를 포함할 수 있다. 즉, 반응 챔버(어닐링 챔버)에 S를 공급하면서 박막(L1)에 대한 어닐링 공정을 수행하면, WO3 및 MoO3를 각각 WS2 및 MoS2로 변화시킬 수 있다. WS2는 제1 이차원 반도체층(400A)의 일례이고, MoS2는 제2 이차원 반도체층(400B)의 일례이다. 금속 산화물(400a, 400b)의 물질 및 사용하는 칼코겐계 물질의 종류에 따라, 형성되는 이차원 반도체(400A, 400B)의 종류가 달라질 수 있다. 상기 어닐링 공정은, 예컨대, 300∼2000℃ 정도의 온도 범위에서 수행할 수 있다. 이후, 추가적인 어닐링 공정을 더 수행할 수도 있다. 상기 추가적인 어닐링 공정도 300∼2000℃ 정도의 온도에서 수행할 수 있다.
도 5e를 참조하면, 제1 및 제2 그래핀층(300A, 300B)과 제1 및 제2 이차원 반도체층(400A, 400B) 상에 복수의 전극(500A, 500B, 500C)을 형성할 수 있다. 보다 구체적으로 설명하면, 제1 그래핀층(300A) 상에 제1 이차원 반도체층(400A)과 이격된 제1 전극(500A)을 형성할 수 있고, 제2 그래핀층(300B) 상에 제2 이차원 반도체층(400B)과 이격된 제2 전극(500B)을 형성할 수 있다. 또한, 제1 및 제2 이차원 반도체층(400A, 400B) 상에 이들과 공통으로 접촉된 제3 전극(500C)을 형성할 수 있다. 제1 내지 제3 전극(500A, 500B, 500C)은 각각 도 1의 제1 내지 제3 전극(E10, E20, E30)에 대응될 수 있다. 도시하지는 않았지만, 제1 전극(500A)은 전원단자에 연결될 수 있고, 제2 전극(500B)은 접지될 수 있으며, 제3 전극(500C)은 출력단자에 연결될 수 있다. 공통 게이트전극(100)은 입력단자에 연결될 수 있다.
도 5e에서 제1 그래핀층(300A), 제1 이차원 반도체층(400A), 공통 게이트전극(100), 게이트절연층(200), 제1 전극(500A) 및 제3 전극(500C)의 일부는 제1 트랜지스터(TR1)를 구성한다고 할 수 있다. 제1 트랜지스터(TR1)는 p형 트랜지스터일 수 있다. 제2 그래핀층(300B), 제2 이차원 반도체층(400B), 공통 게이트전극(100), 게이트절연층(200), 제2 전극(500B) 및 제3 전극(500C)의 다른 일부는 제2 트랜지스터(TR2)를 구성한다고 할 수 있다. 제2 트랜지스터(TR2)는 n형 트랜지스터일 수 있다. 제1 및 제2 트랜지스터(TR1, TR2)는 각각 도 1의 제1 및 제2 트랜지스터(TR10, TR20)에 대응될 수 있다.
도 5c 및 도 5d에서 설명한 제1 및 제2 이차원 반도체층(400A, 400B)의 형성방법은 예시적인 것이고, 이 방법은 다양하게 변화될 수 있다. 예컨대, 제1 및 제2 이차원 반도체층(400A, 400B)은 한국특허출원 제10-2013-0133830호에 개시된 다양한 방법을 이용해서 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 도 5b의 단계에서 절연체(350)를 형성하지 않고, 후속 공정을 진행할 수 있다. 이러한 변형예에 대해서는 도 6a 내지 도 6c를 참조하여 설명한다. 도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 공통 게이트전극(100) 상에 게이트절연층(200)을 형성하고, 게이트절연층(200) 상에 서로 이격된 제1 및 제2 그래핀층(300A, 300B)을 형성할 수 있다.
도 6b를 참조하면, 제1 및 제2 그래핀층(300A, 300B)과 이들 사이의 게이트절연층(200) 상에 제1 및 제2 이차원 반도체층(400A', 400B')을 형성할 수 있다. 제1 및 제2 이차원 반도체층(400A', 400B')을 형성하는 방법은 도 5d의 제1 및 제2 이차원 반도체층(400A, 400B)을 형성하는 방법과 동일하거나 유사할 수 있다. 이 경우, 제1 및 제2 이차원 반도체층(400A', 400B') 각각의 일부가 제1 및 제2 그래핀층(300A, 300B) 사이로 연장되어 게이트절연층(200)에 접촉될 수 있다.
도 6c를 참조하면, 제1 및 제2 그래핀층(300A, 300B)과 제1 및 제2 이차원 반도체층(400A', 400B') 상에 복수의 전극(500A, 500B, 500C)을 형성할 수 있다. 이는 도 5e의 방법과 동일하거나 유사할 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 7a를 참조하면, 공통 게이트전극(100) 상에 게이트절연층(200)을 형성할 수 있다. 게이트절연층(200) 상에 그래핀층(300)을 형성할 수 있다. 다음, 그래핀층(300) 상에 서로 접합된 제1 및 제2 이차원 반도체층(400A, 400B)을 형성할 수 있다. 제1 및 제2 이차원 반도체층(400A, 400B)을 형성하는 방법은 도 5d의 제1 및 제2 이차원 반도체층(400A, 400B)을 형성하는 방법과 동일하거나 유사할 수 있다.
도 7b를 참조하면, 제1 및 제2 이차원 반도체층(400A, 400B)과 그래핀층(300)의 일부를 식각(패터닝)할 수 있다. 그 결과, 서로 이격된 제1 및 제2 그래핀층(300A, 300B)을 형성할 수 있고, 서로 이격된 제1 및 제2 이차원 반도체층(401A, 401B)을 형성할 수 있다. 서로 이격된 제1 및 제2 이차원 반도체층(401A, 401B)은 각각 제1 및 제2 그래핀층(300A, 300B)에 접촉될 수 있다.
도 7c를 참조하면, 제1 및 제2 그래핀층(300A, 300B) 사이 및 제1 및 제2 이차원 반도체층(401A, 401B) 사이에 절연체(450)를 형성할 수 있다. 절연체(450)는 도 5b의 절연체(350)와 동일한 물질 또는 유사한 물질로 형성할 수 있다. 일례로, 절연체(450)는 h-BN과 같은 이차원 물질로 형성할 수 있다. 그러나, 절연체(450)의 물질은 h-BN으로 한정되지 않고, 달라질 수 있다.
도 7d를 참조하면, 제1 및 제2 그래핀층(300A, 300B)과 제1 및 제2 이차원 반도체층(401A', 401B') 상에 복수의 전극(500A, 500B, 500C)을 형성할 수 있다. 이는 도 5e의 방법과 동일하거나 유사할 수 있다.
이상에서 설명한 인버터의 제조방법에서는 전이(transfer) 공정 없이 하나의 기판 상에서 인버터를 제조하는 것에 대해 설명하였지만, 다른 실시예에 따르면, 전이(transfer) 공정을 사용할 수도 있다. 그 일례가 도 8a 내지 도 8d에 도시되어 있다. 즉, 도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 인버터의 제조방법을 보여준다.
도 8a를 참조하면, 제1 기판(1000) 상에 그래핀층(3000)을 형성할 수 있다. 제1 기판(1000)은 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 촉매 금속을 포함할 수 있다. 그래핀층(3000)은 제1 기판(1000) 상에 CVD 또는 열분해(pyrolysis) 법 등으로 형성할 수 있다. 다음, 그래핀층(3000) 상에 제1 및 제2 이차원 반도체층(4000A, 4000B)을 형성할 수 있다. 제1 및 제2 이차원 반도체층(4000A, 4000B)을 형성하는 방법은 도 5c 및 도 5d를 참조하여 설명한 제1 및 제2 이차원 반도체층(400A, 400B)의 형성방법과 동일하거나 그와 유사할 수 있다.
그런 다음, 그래핀층(3000)과 제1 및 제2 이차원 반도체층(4000A, 4000B)의 적층 구조물을 제1 기판(1000)에서 다른 기판(도 8b의 2000)으로 전이(transfer) 할 수 있다. 예컨대, 도 8a의 구조에서 제1 기판(1000)을 제거한 후, 도 8b에 도시된 바와 같이, 그래핀층(3000)과 제1 및 제2 이차원 반도체층(4000A, 4000B)의 적층 구조물을 제2 기판(2000)에 부착할 수 있다. 이러한 전이 공정은 일반적인 그래핀 전이 방법을 사용해서 수행할 수 있다. 제2 기판(2000)은 공통 게이트전극(110)과 게이트절연층(220)을 포함할 수 있다. 공통 게이트전극(110)은 도전성 이차원 물질로 형성되거나 이차원 물질이 아닌 벌크(bulk) 물질로 형성될 수 있다. 예컨대, 공통 게이트전극(110)은 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속으로 형성되거나, 그래핀으로 형성될 수 있다. 또는, 도핑된 실리콘(doped Si)으로 형성될 수도 있다. 게이트절연층(220)은 절연성 이차원 물질로 형성되거나 이차원 물질이 아닌 벌크(bulk) 물질로 형성될 수 있다. 일례로, 게이트절연층(220)은 h-BN과 같은 절연성 이차원 물질로 형성되거나, 이차원 물질이 아닌 다른 물질, 예컨대, SiO2, SiNx, AlN, Al2O3, HfO2, ZrO2 등으로 형성될 수 있다. 도시하지는 않았지만, 도 8a의 단계에서 그래핀층(300)과 이차원 반도체층(4000A, 4000B)을 덮는 보호층을 형성한 후, 상기 보호층이 형성된 상태에서 도 8b의 전이 공정을 수행할 수 있다.
상기한 전이 공정을 완료한 결과물이 도 8c에 도시되어 있다. 다음, 도 8c의 구조물에 대해서 도 7b 내지 도 7d의 공정을 수행하여, 도 8d에 도시된 바와 같은 인버터를 얻을 수 있다. 도 8d에서 참조번호 3000A 및 3000B는 제1 및 제2 그래핀층을, 4001A 및 4001B는 제1 및 제2 이차원 반도체층을, 4500은 절연체를 나타낸다. 또한, 참조번호 5000A, 5000B 및 5000C는 제1 전극, 제2 전극 및 제3 전극을 나타낸다.
도 8a 내지 도 8d는 도 7a 내지 도 7d의 제조방법에 전이(transfer) 공정을 적용한 경우를 보여주는데, 이러한 전이 공정은 도 5a 내지 도 5e의 제조방법 및 도 6a 내지 도 6c의 제조방법에도 유사하게 적용될 수 있다.
이상에서 설명한 방법에 따르면, 우수한 성능을 갖는 이차원 물질 기반의 인버터를 용이하게 제작할 수 있다. 기존 수직구조의 인버터는 두 개의 반도체층이 수직 방향으로 배치되므로 제작이 용이하지 않은 문제가 있는데, 본 발명의 실시예에 따르면, 두 채널부가 측방으로 배치된 구조를 갖는 인버터를 용이하게 제조할 수 있다. 또한, 실리콘을 적용한 종래의 인버터의 경우, 리소그라피(lithography) 및 이온주입(ion implantation) 공정이 요구되고, 이차원 물질 상에 실리콘(결정질 실리콘)을 증착하는 기술이 없기 때문에, 단결정 실리콘 기판을 사용해야 하는 단점이 있다. 그러나, 본 발명의 실시예에 따르면, 이온주입 공정 등이 필요하지 않고 실리콘 기판을 사용하지 않아도 되므로, 제작이 쉽고 비용을 줄일 수 있으며 활용 분야를 다양화할 수 있다. 또한, 본 발명의 실시예에 따르면, 플렉서블한 특성 및/또는 투명한 특성을 갖는 인버터를 용이하게 제조할 수 있다. 부가해서, 전술한 본 발명의 실시예에 따른 방법들은 대면적 기판에 적용할 수 있으므로, 대면적 기판을 사용해서 복수의 인버터를 용이하게 제조할 수 있다. 따라서, 생산성 및 비용 절감 측면에서 유리할 수 있다.
본 발명의 실시예들에 따른 인버터는 다양한 논리소자, 예컨대, NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer), 센스 엠프(sense amplifier) 및 오실레이터(oscillator) 등의 논리소자의 기본 구성요소로 적용될 수 있다. 상기 논리소자들의 기본적인 구조는 잘 알려진 바, 그들에 대한 자세한 설명은 생략한다. 또한, 상기 본 발명의 실시예에 따른 인버터 및 그를 포함하는 논리소자는 메모리소자, 액정표시장치, 유기발광표시장치 및 그 밖의 다양한 반도체소자 및 전자장치에 여러 가지 목적으로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 4의 인버터 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 그래핀층(GP10, GP20)과 이차원 반도체층(S10, S20)의 위치는 서로 바뀔 수 있고, 전극들(G10, E10, E20, E30)의 위치 및 구조도 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한, 게이트전극(G10) 및 제3 전극(E30) 각각은 두 개의 전극으로 분리될 수 있음을 알 수 있을 것이다. 또한, 도 5a 내지 도 5e, 도 6a 내지 도 6c, 도 7a 내지 도 7d, 그리고, 도 8a 내지 도 8d를 참조하여 설명한 이차원 물질요소의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 그리고, 본 발명의 실시예에 따른 인버터는 다양한 반도체소자 및 전자장치에 여러 가지 목적으로 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
E10 : 제1 전극 E20 : 제2 전극
E30 : 제3 전극 G10 : 공통 게이트전극
GI10 : 게이트절연층 GP10 : 제1 그래핀층
GP20 : 제2 그래핀층 N10, N15 : 절연체
S10, S11 : 제1 이차원 반도체 S20, S22 : 제2 이차원 반도체
TR1, TR10 : 제1 트랜지스터 TR2, TR20 : 제2 트랜지스터
VDD : 전원단자 VSS : 접지단자
VIN : 입력단자 VOUT : 출력단자

Claims (25)

  1. 서로 연결된 제1 및 제2 트랜지스터를 포함하는 인버터에 있어서,
    상기 제1 트랜지스터는 제1 채널부를 포함하고, 상기 제1 채널부는 제1 그래핀층 및 이와 접촉된 p형의 제1 이차원 반도체층을 포함하고,
    상기 제2 트랜지스터는 상기 제1 채널부의 측방에 배치된 제2 채널부를 포함하고, 상기 제2 채널부는 제2 그래핀층 및 이와 접촉된 n형의 제2 이차원 반도체층을 포함하는 인버터.
  2. 제 1 항에 있어서,
    상기 제1 이차원 반도체층은 상기 제2 이차원 반도체층의 측면에 화학 결합된 인버터.
  3. 제 1 항에 있어서,
    상기 제1 이차원 반도체층과 상기 제2 이차원 반도체층은 측방으로 이격하여 배치된 인버터.
  4. 제 1 항에 있어서,
    상기 제1 이차원 반도체층은 제1 금속 칼코게나이드계 물질을 포함하고,
    상기 제2 이차원 반도체층은 제2 금속 칼코게나이드계 물질을 포함하는 인버터.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 금속 칼코게나이드계 물질은 서로 다른 금속 원소를 포함하는 인버터.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제1 및 제2 금속 칼코게나이드계 물질은 동일한 칼코겐 원소를 포함하는 인버터.
  7. 제 4 항에 있어서,
    상기 제1 금속 칼코게나이드계 물질은 WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 적어도 하나를 포함하는 인버터.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 제2 금속 칼코게나이드계 물질은 MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 적어도 하나를 포함하는 인버터.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 그래핀층은 서로 이격하여 배치되고,
    상기 제1 및 제2 그래핀층 사이에 절연체가 구비되며,
    상기 제1 및 제2 그래핀층과 상기 절연체 상에 상기 제1 및 제2 이차원 반도체층이 구비된 인버터.
  10. 제 9 항에 있어서,
    상기 절연체는 h-BN(hexagonal boron nitride)을 포함하는 인버터.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 그래핀층은 서로 이격하여 배치되고,
    상기 제1 이차원 반도체층의 일부 및 상기 제2 이차원 반도체층의 일부는 상기 제1 및 제2 그래핀층 사이로 연장된 구조를 갖는 인버터.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 그래핀층은 서로 이격하여 배치되고,
    상기 제1 및 제2 이차원 반도체층은 서로 이격하여 배치되며,
    상기 제1 및 제2 그래핀층 사이 및 상기 제1 및 제2 이차원 반도체층 사이에 구비된 절연체를 더 포함하는 인버터.
  13. 제 1 항에 있어서, 상기 인버터는,
    상기 제1 및 제2 그래핀층과 이격된 공통 게이트전극;
    상기 공통 게이트전극과 상기 제1 및 제2 그래핀층 사이에 구비된 게이트절연층; 및
    상기 제1 및 제2 그래핀층과 상기 제1 및 제2 이차원 반도체층 상에 구비된 복수의 전극;을 포함하는 인버터.
  14. 제 13 항에 있어서, 상기 복수의 전극은,
    상기 제1 그래핀층 상에 구비된 것으로, 전원단자에 연결된 제1 전극;
    상기 제2 그래핀층 상에 구비된 것으로, 접지된 제2 전극; 및
    상기 제1 및 제2 이차원 반도체층 상에 구비된 것으로, 출력단자에 연결된 제3 전극;을 포함하는 인버터.
  15. 제 13 항에 있어서,
    상기 게이트절연층은 이차원 물질을 포함하는 인버터.
  16. 서로 연결된 제1 및 제2 트랜지스터를 형성하는 단계를 포함하는 인버터의 제조방법에 있어서,
    기판 상에 서로 이격된 제1 및 제2 그래핀층을 형성하는 단계;
    상기 제1 및 제2 그래핀층에 각각 접촉된 p형의 제1 이차원 반도체층과 n형의 제2 이차원 반도체층을 형성하는 단계; 및
    상기 제1 및 제2 그래핀층과 상기 제1 및 제2 이차원 반도체층 상에 복수의 전극을 형성하는 단계;를 포함하고,
    상기 제1 트랜지스터는 상기 제1 그래핀층과 상기 제1 이차원 반도체층을 포함하도록 형성되고, 상기 제2 트랜지스터는 상기 제2 그래핀층과 상기 제2 이차원 반도체층을 포함하도록 형성되는 인버터의 제조방법.
  17. 제 16 항에 있어서, 상기 제1 및 제2 이차원 반도체층을 형성하는 단계는,
    제1 금속 산화물과 제2 금속 산화물을 포함하는 박막을 형성하는 단계; 및
    상기 제1 및 제2 금속 산화물로부터 각각 제1 및 제2 금속 칼코게나이드계 물질층을 형성하는 단계;를 포함하고,
    상기 제1 금속 칼코게나이드계 물질층은 상기 제1 이차원 반도체층에 대응되고, 상기 제2 금속 칼코게나이드계 물질층은 상기 제2 이차원 반도체층에 대응되는 인버터의 제조방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 금속 산화물로부터 상기 제1 및 제2 금속 칼코게나이드계 물질층을 형성하는 단계는,
    상기 박막이 구비된 챔버 내에 칼코겐계 물질을 주입하는 단계; 및
    상기 박막을 어닐링하는 단계;를 포함하는 인버터의 제조방법.
  19. 제 18 항에 있어서,
    상기 어닐링은 300∼2000℃의 온도로 수행하는 인버터의 제조방법.
  20. 제 16 항에 있어서,
    상기 제1 이차원 반도체층은 상기 제2 이차원 반도체층의 측면에 화학 결합된 인버터의 제조방법.
  21. 제 16 항에 있어서,
    상기 제1 이차원 반도체층과 상기 제2 이차원 반도체층은 측방으로 이격하여 배치된 인버터의 제조방법.
  22. 제 16 항에 있어서, 상기 기판은,
    상기 제1 및 제2 그래핀층과 이격된 공통 게이트전극; 및
    상기 공통 게이트전극과 상기 제1 및 제2 그래핀층 사이에 구비된 게이트절연층;을 포함하는 인버터의 제조방법.
  23. 제 16 항에 있어서, 상기 제1 및 제2 트랜지스터를 형성하는 단계는,
    그래핀층을 형성하는 단계;
    상기 그래핀층을 패터닝하여 상기 제1 및 제2 그래핀층을 형성하는 단계;
    상기 제1 및 제2 그래핀층 사이에 절연체를 형성하는 단계; 및
    상기 제1 및 제2 그래핀층과 상기 절연체 상에 상기 제1 및 제2 이차원 반도체층을 형성하는 단계;를 포함하는 인버터의 제조방법.
  24. 제 16 항에 있어서, 상기 제1 및 제2 트랜지스터를 형성하는 단계는,
    그래핀층을 형성하는 단계;
    상기 그래핀층을 패터닝하여 상기 제1 및 제2 그래핀층을 형성하는 단계; 및
    상기 제1 및 제2 그래핀층 상에 상기 제1 및 제2 이차원 반도체층을 형성하는 단계;를 포함하고,
    상기 제1 이차원 반도체층의 일부와 상기 제2 이차원 반도체층의 일부는 상기 제1 및 제2 그래핀층 사이로 연장된 구조를 갖는 인버터의 제조방법.
  25. 제 16 항에 있어서, 상기 제1 및 제2 트랜지스터를 형성하는 단계는,
    그래핀층을 형성하는 단계;
    상기 그래핀층 상에 이차원 반도체층을 형성하는 단계;
    상기 이차원 반도체층과 상기 그래핀층을 패터닝하여 이들로부터 상기 제1 및 제2 이차원 반도체층 및 상기 제1 및 제2 그래핀층을 형성하는 단계; 및
    상기 제1 및 제2 그래핀층 사이 및 상기 제1 및 제2 이차원 반도체층 사이에 절연체를 형성하는 단계;를 포함하는 인버터의 제조방법.
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