JPH1056177A - Ｍｏｔｔ遷移分子電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 双安定性分子の単層または多層フィルムにお
けるＭｏｔｔ金属−絶縁体遷移に基づく新規な電界効果
トランジスタ・スイッチを提供すること。 【解決手段】 電界効果トランジスタはソース電極１４
と、ドレイン電極１６と、ゲート電極２０とを備えてお
り、ソース電極とドレイン電極の間に導電チャネル１０
を有する。導通チャネル１０は少なくとも１層の分子の
２次元のアレイからなっており、導電チャネル１０は絶
縁スペーサ層１８によってゲート電極２０から分離され
ており、前記分子がＭｏｔｔ金属−絶縁遷移を受けるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は広くいえば半導体ス
イッチに関し、特に電界効果トランジスタに関し、具体
的にいえば、カスタム・デザインの双安定性分子の単層
または多層フィルムにおけるＭｏｔｔ金属−絶縁体遷移
（Mott metal-insulator transition）に基づく新規な
ナノスケール・スイッチに関する。

【０００２】

【従来の技術】既存のコンピュータ回路（論理およびダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
の両方）は電界効果トランジスタ（ＦＥＴ）スイッチに
よって支配されている。市販されているチップあたりの
トランジスタの数は、指数的に増加する時間の関数であ
ることが判明している（ムーアの法則）。結果として、
ＤＲＡＭチップあたりの記憶ビット数もムーアの法則に
従って指数的に増加する。ムーアの法則にはいくつかの
公式がある。たとえば、トランジスタの密度は５年ごと
に１０倍となり、計算時間は８年ごとに６分の１にな
り、計算コストは８年ごとに１０分の１になる。

【０００３】ムーアの法則の背後にある主な要因は時間
によるデザイン・ルールの指数的な減少である。デザイ
ン・ルールの減少は結局、Ｓｉ技術に固有の物理的限界
と衝突することになると思われる。技術的には、シリコ
ンの物性ではなく、もっとも重要な物理的特性の２つが
きわめて小さい寸法でその重要性のほとんどを失う。す
なわち、長いキャリア平均自由行程およびドープ能力で
ある。というのは、平均自由行程はデバイスの寸法と同
等であるか、またはこれよりも大きくなり、ドーパント
間間隔も同様であるからである。これまで、４０ｎｍ程
度の最短チャネル長が研究室で実証されており、達成可
能な最短チャネル長に近いものであると考えられてい
る。したがって、デザイン・ルールが今後１０−２０年
で生じると考えられている４０ｎｍの限界に達した場合
に、新しい技術が必要とされる。

【０００４】シリコンのこれらの利点が消滅すると同時
に、欠点、すなわち２次元アレイの回路の限界により高
いコストが強いられることになるが、これはメモリ容量
におけるムーアの法則がデザイン・ルールの、それ故、
投資コストのムーアの法則を意味するからである。Ｓｉ
ウェハ技術におけるように２つの次元に閉じ込めるので
はなく、多層で実施可能な技術があれば、チップあたり
のトランジスタの数におけるムーアの法則の効果をデザ
イン・ルールから分離することによって、投資コストの
増大を回避することができよう。

【０００５】これらを考慮すると、平均自由行程が短
く、キャリア濃度が高いシステム、すなわち金属を選ぶ
方向に物理学が進むように思われる。この場合、金属に
おいてスイッチングを行うという問題が重要課題とな
る。本明細書で開示する本発明はキャリア濃度が高い３
端子デバイスであり、「ＯＮ」状態である場合に金属で
あるデバイスを構成する問題に対する解決策を与える。
デバイスのスイッチングは相関電子システムにおけるＭ
ｏｔｔ金属−絶縁体遷移の概念によって実現される。同
時に、現在相当程度まで標準的なものとなっている自動
アセンブリの考えを拡張することによって、製造した構
造においてある程度の３次元性が実現できると考えられ
る。デバイスは既存のＦＥＴに基づく回路と両立する予
測された電気特性、すなわちゼロ・スタティック・ゲー
ト電流、高い「ＯＦＦ」インピーダンス、および低い
「ＯＮ」インピーダンスを有するようである。

【０００６】これらの特徴、ならびに、最も重要なこと
には、きわめて小さい寸法でのその機能的実現可能性に
より、本発明で提案するデバイスは、コンピュータ業界
が今後１０−２０年で遭遇することになると予期される
基本的な問題に対して考えられる解決策の１つになる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、Ｍｏ
ｔｔ金属−絶縁体遷移に基づく新規な電界効果トランジ
スタを提供することである。

【０００８】

【課題を解決するための手段】本発明の電界効果トラン
ジスタは、ソース電極と、ドレイン電極と、ゲート電極
とを備え、ソース電極とドレイン電極の間に導電チャネ
ルを有する。導電チャネルは、少なくとも１層の分子の
２次元アレイから成っており、前記導電チャネルは絶縁
スペーサ層によって前記ゲート電極から分離され、前記
分子はＭｏｔｔ金属−絶縁体遷移を受けることができる
ものである。

【０００９】Ｍｏｔｔ遷移を使用して、電界効果トラン
ジスタの機能を備えた実用的な３端子デバイスの形態で
金属−絶縁体遷移を達成することができる。このデバイ
スは導電チャネルとして、電荷キャリア（正孔または電
子）が強く相関されている分子のアレイを使用する。Ｍ
ｏｔｔ遷移は金属−絶縁体のスイッチングを決定するも
のであり、外部ゲート電極によって制御されることが示
された。それ以外の場合、デバイスは従来のシリコンに
基づくＦＥＴと同等な電気特性を有するようである。
「ＯＮ」状態は１０ｅ²／ｈの典型的な相互コンダクタ
ンスを有している。

【００１０】デバイスの性能は、「ＯＮ」コンダクタン
スおよび「ＯＦＦ」状態のブレークダウン電圧の点で、
回路に関して満足のいくものである。このデバイスは従
来のＦＥＴよりも小さい寸法、すなわち約１桁小さい線
形寸法で形成できる。このデバイスを自動アセンブリ技
術を使用して製造し、多層構造の主要な構造を可能とす
ることができる。それ故、チップあたり多数のトランジ
スタをきわめて小さいデザイン・ルールを必要とするこ
となく、組み立てることができる。これはデバイスの電
圧および電力要件が低いことによって容易となる。それ
故、Ｍｏｔｔ遷移電界効果トランジスタ（ＭＴＦＥＴ）
は、既存のシリコン技術を極めて高いトランジスタ密度
まで上げたときに生じる問題の解決策を提供すると考え
られる。

【００１１】

【発明の実施の形態】導体のあるタイプの中には、伝導
帯が十分に画定された原子または分子軌道関数によって
形成されたものがある。銅酸塩超伝導体において、この
役割を果たすのはＣｕのサイトにおけるｄ_x ² _-y ²対称軌
道である。他の例Ｋ_nＣ₆₀において、Ｃ₆₀の最低位未占
有分子軌道（ＬＵＭＯ−Lowest Unoccupied Molecular
Orbitals）の３重縮退セット（threefold degenerate s
et）が類似した役割を果たす。このような材料を説明す
るもっとも単純なモデルは、参照することによって本明
細書の一部となるJ. HubbardがProc. Roy. Sci. (Londo
n) A276, 238 (1963), A277, 237 (1963), A281, 401
(1963)に記載しているハバード・モデルである。

【００１２】銅酸塩ＣｕＯ₂平面などの本質的に規則的
な系においては、系に少なくとも２つのグローバル状
態、すなわち絶縁体と金属があるということが判明して
いる。これらの状態は、参照することによって本明細書
の一部となるMetal-InsulatorTransitions, Taylor & F
rancis, London, 1990にN. Mottが記載しているように
Ｍｏｔｔ遷移によって分離される。

【００１３】Ｃｕサイトあたり正確に１個の電子がある
場合（充填係数ｎ＝１）、電子がＣｕサイトに局在化さ
れ、絶縁性の挙動を与える。この局在化は主として、同
じ軌道内の２つの電子の間のサイト内クーロン反発力Ｕ
によって引き起こされる。すべてのサイトに１個の電子
がある構成から開始すると、１つの電子が隣接するサイ
トに転移される単一ホッピング・プロセスはエネルギー
・ペナルティＵを含む。したがって、電子は深さＵの電
位井戸に効果的に閉じ込められ、これらを局在化する。
このような絶縁体をＭｏｔｔ絶縁体という。これは実際
に半充填伝導帯を有するバンド構造の意味での絶縁体で
はなく、相互作用Ｕにより、また充填係数が１という特
殊性により得られる絶縁体である。

【００１４】局在化がＵよりも高い温度において破壊す
ることが明らかであろう。さらに、Ｕは一般にホッピン
グ積分ｔよりも大きい必要があり、これは単一の電子が
もっとも近い隣接サイトへ転移するためのマトリックス
要素である（不等性が次にもっとも近いサイトへのマト
リックス要素を含んでいる、２Ｄの単純な方形格子を例
外とする）。

【００１５】占有が半充填ｎ＝１±δ（ただし、δは銅
酸塩化合物からのデータに基づくと、約０．１−０．１
５よりも大きい）から大幅にずれた場合は、大きいＵに
おいても、非局在化された金属状態が生じる。

【００１６】絶縁状態において、Ｕが大きいと、Ｕ程度
のギャップがエネルギー・スペクトルに存在する（「上
側」および「下側」のハバード帯（Hubbard bands）間
のギャップ）。導通状態において、金属の場合と同様、
ギャップはない。導通状態が真の金属であるから、２Ｄ
システムにおいて、コンダクタンスはｅ²／ｈで与えら
れる「最小金属コンダクタンス」よりも低くなることが
できない。この値は約２０ｋΩという２次元シートの抵
抗に対応している。

【００１７】ソース、ドレインおよびゲートという３つ
の端子を有しており、ソースとドレインを接続するチャ
ネルを含んでいて、チャネルを構成する材料がゲート端
子の電圧に応じて、Ｍｏｔｔ絶縁状態または金属導電状
態のいずれかになるような構造を製造することができ
る。したがって、ゲートはソース端子とドレイン端子の
間に導電路がないか、あるいは導電路があるかを制御
し、そして、このデバイスをゲート制御スイッチとして
機能させる。

【００１８】第１の実施の形態、すなわちモノクロモフ
ォル（monochromophore）単層構成−エンハンスメント
・モードにおいて、チャネルはｙｚ平面におかれた分子
単層からつくられる。単層を構成する分子Ｍはレドック
ス・センタ（クロモフォル（chromophore）またはコフ
ァクタ（cofactor）とも呼ばれる）を含んでおり、これ
は不安定な電子（正孔）を含んでいる。具体的にいう
と、レドックス・センタは電子プロセス（すなわち、Ｍ
ｏｔｔ絶縁体−金属遷移および電流）に関与する少なく
とも１つの活性構成要素を有していることを特徴として
いる。

【００１９】３端子デバイスの単一ゲート形式の単純化
した図を、主要要素を示している図１に示す。まず、分
子の２次元アレイ１２からなっている導電チャネル１０
は、パラメータＵに対して有意な値を有しているという
点で、強く相関した電子系である必要がある。チャネル
はその左側および右側のそれぞれでソース・リード線１
４およびドレイン・リード線１６と接触している。絶縁
スペーサ１８によって分子層ないしチャネル１０から分
離されている金属電極は、ゲート電極２０を形成してい
る。スペーサ１８に対する適切な材料としては、ＳｒＴ
ｉＯ₃などの酸化物がある。基本的なデバイスのパラメ
ータはチャネルの長さＬおよび幅Ｗ、スペーサの厚さｄ
_ox、分子半径Ｒ_mol、面内分子間隔Ａ_mol、スペーサ層の
誘電率ε_ox、フィラーおよび層自体の誘電率（両方とも
εとする）、ならびにソース／ドレイン電極のフェルミ
・レベルに関する分子のイオン化エネルギーε_Iであ
る。チャネル１０に垂直な距離をｘ方向（チャネルから
ゲートへの）と定義し、チャネル１０に平行な距離をｙ
方向（ソースからドレインへの）と定義し、ｚ方向はチ
ャネルの方向（すなわち、図１の紙面へ向かう方向）で
ある。

【００２０】デバイスは図２に示すようにデュアル・ゲ
ート構成を有していてもよく、この場合、誘電率εの同
じ材料がチャネル両側の絶縁体に使用されているものと
想定する。表記ｄをチャネル層の中心から測定した絶縁
体の厚さに使用する。

【００２１】絶縁体の材料は無機物でも、有機物でもよ
いが、単一ゲート形態の方がスペーサ層の酸化物技術
（「フィールド酸化物」）と融和性が高い。必要ではな
いが、デュアル・ゲート構成の絶縁層１８および１８'
は有機物、たとえばポリイミドを含む異なる材料のもの
であってもよい。

【００２２】アレイ（チャネルおよび分子層という語も
同等に使用される）は、可動電荷（キャリア）の利用可
能度に応じて、導電状態または絶縁状態になることがで
きる。ゲート電極に電位を印加すると、逆極性のキャリ
アがチャネルに引き寄せられるようになる。チャネル内
のキャリア密度はゲート電位と静電キャリア間反発力の
間の釣り合いによって決定される。キャリア濃度とゲー
ト電圧Ｖ_Gの間の関係を以下で導く。

【００２３】エンハンスメント・モードのデバイスにお
いて、ゲート電圧がない場合の分子レベルはソースおよ
びドレイン電極に対して安定した平衡状態にあり、分子
あたりの電子の数が奇数個の整数であるというものであ
る。この電荷状態において、層内の電子はＭｏｔｔ遷移
によって局在化される（ただし、ホッピング整数ｔと温
度Ｔの条件が満たされることを条件とする）。デバイス
はソース電極とドレイン電極の間の導通に関しては「Ｏ
ＦＦ」状態である。

【００２４】電位を単一（またはデュアル）ゲートに印
加した場合、これは層上に逆の符号の電荷を誘起する。
これが適切な符号のものであり、閾値（通常は、分子あ
たり０．１−０．１５個の電子または正孔である）を超
えている場合、分子層は導通状態にスイッチする。デバ
イスはこれで「ＯＮ」状態となる。

【００２５】エンハンスメント・モードのデバイスにお
ける「ＯＮ」状態の特徴は、チャネルの縁部に短い（１
個ないし数個の分子の幅に相当する）非導通領域が存在
することである。キャリアはこれらの縁部領域をトンネ
ル通過しなければならない。

【００２６】デバイスはキャリアが電子タイプである
か、正孔タイプであるかに応じて正電圧または負電圧の
いずれかによって、「ＯＮ」状態にスイッチする２つの
形態で作成することができる。これらの形態はｎ型およ
びｐ型チャネルのＭＯＳＦＥＴと類似したものであり、
同様な態様でＣＭＯＳ回路構成で使用することができ
る。

【００２７】デバイスの第２の実施の形態、すなわちモ
ノクロモフォル単層構成−デプリーション・モードはデ
プリーション・モード半導体ＦＥＴに類似したものであ
る。デバイスにおける分子の特性は、ゲート電位が存在
しない場合に、奇数個の整数の電子を有する電子的構成
が安定していないが、分子層がイオン化して、正孔（ｐ
型）または電子（ｎ型）０．１−０．１５個程度のキャ
リア濃度をもたらすというものである。このデバイスは
この場合に、「ＯＮ」状態である。

【００２８】適切な符号（ｐ型では正、ｎ型では負）お
よび大きさのゲート電位を印加すると、固有のキャリア
濃度が除かれ、層はＭｏｔｔ絶縁「ＯＦＦ」状態に戻
り、分子あたりの電子の数は奇数個の整数となる。それ
故、このデバイスは本質的に「ＯＮ」であり、デプリー
ション・モードのＦＥＴと同様、これを「ＯＦＦ」状態
とするためにはゲート電位を必要とする。デプリーショ
ン・モードのデバイスはＣＭＯＳと両立するものではな
いが、各種のＤＲＡＭメモリ・セル回路と両立するもの
である。デプリーション・モードのデバイスで考えられ
る技術的な利点は、これが「ＯＮ」状態である場合に、
導電チャネルの縁部に絶縁領域がないことである。その
代わり、「ＯＦＦ」状態である場合に、チャネルの縁部
に導通領域が存在するが、これはチャネルを短くする以
外の物理的効果を持っていない。

【００２９】第３の実施の形態、すなわちモノクロモフ
ォル多層構成−エンハンスメント・モードを図３に示
す。単一層ではなく、チャネルは結晶質または非晶質の
多層分子アセンブリからなっている。エンハンスメント
・モードのデバイスにおいて、ゲート電圧は、分子固体
の表面に単一分子層程度の幅の導通層を誘起する。それ
故、導電チャネルは単一層の場合に形成されるものとき
わめて類似したものとなる。ブレークダウン電圧、「Ｏ
ＦＦ」状態から「ＯＮ」状態へスイッチするのに必要な
ゲート電圧、線形および非線形両方の領域における「Ｏ
Ｎ」コンダクタンス、チャネル縁部における絶縁領域の
幅、およびこの縁部領域を通るトンネリングの割合は、
単層エンハンスメント・モードのデバイスのものと同様
でなければならない。多層導電体を絶縁状態にスイッチ
することはできないから、多層デプリーション・モード
のデバイスを作ることはできない。

【００３０】さらに、第４の実施の形態、すなわちマル
チクロモフォル単層構成−エンハンスメント・モードは
２つ以上のクロモフォルないしレドックス・センタを有
する分子を用いるのが有利である。マルチクロモフォル
・デバイスを、バイクロモフォルすなわち２成分分子の
形態で図４に示す。マルチクロモフォル・デバイスは本
質的に、４端子デバイスであり、２つの独立したゲート
電圧を有している。簡単にいえば、バイクロモフォル・
デバイスは次のように機能する。分子を構成する２つの
クロモフォルはレドックス対を形成する。もっとも簡単
な仮定は、Ｖという１つの分子がソース−ドレイン・フ
ェルミ・レベルに関して−ε_Iのエネルギーレベルを有
しており、Ｃという他方がε_Iを有しているというもの
である。

【００３１】ゲート電圧を一緒に結合した場合（共通ゲ
ートモード動作−デュアル・ゲート・デバイスで一般的
な）、デバイスはモノクロモフォルＭＴＦＥＴの動作と
類似した態様で動作する。ε_I／ｅまたは−ε_I／ｅのい
ずれかのゲート電圧が分子層をｎ型またはｐ型のキャリ
アをそれぞれ取得するのに必要な閾値とする。分子あた
り０．１−０．１５のコンダクタンス閾値に必要なゲー
ト電圧は、モノクロモフォルの場合と同様、Ｃ_molの計
算によって決定される。

【００３２】しかしながら、異なるモードの動作につい
ては、ゲートがソースおよびドレイン（同じ０ボルトに
あるものとする）に関して逆の極性である場合、エネル
ギーにおいてＣレドックス・センタを押し上げ、Ｖレド
ックス・センタを押し下げる極性は、層を絶縁状態に維
持する。しかし、ＣおよびＶのレベルを同時にプッシュ
する、一般に２ε_Iよりも大きい積分電位に対する閾値
における逆の極性は、キャリアをＶセンタからＣセンタ
へｎ型のキャリアを注入し、かつＣセンタからＶセンタ
へｐ型のキャリアを注入し始める。この場合も、コンダ
クタンス閾値は容量を考慮して制御される。

【００３３】バイクロモフォル・デバイスはその「Ｏ
Ｎ」状態および「ＯＦＦ」状態を制御する濃い位相空間
を有している。大きな潜在的な利点は、異なるモードに
おいて、ゲートを接続するモードだけによってＣＭＯＳ
回路を実現できることであり、別個なｎ型およびｐ型の
デバイスは必要ない。

【００３４】分子Ｍはいくつかの形態をとることがで
き、かつ各種の化学的性質を有している。もっとも単純
な形態において、これらはヘム族などの分子である（た
とえば、ＦｅはＦｅ²⁺状態とＦｅ³⁺状態の間で切り替わ
る）。より複雑な「分子」は（Ｘ⁺ ＴＣＮＱ^-）などの
電荷移動錯体を含んでいる（ただし、Ｘはアルカリ金属
であり、ＴＣＮＱは有機テトラシアノ−ｐ−キノジメタ
ンであり、ＴＣＮＱは正孔の注入によりＴＣＮＱ^-とＴ
ＣＮＱの間で切り替わる活性成分である）。

【００３５】より一般的には、エンハンスメント・モー
ドのデバイスのための錯体は次のものを含むことができ
る。

【００３６】１）正孔ベースの系Ｘ⁺Ａ^-（ただし、Ａは
有機アクセプタ（ＴＣＮＱおよびＣ₆₀はその例である）
であり、Ｘはアルカリ金属である）

【００３７】２）電子ベースの系Ｄ⁺Ｙ^-（ただし、Ｄは
有機ドナー（たとえば、テトラチオフルバレンＴＴＦ）
であり、ＹはＢｒのようなハロゲンである）

【００３８】３）正孔または電子ベースの系Ｄ⁺Ａ^-（た
だし、Ｄは有機ドナー（たとえば、ビス（エチレンジチ
オ）−テトラチオフルバレンＢＥＤＴ−ＴＴＦ、および
Ｎ、Ｎ、Ｎ'、Ｎ'−テトラメチル−ｐ−フェニレンジア
ミンＴＭＰＤ）であり、Ａは有機アクセプタ（ＴＣＮＱ
など）である）

【００３９】分子Ｍに対する有用な材料として導電性ポ
リマを排除する知られている理由はない。

【００４０】本発明のデバイスをさらに説明するため
に、ｐ型エンハンスメント・モードの図１のデバイスを
考える。ゲート電位が存在していない場合、層１０の分
子はＭｏｔｔ絶縁状態である。このｐ型エンハンスメン
ト・モードのデバイスにおいて、十分な負電圧がゲート
に印加されている場合、分子は正電荷を帯び、Ｍｏｔｔ
絶縁体から金属状態にスイッチし、それ故、ソースとド
レインの間の導通を可能とする。このデバイスにおい
て、層１０に適切な材料としては、アルカリ金属とＴＣ
ＮＱの電荷移動錯体などがある。

【００４１】一方、図１のデバイスがｎ型エンハンスメ
ント・モードのデバイスである場合には、ゲート電位が
ないときに、層１０の分子は同様にＭｏｔｔ絶縁状態と
なる。十分な正電圧がゲートに印加されている場合に
は、分子は負電荷を帯び、Ｍｏｔｔ絶縁体から金属状態
にスイッチし、それ故、ソースとドレインの間の導通を
可能とする。このデバイスにおいて、層１０に適切な材
料としては、ＴＴＦとハロゲンの電荷移動錯体などがあ
る。

【００４２】図１のデバイスがｐ型デプリーション・モ
ードのデバイスである場合、ゲート電位がないときに、
層１０の分子は金属性導電状態であり、十分な電圧がゲ
ートに印加されている場合、分子は正電荷を帯び、絶縁
状態にスイッチする。

【００４３】外部電位がないときに、デバイスが「ＯＦ
Ｆ」状態のままであり、電子ではなく、正孔が導電状態
（すなわち、「ＯＮ」状態）における電荷キャリアであ
る状況を使用して、本発明のデバイスの特性を説明す
る。絶縁状態および導通状態におけるデバイスの特性を
説明し、かつ電荷キャリアを外部ゲート電圧によって変
調できるようにする機構も説明する。デバイスの金属−
絶縁体遷移は「ＯＮ」状態と「ＯＦＦ」状態の間でのス
イッチングを可能とする。

【００４４】まず、デバイスの「ＯＦＦ」状態がＭｏｔ
ｔ絶縁状態であることを実証するために、平衡状態にお
いて、以下の式１が満たされることを条件として、平均
して、アレイ内のサイトあたり１個の電子があるように
デバイスを設計する。運動エネルギーを無視すると、す
べての電子は、図５に示すように、リード線の隣接する
フェルミの海のフェルミ・レベルよりも低いエネルギー
ε_Iに存在するように定められる単一の縮退エネルギー
・レベルを占める。強く相関されている層の分子内の電
子は、互いに接近すると、強いクーロン反発力を受け
る。特に、２つの電子が単一のサイトにあることを認め
る状態は、きわめて高いエネルギーＵ（Ｕ＞＞ｋ_BＴ、
またはその他任意のエネルギー尺度）を有する。その結
果、このような状態で二重占有が効果的に認められない
ものとなり、リード線内の電子はアレイ内に侵入した
り、あるいはこれを貫通することができなくなる。換言
すると、サイトにおける何らかの二重占有を可能とする
状態はＵ程度のギャップ（図５）によって排除される。
系は熱平衡状態でＭｏｔｔ絶縁体のままであるが、下記
を条件とする。 ｋ_BＴ＜＜ε_IおよびＫ_BＴ＜＜Ｕ−ε_I （１）

【００４５】ドレイン−ソース電圧を印加しても、系を
金属状態に簡単に移すことはできない。図７は負バイア
ス電圧Ｖ_DS＝−Ｖが存在する場合の系に対する電子エネ
ルギー図を示す。（ＣＭＯＳに適用した場合には、これ
は重要な点である。）実際には、負のドレイン−ソース
電圧はドレイン端部に近いアレイ内の電子のレベルを上
げる。ドレイン電極に近づくと、図７における静電エネ
ルギーの変動は、次の分析式にほぼしたがうものとな
る。

【数１】 u_Gはゲート電圧、δ_yはドレイン電極からの距離、ｄは
ドレイン電極（無限に近い薄いシートであるとする）と
ゲート電極（無限の薄いシートであるとする）との間の
距離であり、誘電率は単位値（unity）としてとってい
る。この近似式の平方根の特異性は図７の数値解で明ら
かであろう。

【００４６】上記の計算は単位誘電率を想定している。
一様な誘電率εを導入した場合には、図７の絶縁体内部
の電圧変動は係数εだけ減少し、電極表面における電位
のジャンプが現れる。この改変された図は以下の検討を
変えるものではない。

【００４７】ドレインに近い分子エネルギー・レベルの
上昇に関わりなく、 ｅ｜Ｖ_DS｜＜Ｕ−ε_I （図７に示したパラメータによって満たされる）という
条件の下では、系内のハバード障壁のため、アレイとド
レインまたはソースの間の電子移動は認められない。イ
オン化レベルにおける電子に関しては、アレイから左側
にあるソースへの電子の移動は中間プロセスにおいて二
重占有のある状態を呼び出さなければならず、これはＵ
程度のエネルギーを必要とする。また、電子がドレイン
からアレイ内の親和レベル（上側ハバード帯）へトンネ
ル通過することは不可能であるが、これはドレインのフ
ェルミ・レベルが上側ハバード帯よりも依然低いためで
ある。それ故、式（３）の条件が満たされている限り、
系はＭｏｔｔ絶縁体のままである。層の連続モデルを非
連続のものと置き換えても、上記は量的に変わるもので
はない。

【００４８】重なっているゲート電極と基板の間に負電
圧を印加することにより、イオン化エネルギー・レベル
（下側ハバード帯）がリード線のフェルミ・レベルより
も上にシフトすると、アレイは金属状態にスイッチしよ
うとする。所与のゲート電圧におけるアレイ内の利用可
能な電荷キャリアの実際の密度も、アレイ内のクーロン
相互作用によって左右される。

【００４９】デバイスに負のゲート電圧−Ｖ_G（Ｖ_G＞
０）がかかっており、系が平衡状態のままであると仮定
する。ソース−ドレインのフェルミ・レベルに関してキ
ャリア密度ｅ（Ｖ_G−ε_I）がゼロの場合における層のイ
オン化レベルが正になった場合、アレイ内の電子がリー
ド線に放出され、層を正に荷電する傾向がある。この荷
電傾向は層内での静電エネルギーの蓄積によって妨げら
れる。分子あたりの総電子レベルは次のように書き表す
ことができる。

【数２】 ただし、δは分子あたりの端数の（fractional）正電荷
（０＜δ＜１）、Ｃ_molは次式によって定義されるもの
である。

【数３】

【００５０】式（５）において、Ｖ_totはｒ_iにおいて分
子から始まるｒ₀における分子上の総（直接＋誘起）電
位である。

【００５１】ｒ₀における分子からの誘起電位自体は式
（５）には含まれておらず、この電位はε_Iを再正規化
するように作用するが（これはε_Iをその気相値（gas-p
hasevalue）から下げる）、式（４）の２番目の項には
寄与しない。再正規化効果はε_Iの値に定義されるもの
と考えられる。

【００５２】両方の領域の誘電率が同じで、図１に示し
た単一ゲートの場合にεに等しい場合、式（５）は次の
ように書き表すことができる。

【数４】 ただし、分子層をｘｙ平面にあるものと定義し、Ｒ_mol
は層内の分子の半径である。

【００５３】分子間分離度ａ_molが分子−表面間距離よ
りも遙かに小さい場合、Ｃ_molの連続限界（continuum l
imit）Ｃ_contに達する。この場合、次のような標準的な
結果が得られる。

【数５】 ただし、ｎは単位面積あたりの分子の濃度である。

【００５４】式（６）をε_ox＞＞εである高誘電関数酸
化物の場合に、他の限界に使用することもできる。ｄ_ox
＋Ｒ_molという量は分子半径Ｒ_mol自体まで減少し、式
（６）は次のようになる。

【数６】

【００５５】厳密にいえば限界Ｒ_mol＞＞ｄ_oxだけで正
確なものである式（６）と式（８）の間の近似補間式
が、式（６）のｄ_oxを

【数７】 で置換することによって得られる。式（９）は図１のｄ
_oxの任意の値に対してＣ_molを近似的に予測するのを可
能とする。

【００５６】図８は分子アレイが稠密にパックされた単
層である場合のＣ_molの値を、それぞれａ_molに対するｄ
＝ｄ_ox＋Ｒ_molまたは＝Ｒ_molの比の関数として示す。比
ｄ／ａ_molは式（８）の場合に２分の１未満であり、Ｃ
_molが式（７）の連続限界よりもかなり大きいことを示
す。

【００５７】図２に示したデュアル・ゲート構成の場
合、分子あたりの総静電エネルギーに対する式（４）は
依然保持されるが、分子あたりのキャパシタンスが次の
ように変更されていることを除く。

【数８】 ただし、ｐは無限数の画像電荷を総計するすべての整数
にわたるものである。Ｃ_molの値を図８にプロットし
た。

【００５８】δに関して式（４）を最小化すると、ゲー
ト電圧Ｖ_Gを分子あたりのキャリアの端数δに接続する
式として次式が得られる。 Ｖ_G＝Ｖ_T＋ｅδ／Ｃ_mol したがって、Ｖ_T＝ｅ^-1ε_Iは分子層内の電荷キャリアの
比ゼロ濃度を得るために必要な最小ゲート電圧を定義す
る。適切に「ＯＮ」（金属）状態になるのに必要なキャ
リアの典型的な端数としてδ＝０．１５をとった場合
（銅酸塩データに基づいて）、図８と式（６−１０）と
ともに式（１１）を使用すると、各種のパラメータ・セ
ットに対して必要な「ＯＮ」ゲート電圧を指定すること
ができる。０．２５ｅｖ（３００Ｋにおいて〜１０ｋ_B
Ｔ）程度のε_Iの値が認められる。単一ゲート構成およ
びデュアル・ゲート構成に関するこれらの結果を表Ｉお
よび表ＩＩに示す。

【００５９】 表Ｉ（路離：Å） ｄ Ｒ_mol ａ_mol ε ε_ox δ Ｖ_G ^ES(Ｖ) Ｖ_G(Ｖ) 20 5 10 4 20 0.15 0.428 0.678 20 5 10 4 100 0.15 0.228 0.478 20 5 15 4 10 0.15 0.271 0.521 20 10 20 4 10 0.15 0.214 0.464 20 10 20 4 100 0.15 0.103 0.353 20 10 30 4 10 0.15 0.080 0.330 表ＩＩ（路離：Å） ｄ ａ_mol ε δ Ｖ_G ^ES(Ｖ) Ｖ_G(Ｖ) 20 10 4 0.15 0.488 0.738 20 15 4 0.15 0.187 0.437 20 20 4 0.15 0.085 0.335

【００６０】これらの結果を０．４Ｖないし０．８Ｖの
ゲート電圧に対して動作が可能であることを示すものと
して要約することができる。Ｕが１−２ｅｖ程度である
とすると、このような範囲はゲートがソース−ドレイン
電圧によって駆動される場合に、式（３）が満たされ、
妥当な設計の場合に、提案されているデバイスが記述さ
れたとおりに機能できることを示すのに妥当なものであ
る。

【００６１】アレイの連続処理に依存する工学的解析を
後で行うために、以下の定義を便宜上導入する（ｎ＝ア
レイ内の単位面積あたりの分子の濃度）。 Ｃ'_T＝ｎＣ_mol （１２ ） Ｑ'_h＝ｎｅδ （１３ ）

【００６２】また、正孔の最大利用可能数がδ≦１によ
って限定されることも注目に値する。換言すると、アレ
イ内の正孔濃度はゲート電圧Ｖ_G≧Ｖ_T＋ｎｅ／Ｃ'_Tに対
するｎにおいて不変である。この事実をより明確に示す
ために、Ｖ⁰ _GをＶ_T＋ｎｅ／Ｃ'_Tと定義し、式（１１）
を次のように書き直す。

【数９】 O０６３】デバイスの導電チャネル全体にわたって正孔
の分布が一様であると想定して、閾値電圧Ｖ_Tが導かれ
たことに留意されたい。デバイスがソースからドレイン
までのチャネル全体にわたって厚さが変動するスペーサ
を有している場合には、これは正しいものではなくなる
こととなる。正孔の分布は有限のドレイン−ソース・バ
イアスが印加された場合にも変動する。この後者の場
合、導電チャネルを通過する電流が存在することによっ
て、状況はさらに複雑となる。また、静電エネルギーの
式、式（４）を書くに当たり、両側のアレイ−リード接
点におけるエッジ効果を無視したが、これについては以
下で詳細に検討する。

【００６４】エッジ効果を無視したことに加えて、上記
においては、分子間ホッピング整数ｔも無視した。ｔが
分子層に関して〜１００ｍｅＶよりも大幅に大きいとは
考えられず、運動エネルギー効果（〜ｔ）が表Ｉで演繹
されるエネルギーの尺度で小さいものであり、したがっ
て、Ｍｏｔｔ遷移ＦＥＴの最初の処理で妥当に無視でき
ると考えられる。

【００６５】適切なゲート電圧を印加することによっ
て、相関電子系を「ＯＮ」状態から「ＯＦＦ」状態に、
あるいはその逆にすることが可能となる。ドレイン−ソ
ース電圧が存在する場合の金属状態における電流電圧特
性を検討する。

【００６６】線形領域の場合、最初に、デバイスは低い
ドレイン−ソース電圧Ｖ_DSにあると考える。この条件の
下で、ゲート−アレイ・バイアス、したがって電荷（正
孔）分布はソース１４からドレイン１６までの導電チャ
ネル全体にわたってほぼ一様である。系の移動電荷密度
はほぼ式（１４）によって与えられる。

【００６７】Ｖ_DSによって駆動される定常電流はｙ軸
（すなわち、ソース−ドレイン方向）に沿って流れる。
それ故、オームの法則を次のように書くことができる。

【数１０】 ただし、μ_h＝ｅτ／ｍ_hは正孔移動度で、一定であると
想定される。それ故、所与のゲート電圧において、一定
のチャネル・コンダクタンスＧ_L＝∂Ｉ_DS／∂Ｖ_{D S}が存
在している。式（１５）におけるＶ_Gに対する依存度は
アレイ内の利用可能な移動正孔のみによるものである。
式（１４）に関する検討で上述したように、その点でア
レイの帯域が空となり、これが周知の（Ｍｏｔｔではな
い）絶縁体となる正孔密度の上限（サイトあたり正孔１
個）がある。最大チャネル・コンダクタンスは、したが
って、δ＝０とδ＝１の間に生じる。

【００６８】非線形領域において、ゲート電圧Ｖ_Gに比
較して無視できるまで、ドレイン−ソース電圧の値が増
加した場合、上記の分析はもはや維持できなくなる。有
限のドレイン−ソース電圧は導電チャネルに沿った電位
分布を変えるように作用する。したがって、ゲートとチ
ャネルの間の電圧、および実際の電荷密度はソースから
ドレインへ進む位置ｙの関数となる。特に、ドレインに
ソースに関してマイナスのバイアスがかかっている場
合、閾値充電電位は上がり、利用可能な正孔密度を下げ
る。

【００６９】任意のＶ_DSに対する電流電圧特性を定性的
に示すには、半導体デバイス物理で広く使用されている
いわゆる緩慢チャネル近似（gradual channel approxim
ation）が使用される。この近似は電流方向の電界がア
レイに対して垂直な電界よりも遙かに小さい（しかも、
緩やかに変化する）と想定している。この近似内で、
（定常）チャネル電流の関数としての、チャネルに沿っ
た増分電圧降下は次のように表される。 Ｉ_DS∂ｙ＝μ_hＷＱ'_h(ｙ)∂Ｖ_y （１６） ただし、Ｑ'_h（ｙ）はチャネル内の位置ｙにおける正孔
密度であり、ソースからドレインに向かって変化する。
この場合も、銅酸塩データから演繹されるように移動度
μ_hが一定であると想定している。ドレインにマイナス
のバイアスがかかっており、Ｖ＞０でＶ_DS＝−Ｖである
場合、緩慢チャネル近似の範囲内で、分子あたりの正孔
の端数はチャネルに沿った位置ｙにおけるサイト依存閾
電圧としてＶ_TをＶ_T＋Ｖ_rと置換し、Ｖ_yが（０，Ｖ）の
間で変動するものとして式（１１）によって近似的に表
すことができる。位置ｙにおけるチャネルに沿った単位
長さあたりの総電荷キャリア密度は次式で与えられる。 Ｑ'_h(ｙ)＝Ｃ'_T(Ｖ_G−Ｖ_T−Ｖ_y) （１７ ）

【００７０】式（１７）と式（１６）を組み合わせるこ
とにより、次式のような一様な電流Ｉ_DSの関数として、
チャネル内の任意の位置ｙにおける電位Ｖ_yを評価する
ことが可能となる。

【数１１】 O０７１】ソース−ドレインチャネルに沿ったＶ_yおよび
Ｑ'_h（ｙ）の変化を、中程度のバイアス電圧および強い
バイアス電圧に関してそれぞれ図９および図１０に示
す。さらに、集積経路をソースからドレインへのチャネ
ル全体に延ばすことによって、電流を次式のように印加
電圧の関数として表すこともできる。

【数１２】

【００７２】電流Ｉ_DSはドレイン−ソース電圧Ｖ_DS（＝
−Ｖ）の非線形関数となる。ドレインが負にバイアスさ
れる場合、電流はＶ_DSの値の増加とともに緩やかに増加
し、結局、−Ｖ_DS＝Ｖ_sat＝Ｖ_G−Ｖ_Tにおいて最大値に
達し、次式のようになる。

【数１３】

【００７３】周知のＭＯＳＦＥＴの場合と同様、式（１
７）から明らかなように、ドレインに−Ｖ_satのバイア
スがかけられている場合、ドレイン電圧は（Ｑ'_h（Ｌ）
＝０）の結果として移動電荷（正孔）が利用できなくな
るドレイン端部に近い相関電子における負のゲート電圧
の効果を正確に打ち消す。

【００７４】ドレインにさらにバイアスがかけられ、｜
Ｖ_DS｜＞Ｖ_satとなると、図１０に示すようにキャリア
が利用できないドレイン電極の近くで、いわゆるピンチ
オフ領域が観察される。チャネル内の電流は強い電界が
かかるピンチオフ領域の両端に電荷キャリアを注入する
ことによって維持される。電流の大きさは、式（１９）
に示すように減少するのではなく、シリコンＭＯＳＦＥ
Ｔに関連して周知の負帰還現象によってＩ_satに、ある
いはその少し上に維持される。ピンチオフ領域の幅が広
くなりすぎると、電流は減少し、ピンチ領域自体が消滅
する。図１１は様々なゲート電圧における電流−電圧特
性を示す。図１１において、δ＝０．１−０．５（下の
曲線から上の曲線）である。曲線における電流ＩＤＳお
よび電圧Ｖ_DSはそれぞれＩ_O＝Ｇ_TmaxＶ₀およびＶ₀＝ｅ
／Ｃ_molに関して増減する。ゲート電圧はエンハンスメ
ント・モードのデバイスにおいてマイナスであり、その
値は下の曲線から上の曲線へ移動するにしたがって増加
し、一方、デプリーション・モードにおいてはプラスと
なり、下の曲線から上の曲線に向かって減少する。

【００７５】式（２）からわかるように、飽和領域Ｉ
_satにおける正孔電流はゲート電圧にしたがって二次式
で変化する。ゲート電圧がさらにマイナスとなると（あ
るいは、Ｖ_Gが増加すると）、ドレイン飽和電圧Ｖ_satお
よびチャネル内の利用可能電荷キャリアの両方が、Ｖ_G
にしたがって線形に増加する。したがって、Ｇ_T＝∂Ｉ
_{sa t}／∂Ｖ_Gによって規定される相互コンダクタンスはし
たがって、次式のようにゲート電圧の線形関数となる。

【数１４】 ただし、Ｉは電荷キャリアに対する平均自由行程を指
し、ｎ_h＝ｋ_f ²／４πは層内の正孔濃度であり、ｋ_fは対
応する波数ベクトルである。Ｉが数分子間距離程度の系
の場合、相互コンダクタンスＧ_Tは数量子のコンダクタ
ンスとなる。１量子のコンダクタンスｅ²／ｈが約２６
ｋΩに対応しているため、典型的な飽和相互コンダクタ
ンスはしたがって、数キロオームに対応している。

【００７６】小さいドレイン・バイアスがかかった線形
領域において、キャリア密度δが正孔１個／分子に達し
た場合に、系が従来のバンド絶縁体になるため、Ｖ_Gが
増加したときに相互コンダクタンスが無限に増加できな
いことにも留意されたい。それ故、Ｇ_Tはドーピング０
＜δ₀＜１の中間値のどこかで最大値に達する。平均自
由行程が数分子間距離程度であると想定すると、最大コ
ンダクタンスは次式程度、すなわち数ｋΩとなる。

【数１５】

【００７７】最後に、正のバイアス電圧がドレインに印
加された場合（Ｖ_DS＞０）、ピンチオフ領域は考えられ
ず、正のバイアス電圧がかかっている場合に、電流電圧
曲線に飽和領域は存在しない。しかしながら、ゲートお
よびドレインの電圧の組合せ効果が強くなりすぎた場合
に、正孔密度がドレイン端部に近傍のチャネルにおいて
上限に達する可能性がある。このような限度を超える
と、電流は急速に減少し、系は最終的に従来のバンド絶
縁体になる。

【００７８】ｐ型エンハンスメント・モードのデバイス
の特性に注目したが、ｎ型エンハンスメント・モードの
デバイスに対する分析を同じようにして行うことができ
る。しかしながら、この後者の場合、エネルギー図は図
６に示すように、ｐ型デバイスのものに比較して逆のも
のとなる。換言すれば、上側ハバード帯が金属−絶縁体
のスイッチングに関与し、正孔ではなく電子が電荷キャ
リアとなる。同様に、デバイスはゲート電圧ゼロにおい
て「ＯＦＦ」状態であり、十分大きい正ゲート電圧が印
加された場合に、「ＯＮ」状態となる。

【００７９】低いＶ_DSにおいてチャネルを金属状態にバ
イアスするＶ_Gで導通している場合、非導通であるエッ
ジを通るトンネル状態が全体的なデバイスの導電度を制
限する。この効果の連続した分析を次のように行った。

【００８０】図１２において、典型的なゲート電圧がま
ず印加され、チャネルが依然絶縁状態である（δ＝０）
場合の、チャネルにおける電位分布がプロットされてい
る。両端における電位の変動はほぼ次式によって記述さ
れる。

【数１６】 ただし、δ_yはソース（または、ドレイン）電極から測
定した距離であり、ｄは分子層とゲート電極の間の間隔
である。チャネルが導通したとしても、δ_yが電極にき
わめて近い限り、式（２５）は正しいものである。した
がって、小さい絶縁領域がソース電極とドレイン電極に
近い分子層の縁部に考えられる。

【００８１】図１３は縁部における絶縁領域の幅を決定
する位相図を示す。所与のゲート電圧Ｖ_Gでの平衡状態
において、分子層の導通部分は電位−Ｖ_Tを受ける。位
相図はｙ_e／ｄ−Ｖ_G／Ｖ_Tのパラメータ空間で描かれて
いる（ただし、ｙ_eは絶縁エッジ領域の幅である）。図
１３から、まず、中程度のバイアス電圧および強いバイ
アス電圧に関して、絶縁領域が分子１個または２個の直
径内だけに限定される傾向があることに留意されたい。
一方、層全体は閾電圧Ｖ_Tよりも低いゲート電圧Ｖ_Gに対
して絶縁状態となり、ゲート電圧Ｖ_Gが情報からＶ_Tに近
づくと絶縁領域は急激に大きくなり、ゲート電圧が閾電
圧よりも十分大きくなって、絶縁エッジ領域の負の効果
を回避することを明確に示す。たとえば、Ｖ_G＝２Ｖ_Tの
場合、エッジ領域は幅２０Åスペーサに対して〜１０Å
となる。

【００８２】エッジ領域が一般に、分子１個または２個
の距離程度であるのに対し、電荷キャリア（正孔）に対
するバリアが

【数１７】 であるから、トンネル状態が簡単に生じ、エッジ領域は
デバイスが機能するのにきわめて限定された効果を有す
るだけであると考えられる。

【００８３】電荷キャリアがエッジ領域において三角形
のバリアに面しており、有効電界がε＝Ｖ_G／ｙ_e（ただ
し、ｙ_eは図１３の位相図によって決定される最大バリ
ア幅である）であると想定すると、バリアを通るトンネ
ル・コンダクタンスは簡単に計算され、次式のように書
き表すことができる。

【数１８】

【００８４】コンダクタンスの大きさの程度を予測する
ために、ε_f＝０．５ｅＶという値およびデバイス幅Ｗ
＝１００ｎｍを想定する。パラメータの好ましくない選
択、すなわちε_I＝０．５ｅＶ、Ｖ_G＝１．０Ｖ（図１２
からわかるように、ｄ＝４０Åに対して

【数１９】 ）であるとしても、トンネル・コンダクタンスを〜３ｅ
²／ｈ程度の大きさとなると予想できる。一方、ε_I＝
０．２５ｅＶおよびＶ_G＝０．６Ｖをとることにより、
バリア幅はｄ＝３０Åに対して

【数２０】 、およびコンダクタンスは〜２５ｅ²／ｈに達する。

【００８５】トンネル・コンダクタンスをより正確に分
析するには、式（２５）に示すようなエッジ領域におけ
る現実的な電位の変動、およびＶ_im＝−ｅ²／２πεδ
ｙによって記述することのできる、影鏡像引力のバリア
低下効果の両方を考慮する必要がある。バリアの高さが
３（ｅＶ_G）^2/3（２ｅ²／εｄ）^1/2／２πという量だけ
低下すると考えられ、これはε_Iというバリア高さに比
較してきわめて顕著なものである。したがって、図１２
の位相図から決定されるように分子１個または２個の距
離のバリア幅の場合、影像引力はトンネル電流をさらに
増加させ、その結果、可能なエッジ効果を減少させる。
それ故、エッジ効果は本発明のデバイスが適正に機能す
ることに影響を及ぼす有意性をほとんど持っていないと
の結論が下される。

【００８６】単層相互コンダクタンス・スイッチの上述
のエンハンスメント・モード・タイプに加えて、デプリ
ーション・モード・タイプのデバイスも存在しており、
このデバイスにおいては、しかしながら、ゲート電位は
ソース電位およびドレイン電位の範囲外にあり、ＣＭＯ
Ｓ用途には適さないものとなっている。しかしながら、
デプリーション・モード・タイプは各種のＤＲＡＭメモ
リ・セルの設計と親和性のあるものであり、デプリーシ
ョン・モードのデバイスは有用なものとなると考えられ
る。

【００８７】ｐ型のデプリーション・モードのデバイス
は分子エネルギー・レベルε_Iをマイナスとすることに
よって実現されるので、分子はゲート電位が存在しなく
てもイオン化する傾向がある。ゼロ−Ｖ_Gキャリア電位
はＶ_G＝０として式（１１）によって制御される。 ε_I＝−δ／Ｃ_mol

【００８８】δ＝０．１５という「ＯＮ」正孔濃度の場
合、ε_Iの必要な値は表Ｉの第７欄から読みとることが
できる。

【００８９】ゲート電圧をマイナスとすることによっ
て、デバイスを「ＯＦＦ」とすることができる。必要な
電圧の揺れは表Ｉの最後の欄のものと同じである。

【００９０】したがって、ε_Iの異なる調整およびゲー
ト電圧のシフト（キャリア濃度から式（１１）によって
決定される）とは別に、デバイスは図１１の特性にした
がって作動する。

【００９１】デプリーション・モードのデバイスの利点
はチャネルのエッジにトンネル・インピーダンスがない
ことである。ゲート電界が存在しない場合に、チャネル
が「ＯＮ」なのであるから、金属電極によって選別され
る、エッジにおける分子は常に「ＯＮ」状態である。し
たがって、チャネルの他の部分が「ＯＮ」であるか、
「ＯＦＦ」であるかに関わりなく、エッジの分子は導通
し、「ＯＦＦ」状態においては、チャネルをわずかに短
くするように作用するだけである。メモリに適用した場
合、この利点が決定的なものとなることが判明した。

【００９２】単一ゲート・デバイスの製造に当たり、金
属電極および酸化物（存在している場合）はホット・プ
ロセスで形成されると考えられる。次いで、分子層が標
準的な自動アセンブリ・プロセスによって塗布される。
この酸化物プロセスは２Ｄ技術に限定されるが、これは
この上に次の層を付着させる際に他の酸化物のホット・
プロセスが生じた場合に、分子層が「クッキング」され
てしまうからである。

【００９３】デュアル・ゲート・デバイスはポリイミド
などの有機絶縁体を使用して、全有機物プロセスで製造
される。このようなプロセスは多層構造を構築するのに
も使用することができる。１００ｎｍのゲート（１００
かける１００分子程度のアレイ）および３２層の場合、
１０¹¹ビット程度の記憶容量が実現可能であり、この容
量は従来の技術的リソースに対する課題となっていた。

【００９４】デバイス内の導電チャネルを構成する分子
は単一層の形態であっても、あるいは、エンハンスメン
ト・モードのデバイスの場合には、ゲートにもっとも近
い分子層だけがチャネルを形成する微結晶ないし非晶質
の３Ｄ分子アレイの形態であってもよい。

【００９５】酸化物でよい絶縁体の表面は分子を受け入
れるように作成する必要がある。これは平坦で、ステッ
プ密度の状態である必要がある。この表面は清浄化さ
れ、特に単一層チャネル形態のデバイスの場合には、参
照することによって本明細書の一部となる"An Introduc
tion to Ultrathin Organic Films, from Langmiur-Blo
dgett to Self-Assembly", A. Ulman, Academic Press,
Boston (1991)およびJ.A. Tour他, J. Am. Chem. Soc,
117, 9529, 1995に記載されているような、その上に組
み立てられる分子との親和性にあわせて選択された活性
化学族によって調製される。

【００９６】分子を組み立てるプロセスは溶液、または
蒸着、または分子ビーム、またはその他のプロセスによ
って行われる。

【００９７】単一層の自動アセンブリは分子が表面に付
着すること、あるいはあらかじめ表面に付着されている
化学族に付着することを可能とするように分子に組み込
まれた化学族を利用して処理される。

【００９８】分子はラングミュア−ブロジェット・プロ
セスにより、あるいは表面をこれが溶解する溶液にさら
すことにより、あるいはその他の手段によって付着され
る。これにより、分子の稠密で、おそらくは配列された
層が、強く配向された態様で表面に付着される。分子
は、これらを表面に結合する化学族に加えて、ＭＴＦＥ
Ｔデバイスが機能する際に重要な役割を果たすレドック
ス活性センターを含んでいなければならない。

【００９９】単層チャネルを備えており、Ｍｏｔｔ遷移
によって作動する、Ｍｏｔｔ遷移電界効果トランジスタ
（ＭＴＦＥＴ）と呼ばれる３端子デバイスを説明した。
このデバイスは導通チャネルとして、電荷キャリア（正
孔または電子）が強く相関されている分子のアレイを使
用する。Ｍｏｔｔ遷移は金属−絶縁体の切換えを決定
し、外部ゲート電極によって制御されることが示されて
いる。それ以外の場合、デバイスは従来のシリコン・ベ
ースのＦＥＴと親和性のある電気的特性を有していると
思われる。「ＯＮ」状態は〜１０ｅ²／ｈという典型的
な相互コンダクタンスを有している。

【０１００】分子層の分子として考えられる候補を選択
する際の主な基準は（オンサイトの）クーロン反発力Ｕ
である。論理環境におけるＭＴＦＥＴの適正な動作に
は、デバイス環境におけるクーロン反発力Ｕが、半径の
範囲が０．５−１ｎｍの分子に対してそれぞれ少なくと
も１．５−０．７５ｅＶ程度である必要がある。

【０１０１】要約すると、Ｍｏｔｔ遷移電界効果トラン
ジスタは以下の特性と利点を有している。Ｍｏｔｔ遷移
デバイスは約４の格子間隔の比較的短い平均自由行程に
合わせるため高いキャリア密度を活用することを特徴と
している。シリコン技術におけるような純度が高く、配
列された材料が必要なく、製造プロセスが単純化され
る。デバイスは、＞１のキャリアが利用できることを条
件として、キャリア平均自由行程程度の絶対最小サイズ
で動作できる。それ故、４×４アレイ（たとえば、格子
間隔にも夜が４ｎｍ×４ｎｍ）程度の最小サイズを実現
できる。４×４アレイ内のキャリアの数はあらゆる時点
でキャリア２個程度であり、これもデバイスが機能する
下限に近いものである。この最小サイズは従来の最小サ
イズのＦＥＴを凌駕する１００というパッキング密度を
与える。「ＯＮ」抵抗はサイズによって左右され、コン
ダクタンスの数分の１、たとえば数ｋΩ程度であり、こ
れは論理およびメモリでの用途に適切なものであると推
定される。動作電圧は約０．５Ｖであり、これは室温に
おける雑音よりも依然高いものではあるが、オーミック
加熱を現在実施されているものよりも大幅に減らすもの
である。デバイスはｎ型およびｐ型で作成することがで
き、ＣＭＯＳ技術を実現することが可能となる。

【０１０２】デプリーション・モードに類似したデバイ
スはＣＭＯＳに適用するのに適していないが、ＤＲＡＭ
環境では適切なものである。ここでの利点は「ＯＮ」状
態でエッジ効果がないことであり、これは「ＯＦＦ」状
態に見え、無害である。デプリーション・モード構成の
選択は顕著なエッジ問題が存在する場合に利用可能な回
答である。

【０１０３】デバイスは、たとえば、標準的な自動アセ
ンブリ技術により液体から付着された単層を連続して付
着させ、次いで、その上に絶縁体および電極を付着させ
ることによって、図１４に示すように、スタック・アレ
イとして構築することができる。デバイスのアレイはｙ
−ｚ平面にあり、アレイのスタックはｘ方向にある（上
述のように）。このタイプのプロセスはデュアル・ゲー
ト全有機物形態のデバイスで特に実施できる。スタック
・アレイＤＲＡＭ技術で達成可能なビット密度は、設計
ルールの積極的に利用することにより、１０¹¹−１０¹²
の範囲になると考えられる。スタック・アレイ論理デバ
イスが実現可能である。分子内のＨＯＭＯ−ＬＵＭＯギ
ャップを横切る励起はデバイスの機能（有機ＬＥＤで顕
著な）に必要なく、デバイスの寿命を長くする。図１４
において、層２２は平坦な絶縁体であり、２４はスタッ
ク内のデバイスの間の干渉を防止する接地スクリーニン
グ平面である。単一ゲートタイプのスタック・アレイは
ゲート２０と隣接する第２の酸化物層１８'を除去する
ことによって形成される。

【０１０４】これらはすべて、上述したＦＥＴ技術に対
する多層（すなわち、低コストの）、低電力かつ小型の
製造を可能とするものである。これらは、既存のシリコ
ン技術を活用することでは結局満たすことのできない将
来の技術に規定された要件である。

【０１０５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１０６】（１）ソース電極と、ドレイン電極と、前
記ソース電極とドレイン電極の間に導通チャネルを有す
るゲート電極とを備えており、前記導通チャネルが少な
くとも１層の分子の２次元のアレイからなっており、前
記チャネルが絶縁スペーサ層によって前記ゲート電極か
ら分離されており、前記分子がＭｏｔｔ金属−絶縁遷移
を受けることができる電界効果トランジスタ。 （２）前記分子が不安定な電子を含んでいるレドックス
・センタである、上記（１）に記載のトランジスタ。 （３）前記分子がＤ⁺Ｙ^-タイプ（ただし、Ｄ⁺は有機ド
ナーであり、Ｙ^-はハロゲン・イオンである）である、
上記（２）に記載のトランジスタ。 （４）前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は有機ド
ナーであり、Ａ^-は有機アクセプタである）である、上
記（１）に記載のトランジスタ。 （５）前記Ｄ⁺がＴＴＦであり、前記Ｙ^-がＢｒである、
上記（３）に記載のトランジスタ。 （６）前記Ｄ⁺がＢＥＤＴ−ＴＴＦであり、前記Ａ^-がＴ
ＣＮＱである、上記（４）に記載のトランジスタ。 （７）前記分子が不安定な正孔を含んでいるレドックス
・センタである、上記（１）に記載のトランジスタ。 （８）前記分子がＸ⁺Ａ^-タイプ（ただし、Ｘはアルカリ
金属であり、Ａは有機アクセプタである）である、上記
（７）に記載のトランジスタ。 （９）前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は有機ド
ナーであり、Ａ^-は有機アクセプタである）である、上
記（７）に記載のトランジスタ。 （１０）前記Ｘ⁺がアルカリ金属であり、前記Ａ^-がＣ₆₀
である、上記（８）に記載のトランジスタ。 （１１）前記Ｘ⁺がアルカリ金属であり、前記Ａ^-がＴＣ
ＮＱである、上記（８）に記載のトランジスタ。 （１２）前記Ｄ⁺がＴＭＰＤであり、前記Ａ^-がＴＣＮＱ
である、上記（９）に記載のトランジスタ。 （１３）前記絶縁スペーサ層が酸化物である、上記
（１）に記載のトランジスタ。 （１４）ソース電極と、ドレイン電極と、第１のゲート
電極と、前記ソース電極とドレイン電極の間に導通チャ
ネルを有する第２のゲート電極とを備えており、前記導
通チャネルが第１の絶縁スペーサ層によって前記第１の
ゲート電極から分離されており、かつ第２の絶縁スペー
サ層によって前記第２のゲート電極から分離されてお
り、前記分子がＭｏｔｔ金属−絶縁遷移を受けることが
できる電界効果トランジスタ。 （１５）前記分子が不安定な電子を含んでいるレドック
ス・センタである、上記（１４）に記載のトランジス
タ。 （１６）前記分子がＤ⁺Ｙ^-タイプ（ただし、Ｄ⁺は有機
ドナーであり、Ｙ^-はハロゲン・イオンである）であ
る、上記（１５）に記載のトランジスタ。 （１７）前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は有機
ドナーであり、Ａ^-は有機アクセプタである）である、
上記（１４）に記載のトランジスタ。 （１８）前記Ｄ⁺がＴＴＦであり、前記Ｙ^-がＢｒであ
る、上記（１５）に記載のトランジスタ。 （１９）前記Ｄ⁺がＢＥＤＴ−ＴＴＦであり、前記Ａ^-が
ＴＣＮＱである、上記（１７）に記載のトランジスタ。 （２０）前記分子が不安定な正孔を含んでいるレドック
ス・センタである、上記（１４）に記載のトランジス
タ。 （２１）前記分子がＸ⁺Ａ^-タイプ（ただし、Ｘはアルカ
リ金属であり、Ａは有機アクセプタである）である、上
記（２０）に記載のトランジスタ。 （２２）前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は有機
ドナーであり、Ａ^-は有機アクセプタである）である、
上記（２０）に記載のトランジスタ。 （２３）前記Ｘ⁺がアルカリ金属であり、前記Ａ^-がＣ₆₀
である、上記（２１）に記載のトランジスタ。 （２４）前記Ｘ⁺がアルカリ金属であり、前記Ａ^-がＴＣ
ＮＱである、上記（２１）に記載のトランジスタ。 （２５）前記Ｄ⁺がＴＭＰＤであり、前記Ａ^-がＴＣＮＱ
である、上記（２２）に記載のトランジスタ。 （２６）前記分子がマルチクロモフォルである、上記
（１４）に記載のトランジスタ。 （２７）前記分子がバイクロモフォルである、上記（２
６）に記載のトランジスタ。 （２８）前記第１の絶縁層が酸化物であり、前記第２の
絶縁層が酸化物である、上記（１４）に記載のトランジ
スタ。 （２９）前記第１と第２の絶縁層の前記酸化物が同じも
のである、上記（２８）に記載のトランジスタ。 （３０）前記第１と第２の絶縁層の前記酸化物が異なる
ものである、上記（２９）に記載のトランジスタ。 （３１）スタックした上記（１４）のトランジスタのア
レイ。 （３２）論理デバイスである、上記（３１）に記載のア
レイ。 （３３）メモリ・デバイスである、上記（３１）に記載
のアレイ。 （３４）スタックした上記（１）のトランジスタのアレ
イ。 （３５）論理デバイスである、上記（３４）に記載のア
レイ。 （３６）メモリ・デバイスである、上記（３４）に記載
のアレイ。

【図面の簡単な説明】

【図１】単一のゲートを有する３端子モノクロモフォル
単層Ｍｏｔｔ遷移電界効果トランジスタの略側面図であ
る。

【図２】デュアル・ゲートを有する３端子モノクロモフ
ォル単層Ｍｏｔｔ遷移電界効果トランジスタの略側面図
である。

【図３】単一のゲートを有する３端子モノクロモフォル
多層Ｍｏｔｔ遷移電界効果トランジスタの略側面図であ
る。

【図４】デュアル・ゲート４端子バイクロモフォル単層
Ｍｏｔｔ遷移ＦＥＴの略側面図である。

【図５】図に示したデバイスのエネルギー図であり、ｐ
型エンハンスメント・モードのデバイスの平衡状態にお
ける分子エネルギー・レベルを示す図である。

【図６】ｎ型エンハンスメント・モードのデバイスの平
衡状態における分子エネルギー・レベルを示す図であ
る。

【図７】電極およびチャネルを薄板として扱い、ゲート
電極が無限のものとして計算した、ゲートとソースが接
続されたｐ型デバイスに対するドレイン−ソース・バイ
アスＶ_DSの存在下でのチャネルに沿った分子エネルギー
・レベルのエネルギー変動を示すグラフである。

【図８】実線の曲線が単一ゲートの場合（均一誘電率ε
_ox＝ε）であり、破線の曲線がデュアル・ゲートの場合
である、連続層に対するキャパシタンスでのアレイ内の
分子あたりのキャパシタンスを示すグラフである。

【図９】Ｖ_sat＝０．５ＶおよびＶ_DS＝−０．２５Ｖで
弱くバイアスのかけられたドレインに対するソース−ド
レイン・チャネルに沿った電位の分布（実線）および正
孔キャリアの分布（破線）を示す電位分布のグラフであ
る。

【図１０】Ｖ_sat＝０．５ＶおよびＶ_DS＝−０．７５Ｖ
で｜Ｖ_DS｜＞Ｖ_satであり、ピンチオフ領域の幅がドレ
インに近い２ｎｍである場合のピンチ区間における電位
分布のグラフである。

【図１１】式（１４）によって決定されるソース端部ド
ーピングに対応するさまざまな電圧における電流Ｉ_DSと
ドレイン−ソース電圧Ｖ_DS（＝−Ｖ）のグラフである。

【図１２】チャネルの長さがＬ＝１００ｎｍ、酸化物ス
ペーサの幅がｄ_ox＝２０Åであると想定した場合の、キ
ャリア濃度ゼロにおいてＶ_G＝１Ｖの存在下でのチャネ
ルの電位分布のグラフである。

【図１３】ｄを分子層とゲートの間の距離とした場合
の、分子層における絶縁（「ＯＦＦ」）エッジ領域を示
す（ｙ_e／ｄ）と（Ｖ_G／Ｖ_T）の位相図である。

【図１４】本発明のデバイスのスタック・アレイの略断
面図である。

【符号の説明】

１０ チャネル １２ ２次元アレイ １４ ソース・リード線 １６ ドレイン・リード線 １８ 絶縁スペーサ ２０ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 49/00 (72)発明者 デニス・ニューンス アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ バーバリー・ロード 980 (72)発明者 チン・ゾウ アメリカ合衆国10562 ニューヨーク州オ ッシニング レークビュー・ロード 21

Claims (15)

【特許請求の範囲】
1. 【請求項１】ソース電極と、ドレイン電極と、ゲート電
   極とを備え、前記ソース電極とドレイン電極の間に導電
   チャネルを有し、前記導電チャネルが少なくとも１層の
   分子の２次元のアレイからなっており、前記導電チャネ
   ルが絶縁スペーサ層によって前記ゲート電極から分離さ
   れており、前記分子がＭｏｔｔ金属−絶縁遷移を受ける
   ことができる電界効果トランジスタ。
2. 【請求項２】前記分子が不安定な電子を含むレドックス
   ・センタである、請求項１に記載のトランジスタ。
3. 【請求項３】前記分子がＤ⁺Ｙ^-タイプ（ただし、Ｄ⁺は
   有機ドナーであり、Ｙ^-はハロゲン・イオンである）で
   ある、請求項２に記載のトランジスタ。
4. 【請求項４】前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は
   有機ドナーであり、Ａ^-は有機アクセプタである）であ
   る、請求項２に記載のトランジスタ。
5. 【請求項５】前記Ｄ⁺がＴＴＦ（テトラチオフルバレ
   ン）であり、前記Ｙ^-がＢｒイオンである、請求項３に
   記載のトランジスタ。
6. 【請求項６】前記Ｄ⁺がＢＥＤＴ−ＴＴＦ［ビス（エチ
   レンジチオ）−テトラチオフルバレン］であり、前記Ａ
   ^-がＴＣＮＱ（有機テトラシアノ−ｐ−キノジメタン）
   である、請求項４に記載のトランジスタ。
7. 【請求項７】前記分子が不安定な正孔を含んでいるレド
   ックス・センタである、請求項１に記載のトランジス
   タ。
8. 【請求項８】前記分子がＸ⁺Ａ^-タイプ（ただし、Ｘはア
   ルカリ金属であり、Ａは有機アクセプタである）であ
   る、請求項７に記載のトランジスタ。
9. 【請求項９】前記分子がＤ⁺Ａ^-タイプ（ただし、Ｄ⁺は
   有機ドナーであり、Ａ^-は有機アクセプタである）であ
   る、請求項７に記載のトランジスタ。
10. 【請求項１０】前記Ｘ⁺がアルカリ金属であり、前記Ａ^-
    がＴＣＮＱ（有機テトラシアノ−ｐ−キノジメタン）ま
    たはＣ₆₀である、請求項８に記載のトランジスタ。
11. 【請求項１１】前記Ｄ⁺がＴＭＰＤ（Ｎ，Ｎ，Ｎ'，Ｎ'
    −テトラメチル−ｐ−フェニレンジアミン）であり、前
    記Ａ^-がＴＣＮＱ（有機テトラシアノ−ｐ−キノジメタ
    ン）である、請求項９に記載のトランジスタ。
12. 【請求項１２】ソース電極と、ドレイン電極と、第１の
    ゲート電極と、第２のゲート電極とを備え、前記ソース
    電極とドレイン電極の間に導通チャネルを有し、前記導
    通チャネルが第１の絶縁スペーサ層によって前記第１の
    ゲート電極から分離されており、かつ第２の絶縁スペー
    サ層によって前記第２のゲート電極から分離されてお
    り、前記分子がＭｏｔｔ金属−絶縁遷移を受けることが
    できる電界効果トランジスタ。
13. 【請求項１３】前記分子が不安定な電子を含んでいるレ
    ドックス・センタである、請求項１２に記載のトランジ
    スタ。
14. 【請求項１４】前記分子が不安定な正孔を含んでいるレ
    ドックス・センタである、請求項１２に記載のトランジ
    スタ。
15. 【請求項１５】前記分子がマルチクロモフォルである、
    請求項１２に記載のトランジスタ。